JP2017130626A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017130626A
JP2017130626A JP2016010987A JP2016010987A JP2017130626A JP 2017130626 A JP2017130626 A JP 2017130626A JP 2016010987 A JP2016010987 A JP 2016010987A JP 2016010987 A JP2016010987 A JP 2016010987A JP 2017130626 A JP2017130626 A JP 2017130626A
Authority
JP
Japan
Prior art keywords
region
type semiconductor
semiconductor device
active region
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016010987A
Other languages
English (en)
Other versions
JP6612139B2 (ja
Inventor
神野　健
Takeshi Kamino
健 神野
洋太郎 後藤
Yotaro Goto
洋太郎 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016010987A priority Critical patent/JP6612139B2/ja
Priority to US15/365,344 priority patent/US10115751B2/en
Priority to KR1020170004984A priority patent/KR20170088294A/ko
Priority to TW106101082A priority patent/TWI716528B/zh
Priority to CN201710048806.1A priority patent/CN106997886A/zh
Publication of JP2017130626A publication Critical patent/JP2017130626A/ja
Application granted granted Critical
Publication of JP6612139B2 publication Critical patent/JP6612139B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14698—Post-treatment for the devices, e.g. annealing, impurity-gettering, shor-circuit elimination, recrystallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置は、フォトダイオードＰＤおよび転送トランジスタＴＸが形成された活性領域ＡｃＴＰと接地電位供給用の活性領域ＡｃＧとを含む画素を備えている。活性領域ＡｃＧのｐ型半導体領域上には、接地電位供給用のプラグＰｇ１が配置されている。活性領域ＡｃＴＰに形成された転送トランジスタＴＸのドレイン用のｎ型半導体領域には、ゲッタリング用の元素が導入されているが、活性領域ＡｃＧのｐ型半導体領域には、ゲッタリング用の元素は導入されていない。
【選択図】図４

Description

本発明は、半導体装置に関し、例えば、固体撮像素子を含む半導体装置に好適に利用できるものである。
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
特開２０１４−７３１６号公報（特許文献１）には、ＣＭＯＳイメージセンサにおいて、接地電位が印加されるコンタクト部が配置されている活性領域にゲッタリング領域を配置することが記載されている。
特開２０１４−７３１６号公報
光電変換素子を有する半導体装置があるが、そのような半導体装置においても、できるだけ半導体装置の性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、フォトダイオードおよび転送用トランジスタが形成された第１活性領域と接地電位供給用の第２活性領域とを含む画素を備えている。第２活性領域のｐ型半導体領域上には金属シリサイド層が形成され、その金属シリサイド層の上に接地電位供給用のコンタクト部が配置されている。第１活性領域に形成された転送用トランジスタのドレイン用のｎ型半導体領域には、ゲッタリング用の元素が導入されているが、第２活性領域のｐ型半導体領域には、ゲッタリング用の元素は導入されていない。
また、一実施の形態によれば、フォトダイオードおよび転送用トランジスタが形成された第１活性領域と接地電位供給用の第２活性領域と画素トランジスタが形成された第３活性領域とを含む画素を備えている。第２活性領域のｐ型半導体領域上には金属シリサイド層が形成され、その金属シリサイド層の上に接地電位供給用のコンタクト部が配置されている。第３活性領域に形成された画素トランジスタのソースまたはドレイン用のｎ型半導体領域には、ゲッタリング用の元素が導入されているが、第２活性領域のｐ型半導体領域には、ゲッタリング用の元素は導入されていない。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の構成例を示す回路ブロック図である。 画素の構成例を示す回路図である。 画素の他の構成例を示す回路図である。 一実施の形態の半導体装置の画素を示す平面図である。 一実施の形態の半導体装置の画素を示す平面図である。 一実施の形態の半導体装置の画素を示す平面図である。 一実施の形態の半導体装置が形成される半導体ウエハおよびチップ領域を示す平面図である。 一実施の形態の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。 一実施の形態の半導体装置の画素領域に形成される複数の画素を示す平面図である。 一実施の形態の半導体装置の画素領域に形成される複数の画素を示す平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図１７と同じ半導体装置の製造工程中の要部断面図である。 図１７と同じ半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３２と同じ半導体装置の製造工程中の要部断面図である。 図３２と同じ半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３５と同じ半導体装置の製造工程中の要部断面図である。 図３５と同じ半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３８と同じ半導体装置の製造工程中の要部断面図である。 図３８と同じ半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図４７と同じ半導体装置の製造工程中の要部断面図である。 図４７と同じ半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態の半導体装置の要部平面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図５５と同じ半導体装置の製造工程中の要部断面図である。 図５５と同じ半導体装置の製造工程中の要部断面図である。 暗時白点の発生率を示すグラフである。 金属シリサイド層の抵抗を示すグラフである。 金属シリサイド層の抵抗を示すグラフである。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサとしてのＣＭＯＳイメージセンサである例について説明する。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路ＶＳＣや水平走査回路ＨＳＣなどの駆動回路が配置されている。各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線（出力信号線）ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路ＶＳＣと接続され、出力線ＯＬはそれぞれ列回路ＣＬＣと接続されている。列回路ＣＬＣはスイッチＳＷＴを介して出力アンプＡＰと接続されている。各スイッチＳＷＴは水平走査回路ＨＳＣと接続され、水平走査回路ＨＳＣにより制御される。
例えば、垂直走査回路ＶＳＣおよび水平走査回路ＨＳＣにより選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプＡＰを介して出力される。
画素ＰＵの構成は、例えば、図２または図３に示されるように、フォトダイオードＰＤと、トランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩとで構成される。これらのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩは、それぞれｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により形成される。このうち、トランジスタＲＳＴはリセットトランジスタ（リセット用トランジスタ）であり、トランジスタＴＸは転送トランジスタ（転送用トランジスタ）であり、トランジスタＳＥＬは選択トランジスタ（選択用トランジスタ）であり、トランジスタＡＭＩは増幅トランジスタ（増幅用トランジスタ）である。なお、転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する転送用トランジスタである。転送トランジスタＴＸ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩは、各画素に対して設けられているため、画素トランジスタ（画素用トランジスタ）とみなすことができる。また、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。
図２には、２つの画素ＰＵの回路構成例が示されている。すなわち、図２には、フォトダイオードＰＤ１を有する画素ＰＵとフォトダイオードＰＤ２を有する画素ＰＵの合計２つの画素ＰＵの回路構成例が示されている。
なお、図２の場合、２つの画素ＰＵで増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが共用されている場合の回路例が示されている。この場合、１つのフォトダイオードＰＤに対して１つの転送トランジスタＴＸが設けられるのに対して、２つのフォトダイオードＰＤ（ＰＤ１，ＰＤ２）に対して、１組の増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられる。フォトダイオードＰＤ１に対して設けられた転送トランジスタＴＸが転送トランジスタＴＸ１であり、フォトダイオードＰＤ２に対して設けられた転送トランジスタＴＸが転送トランジスタＴＸ２である。
図２に示す回路例においては、接地電位（ＧＮＤ）とノードＮ１との間にフォトダイオードＰＤ１と転送トランジスタＴＸ１とが直列に接続され、また、接地電位（ＧＮＤ）とノードＮ１との間にフォトダイオードＰＤ２と転送トランジスタＴＸ２とが直列に接続されている。接地電位（ＧＮＤ）は、グランド電位とみなすこともできる。フォトダイオード（ＰＤ１，ＰＤ２）および転送トランジスタ（ＴＸ１，ＴＸ２）のうち、フォトダイオード（ＰＤ１，ＰＤ２）が接地電位（ＧＮＤ）側で、転送トランジスタ（ＴＸ１，ＴＸ２）がノードＮ１側である。そして、フォトダイオードＰＤ１と転送トランジスタＴＸ１との直列回路と、フォトダイオードＰＤ２と転送トランジスタＴＸ２との直列回路とが、接地電位（ＧＮＤ）とノードＮ１との間に並列に接続されている。すなわち、フォトダイオードＰＤ１は転送トランジスタＴＸ１を介して、フォトダイオードＰＤ２は転送トランジスタＴＸ２を介して、共通のノードＮ１に接続されている。フォトダイオードＰＤは、ＰＮ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物拡散領域（半導体領域）により構成される。
ノードＮ１と電源電位（電源電位線）ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤは、電源電位線の電位である。電源電位ＶＤＤと出力線（出力信号線）ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのうち、増幅トランジスタＡＭＩが電源電位ＶＤＤ側で、選択トランジスタＳＥＬが出力線ＯＬ側である。この増幅トランジスタＡＭＩのゲート電極はノードＮ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線（第２選択線）ＬＴＸと接続されている。但し、転送トランジスタＴＸ１のゲート電極は、転送線ＬＴＸ１と接続され、転送トランジスタＴＸ２のゲート電極は、転送線ＬＴＸ２と接続されている。
例えば、転送線ＬＴＸ（ＬＴＸ１，ＬＴＸ２）およびリセット線ＬＲＳＴを立ち上げ（ハイレベルとし）、転送トランジスタＴＸ（ＴＸ１，ＴＸ２）およびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤ（ＰＤ１，ＰＤ２）の電荷が抜かれて空乏化される。このため、リセットトランジスタＲＳＴは、フォトダイオードＰＤの電荷を放出するリセットトランジスタとして機能する。その後、転送トランジスタＴＸ（ＴＸ１，ＴＸ２）をオフ状態とする。
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤ（ＰＤ１，ＰＤ２）において、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤ（ＰＤ１，ＰＤ２）は、入射光を受光して電荷を生成する。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（ロウレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸ１を立ち上げ（ハイレベルとし）、選択トランジスタＳＥＬおよび転送トランジスタＴＸ１をオン状態とする。これにより、フォトダイオードＰＤ１により生成された電荷が転送トランジスタＴＸ１のノードＮ１側の端部（フローティングディフュージョンＦＤ１）に転送される。このとき、フローティングディフュージョンＦＤ１の電位は、フォトダイオードＰＤ１から転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。このため、増幅トランジスタＡＭＩは、フォトダイオードＰＤからフローティングディフュージョンＦＤに転送された電荷の量に応じた電気信号を増幅する増幅トランジスタとして機能する。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力アンプＡＰから出力信号として読み出される。
また、転送線ＬＴＸ１とタイミングをずらして転送線ＬＴＸ２を立ち上げて（ハイレベルとして）転送トランジスタＴＸ２をオン状態とすることにより、フォトダイオードＰＤ２により生成された電荷が転送トランジスタＴＸ２のノードＮ１側の端部（フローティングディフュージョンＦＤ２）に転送される。この場合も、フローティングディフュージョンＦＤ２の電位は、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れ、この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力アンプＡＰから出力信号として読み出される。
フローティングディフュージョンＦＤ（ＦＤ１，ＦＤ２）は、電荷蓄積部または浮遊拡散層としての機能を有しており、例えば、ｎ型の不純物拡散領域（半導体領域）で構成される。転送トランジスタＴＸ１が有するフローティングディフュージョンＦＤが、フローティングディフュージョンＦＤ１であり、転送トランジスタＴＸ２が有するフローティングディフュージョンＦＤが、フローティングディフュージョンＦＤ２である。図２には、転送トランジスタＴＸ１が有するフローティングディフュージョンＦＤ１と、転送トランジスタＴＸ２が有するフローティングディフュージョンＦＤ２とが、別々に設けられた場合が示されているが、転送トランジスタＴＸ１のフローティングディフュージョンＦＤ１と転送トランジスタＴＸ２のフローティングディフュージョンＦＤ２とを共通化することもできる。
図３は、図１に示される１つの画素ＰＵの回路構成例が示されている。
上記図２の場合とは異なり、図３の場合は、１つのフォトダイオードＰＤに対して、１組の転送トランジスタＴＸと増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられている。すなわち、上記図２の場合は、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとは、２つの画素ＰＵで共用されていたが、図３の場合は、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとは、２つの画素ＰＵで共用されているのではなく、１つの画素ＰＵ毎に設けられている。それ以外は、フォトダイオードＰＤと転送トランジスタＴＸと増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとの接続関係と機能と動作については、図３の回路構成の場合も、上記図２の場合と基本的には同じであるので、ここではその繰り返しの説明は省略する。
図４〜図６は、本実施の形態の半導体装置の画素を示す平面図である。図４〜図６には、同じ平面領域が示されている。
図４には、活性領域（ＡｃＲ，ＡｃＧ，ＡｃＴＰ，ＡｃＡＳ）とゲート電極（ＧＲ，ＧＴ，ＧＡ，ＧＳ）とプラグ（Ｐｒ１，Ｐｒ２，Ｐｒｇ，Ｐｇ１，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐａｇ，Ｐｓｇ）とが示されている。図４において、点線で示されているのは、ゲート電極（ＧＲ，ＧＴ，ＧＡ，ＧＳ）の下に隠れている活性領域（ＡｃＴＰ，ＡｃＡＳ，ＡｃＧ）の外周位置である。図５においては、活性領域（ＡｃＲ，ＡｃＧ，ＡｃＴＰ，ＡｃＡＳ）を斜線のハッチングを付して示し、また、ゲート電極（ＧＲ，ＧＴ，ＧＡ，ＧＳ）の位置を点線で示してある。図５の平面図において、斜線のハッチングを付した領域（活性領域ＡｃＲ，ＡｃＧ，ＡｃＴＰ，ＡｃＡＳ）以外の領域には、後述する素子分離領域ＳＴが形成されている。また、図６においては、活性領域（ＡｃＲ，ＡｃＧ，ＡｃＴＰ，ＡｃＡＳ）の外周位置を実線で示し、また、ゲッタリング用の元素を導入した領域（符号ＧＥで指し示した領域に対応）を斜線のハッチングを付して示し、また、ゲート電極（ＧＲ，ＧＴ，ＧＡ，ＧＳ）の位置を点線で示してある。プラグ（Ｐｒ１，Ｐｒ２，Ｐｒｇ，Ｐｇ１，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐａｇ，Ｐｓｇ）については、図４に示しているが、図５および図６では図示を省略している。
図４〜図６に示されるように、本実施の形態の半導体装置の画素ＰＵ（図１参照）は、フォトダイオードＰＤと転送トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲと、を有している。さらに、画素ＰＵは、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、接地電位線（接地電位を供給するための配線）と接続されているプラグＰｇ１が配置されている活性領域ＡｃＧと、を有している。
活性領域ＡｃＲには、ゲート電極ＧＲが配置され、その両側のソース・ドレイン領域上にはプラグＰｒ１，Ｐｒ２が配置されている。このゲート電極ＧＲとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。リセットトランジスタＲＳＴのソース・ドレイン領域は、活性領域ＡｃＲの半導体基板に形成されている。
活性領域ＡｃＴＰには、ゲート電極ＧＴが配置され、平面視において、ゲート電極ＧＴの両側のうちの一方には、フォトダイオードＰＤが配置され、他方には、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤおよびフローティングディフュージョンＦＤは、活性領域ＡｃＴＰの半導体基板に形成されている。フォトダイオードＰＤは、ＰＮ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物拡散領域（半導体領域）により構成される。また、フローティングディフュージョンＦＤは、電荷蓄積部または浮遊拡散層としての機能を有しており、例えば、ｎ型の不純物拡散領域（半導体領域）で構成される。このフローティングディフュージョンＦＤ上には、プラグＰｆｄが配置されている。
活性領域ＡｃＡＳには、ゲート電極ＧＡおよびゲート電極ＧＳが配置され、活性領域ＡｃＡＳのゲート電極ＧＡ側の端部にはプラグＰａが配置され、活性領域ＡｃＡＳのゲート電極ＧＳ側の端部にはプラグＰｓが配置されている。ゲート電極ＧＡおよびゲート電極ＧＳの両側は、ソース・ドレイン領域であり、このゲート電極ＧＡおよびゲート電極ＧＳとソース・ドレイン領域とにより、直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのソース・ドレイン領域は、活性領域ＡｃＡＳの半導体基板に形成されている。
活性領域ＡｃＧ上にはプラグＰｇ１が配置されている。このプラグＰｇ１は、接地電位線（接地電位を供給するための配線）と接続される。よって、活性領域ＡｃＧは、半導体基板（ウエル領域）に、接地電位ＧＮＤを印加するための給電領域である。すなわち、活性領域ＡｃＧは、接地電位供給用の活性領域である。
また、ゲート電極ＧＲ、ゲート電極ＧＴ、ゲート電極ＧＡおよびゲート電極ＧＳ上には、プラグＰｒｇ、プラグＰｔｇ、プラグＰａｇおよびプラグＰｓｇがそれぞれ配置されている。
上記プラグＰｒ１，Ｐｒ２，Ｐｇ１，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇを、複数の配線層（例えば後述する図３８〜図４０に示される配線Ｍ１〜Ｍ３）により必要に応じて接続する。これにより、上記図２または図３に示される回路を形成することができる。
図７は、本実施の形態の半導体装置が形成される半導体ウエハおよびチップ領域を示す平面図である。図７に示すように、半導体ウエハＷＦ（後述の半導体基板ＳＢに相当する半導体ウエハ）は、複数のチップ領域ＣＨＰを有し、図１に示す画素領域１Ａは、周辺回路領域２Ａとともに１つのチップ領域ＣＨＰに形成される。上述したように、各チップ領域ＣＨＰの画素領域１Ａには、複数の画素ＰＵがアレイ状に配置（配列）されている。各チップ領域ＣＨＰの周辺回路領域２Ａには、論理回路（ロジック回路）が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。チップ領域ＣＨＰは、そこから１つの半導体チップが取得される領域であり、半導体ウエハＷＦにおける各チップ領域ＣＨＰは、それぞれ同じ構成（画素領域１Ａおよび周辺回路領域２Ａ）が形成される。半導体ウエハＷＦは、後でダイシングにより切断され、個片化された個々のチップ領域ＣＨＰが、半導体チップとなる。
図８は、本実施の形態の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
図８に示されるように、周辺回路領域２Ａには、ロジックトランジスタとしての周辺トランジスタＬＴが配置されている。実際には、周辺回路領域２Ａには、論理回路を構成するトランジスタとして、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴとが形成されているが、図８には、論理回路を構成するトランジスタのうちの一つのｎチャネル型ＭＩＳＦＥＴが、周辺トランジスタＬＴとして示されている。
図８に示されるように、周辺回路領域２Ａには、活性領域ＡｃＬが形成され、この活性領域ＡｃＬには、周辺トランジスタＬＴのゲート電極ＧＬが配置され、ゲート電極ＧＬの両側であって、活性領域ＡｃＬの内部には、周辺トランジスタＬＴのソース・ドレイン領域が形成されている。また、周辺トランジスタＬＴのソース・ドレイン領域上には、プラグＰｔ１、Ｐｔ２が配置されている。
図８においては、１つの周辺トランジスタＬＴのみを示しているが、実際には、周辺回路領域２Ａには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のプラグまたはゲート電極上のプラグを複数の配線層（後述の配線Ｍ１〜Ｍ３）により接続することで、論理回路を構成することができる。また、ＭＩＳＦＥＴ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
なお、以下では、周辺トランジスタＬＴがｎチャネル型ＭＩＳＦＥＴである例を説明するが、周辺トランジスタＬＴはｐチャネル型ＭＩＳＦＥＴであってもよく、また、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方であってよい。
図９および図１０は、本実施の形態の半導体装置の画素領域に形成される複数の画素を示す平面図である。図９および図１０には、同じ平面領域が示されている。なお、図９は、上記図４と同様の要素が示されており、図９において、点線で示されているのは、ゲート電極（ＧＲ，ＧＴ，ＧＡ，ＧＳ）の下に隠れている活性領域（ＡｃＴＰ，ＡｃＡＳ，ＡｃＲ）の外周位置である。また、図１０は、上記図６と同様の要素が示されており、図１０においては、活性領域（ＡｃＲ，ＡｃＧ，ＡｃＴＰ，ＡｃＡＳ）の外周位置を実線で示し、また、ゲッタリング用の元素を導入した領域（符号ＧＥで指し示した領域に対応）を斜線のハッチングを付して示し、また、ゲート電極（ＧＲ，ＧＴ，ＧＡ，ＧＳ）の位置を点線で示してある。
図９および図１０に示されるように、画素領域１Ａには、図３に示す画素ＰＵがＸ方向およびＹ方向に複数並んで配置され、画素アレイを構成している。図９および図１０では、例として２×２の合計４つの画素ＰＵを示しているが、画素の配列数は種々変更可能である。また、図９および図１０の場合は、上記図２の回路構成を採用しており、図９および図１０において上下に並ぶ２つの画素で、一組の増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとを共有している。また、図９および図１０は、上記図２の回路構成に従った場合の画素トランジスタ（ＴＸ，ＲＳＴ，ＳＥＬ，ＡＭＩ）のレイアウトが示されているが、上記図３の回路構成に従う場合は、図９および図１０の上下に隣り合うフォトダイオードＰＤの間に配置する画素トランジスタの数が、図９および図１０の場合よりも増加することになる。
＜画素領域および周辺回路領域の素子構造＞
次に、本実施の形態の半導体装置の断面図（図１１〜図１６）を参照しながら、本実施の形態の半導体装置の構造を説明する。
図１１〜図１６は、本実施の形態の半導体装置の要部断面図である。但し、図１１〜図１６においては、層間絶縁膜ＩＬ１および配線Ｍ１よりも上の構造については、図示を省略している。層間絶縁膜ＩＬ１および配線Ｍ１よりも上の構造については、後述の図３８〜図４０に示してある。
図１１の断面図は、上記図４のＡ−Ａ線の断面図にほぼ対応し、図１２の左側の断面図は、上記図４のＢ−Ｂ線の断面図にほぼ対応し、図１２の右側の断面図は、上記図４のＣ−Ｃ線の断面図にほぼ対応している。また、図１３の左側の断面図は、上記図４のＤ−Ｄ線の断面図にほぼ対応し、図１３の右側の断面図は、上記図８のＥ−Ｅ線の断面図にほぼ対応している。このため、図１１の断面図と、図１２の左側の断面図と、図１２の右側の断面図と、図１３の左側の断面図とは、画素領域１Ａ（図７参照）の要部断面図であり、図１３の右側の断面図は、周辺回路領域２Ａ(上記図７参照)の要部断面図である。また、図１４は、図１１と同じ断面が示され、図１５は、図１２と同じ断面が示され、図１６は、図１３と同じ断面が示されている。本実施の形態の特徴を理解しやすくするために、図１４〜図１６では、図１１〜図１３に示されている半導体基板ＳＢおよび半導体基板ＳＢ内に形された各半導体領域の斜線のハッチングを省略するとともに、ゲッタリング用の元素を導入した領域（符号ＧＥで指し示した領域に対応）をドットのハッチングを付して示してある。図１１〜図１３と図１４〜図１６とを合わせて参照することで、半導体基板ＳＢのどの領域にゲッタリング用の元素が導入されているかを容易に理解することができる。
図１１に示されるように、半導体基板ＳＢの画素領域１Ａの活性領域ＡｃＴＰには、フォトダイオードＰＤと転送トランジスタＴＸとが形成されている。フォトダイオードＰＤは、半導体基板ＳＢに形成されたｐ型ウエルＰＷ１、ｎ型半導体領域（ｎ型ウエル）ＮＷおよびｐ＋型半導体領域ＰＲからなる。また、図１２に示されるように、半導体基板ＳＢの画素領域１Ａの活性領域ＡｃＡＳには、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが形成されている。また、図１３に示されるように、半導体基板ＳＢの画素領域１Ａの活性領域ＡｃＲには、リセットトランジスタＲＳＴが形成されている。また、図１３に示されるように、半導体基板ＳＢの周辺回路領域２Ａの活性領域ＡｃＬには、周辺トランジスタＬＴが形成されている。
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＢをエピタキシャルウエハとする場合、例えば、ｎ型不純物が導入されたｎ＋型の単結晶シリコン基板またはｐ型不純物が導入されたｐ＋型の単結晶シリコン基板の主面上に、ｎ型不純物が導入されたｎ−型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＢを形成することができる。
活性領域ＡｃＴＰ，ＡｃＲ，ＡｃＡＳ，ＡｃＧ，ＡｃＬのそれぞれの外周には、絶縁体からなる素子分離領域ＳＴが配置されている。すなわち、活性領域ＡｃＴＰ，ＡｃＲ，ＡｃＡＳ，ＡｃＧ，ＡｃＬのそれぞれは、平面視において、素子分離領域ＳＴで囲まれている。このように、素子分離領域ＳＴで囲まれた半導体基板ＳＢの露出領域が、活性領域ＡｃＴＰ、活性領域ＡｃＲ、活性領域ＡｃＡＳ、活性領域ＡｃＧおよび活性領域ＡｃＬなどの活性領域となる。
なお、「平面視」または「平面的に見て」などというときは、半導体装置を構成する半導体基板ＳＢの主面に平行な平面で見た場合をいうものとする。
半導体基板ＳＢの主面から所定の深さにわたって、ｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２が形成されている。ｐ型ウエルＰＷ１は、活性領域ＡｃＴＰ，ＡｃＲ，ＡｃＡＳ，ＡｃＧに形成されている。すなわち、ｐ型ウエルＰＷ１は、画素領域１Ａのほぼ全体にわたって形成されている。このため、活性領域ＡｃＴＰ，ＡｃＲ，ＡｃＡＳ，ＡｃＧは、平面視において、ｐ型ウエルＰＷ１に内包されている。また、ｐ型ウエルＰＷ２は、活性領域ＡｃＬに形成されている。すなわち、ｐ型ウエルＰＷ２は、周辺回路領域２Ａにおいて、ｎチャネル型のＭＩＳＦＥＴが形成されている領域（活性領域）に形成されている。ｐ型ウエルＰＷ１およびｐ型ウエルＰＷ２は、いずれも、ホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の半導体領域である。
また、ｐ型ウエルＰＷ１は、１つのｐ型半導体領域によって形成することもできるが、他の形態として、複数のｐ型半導体領域（例えばｐ型不純物濃度が異なる複数のｐ型半導体領域）が連続的につながって互いに電気的に接続されることで、ｐ型ウエルＰＷ１を形成することもできる。このため、後述のｐ型半導体領域ＰＨも、ｐ型ウエルＰＷ１の一部とみなすこともできる。
図１１に示されるように、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域（ｎ型ウエル）ＮＷが形成されている。ｎ型半導体領域ＮＷは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の半導体領域である。ｎ型半導体領域ＮＷの平面形状は、例えば略矩形状である。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であるが、転送トランジスタＴＸのソース領域もｎ型半導体領域ＮＷにより形成される。すなわち、ｎ型半導体領域ＮＷは、主として、フォトダイオードＰＤが形成されている領域に形成されているが、ｎ型半導体領域ＮＷの一部は、転送トランジスタＴＸのゲート電極ＧＴと平面的に（平面視で）重なるような位置に、形成されている。ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く、ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成されている。
ｎ型半導体領域ＮＷの表面の一部には、ｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲは、ホウ素（Ｂ）などのｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ＋型半導体領域ＰＲの導電率（電気伝導率）は、ｐ型ウエルＰＷ１の導電率（電気伝導率）よりも高い。
ｐ＋型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面部分）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＰＲの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ＋型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ＋型半導体領域ＰＲは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。また、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ＋型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。
フォトダイオード（ＰＮ接合ダイオード）ＰＤは、主として、ｎ型半導体領域ＮＷとｐ型ウエルＰＷ１とによって（すなわちｎ型半導体領域ＮＷとｐ型ウエルＰＷ１とのＰＮ接合によって）、形成される。
ｐ＋型半導体領域ＰＲは、半導体基板ＳＢの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される領域である。すなわち、半導体基板ＳＢの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型半導体領域ＮＷの表面に、正孔（ホール）を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。従って、ｐ＋型半導体領域ＰＲは、フォトダイオード最表面から湧き出る電子をそのｐ＋型半導体領域ＰＲのホールと再結合させて、暗電流を低下させる役割がある。
フォトダイオードＰＤは、受光素子である。また、フォトダイオードＰＤは、光電変換素子とみなすこともできる。フォトダイオードＰＤは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタＴＸは、フォトダイオードＰＤで蓄積された電荷をフォトダイオードＰＤから転送する際のスイッチとしての役割を有している。
また、ｎ型半導体領域ＮＷの一部と平面的に重なるように、ゲート電極ＧＴが形成されている。このゲート電極ＧＴは、転送トランジスタＴＸのゲート電極であり、半導体基板ＳＢ上にゲート絶縁膜ＧＦを介して形成（配置）されている。ゲート電極ＧＴの側壁上には、側壁絶縁膜としてサイドウォールスペーサ（側壁絶縁膜）ＳＷが形成されている。
活性領域ＡｃＴＰの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極ＧＴの両側のうちの一方の側には、上記ｎ型半導体領域ＮＷが形成されており、他方の側には、ｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で導入（ドープ）されたｎ＋型半導体領域である。ｎ型半導体領域ＮＲは、フローティングディフュージョン（浮遊拡散層）ＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。ｎ型半導体領域ＮＲは、ｐ型ウエルＰＷ１内に形成されている。
ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。また、ｎ型半導体領域ＮＷは、フォトダイオードＰＤの構成要素であるが、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタＴＸのソース領域は、ｎ型半導体領域ＮＷにより形成される。このため、ｎ型半導体領域ＮＷとゲート電極ＧＴとは、ゲート電極ＧＴの一部（ソース側）が、ｎ型半導体領域ＮＷの一部と平面的に（平面視で）重なるような位置関係となっていることが好ましい。ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極ＧＴの直下の基板領域に対応）を挟んで互いに離間するように形成されている。なお、ゲート電極ＧＴと転送トランジスタＴＸのチャネル形成領域との間には、ゲート絶縁膜ＧＦが介在している。
フォトダイオードＰＤと転送トランジスタＴＸとは、対となって共通の活性領域ＡｃＴＰに形成されている。すなわち、フォトダイオードＰＤと転送トランジスタＴＸとは、同じ活性領域ＡｃＴＰに互いに隣接して形成されている。このため、ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとも、同じ活性領域ＡｃＴＰに形成されており、平面視において、ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとの間には、素子分離領域ＳＴは介在していない。
フォトダイオードＰＤの表面、すなわちｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの表面には、キャップ絶縁膜ＣＰが形成されている。このキャップ絶縁膜ＣＰは、保護膜として機能することができ、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つように機能することができる。また、キャップ絶縁膜ＣＰは、反射防止膜としての機能を有する場合もある。キャップ絶縁膜ＣＰの一部（端部）は、ゲート電極ＧＴ上に乗り上げることもできる。
また、上記図４の平面図や、図１２および図１３の断面図に示されるように、画素領域１Ａにおいて、リセットトランジスタＲＳＴが、素子分離領域ＳＴに周囲を囲まれた活性領域ＡｃＲに形成され、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが、素子分離領域ＳＴに周囲を囲まれた活性領域ＡｃＡＳに形成されている。
すなわち、活性領域ＡｃＲにおいて、図１３に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＦを介してリセットトランジスタＲＳＴ用のゲート電極ＧＲが形成されており、そのゲート電極ＧＲの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）内に、リセットトランジスタＲＳＴ用のソース・ドレイン領域（ｎ型半導体領域）ＳＤが形成されている。なお、「ソース・ドレイン領域」は、「ソース／ドレイン領域」と表すこともでき、「ソースまたはドレイン用の半導体領域」に対応している。また、活性領域ＡｃＡＳにおいて、図１２に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＦを介して増幅トランジスタＡＭＩ用のゲート電極ＧＡと選択トランジスタＳＥＬ用のゲート電極ＧＳとが形成されている。また、活性領域ＡｃＡＳにおいて、図１２に示されるように、ゲート電極ＧＡの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）内に、増幅トランジスタＡＭＩ用のソース・ドレイン領域ＳＤが形成され、また、ゲート電極ＧＳの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）内に、選択トランジスタＳＥＬ用のソース・ドレイン領域ＳＤが形成されている。なお、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとは、直列に接続されているため、一方のソース・ドレイン領域ＳＤを共有している。ゲート電極ＧＲ，ＧＡ，ＧＳの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。ソース・ドレイン領域ＳＤは、ｎ型半導体領域からなるが、ＬＤＤ（Lightly Doped Drain）構造を有することもできる。
また、活性領域ＡｃＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）に、接地電位（ＧＮＤ）を供給（印加）するために給電領域であり、平面視において周囲を素子分離領域ＳＴで囲まれている。図１２に示されるように、活性領域ＡｃＧの表面（表層部）には、金属シリサイド層ＳＣが形成されている。
活性領域ＡｃＧの金属シリサイド層ＳＣの下には、ｐ型半導体領域ＰＨが存在し、そのｐ型半導体領域ＰＨの下には、ｐ型ウエルＰＷ１が存在している。このため、活性領域ＡｃＧの金属シリサイド層ＳＣはｐ型半導体領域ＰＨと電気的に接続され、また、ｐ型半導体領域ＰＨはｐ型ウエルＰＷ１と電気的に接続されている。ｐ型半導体領域ＰＨの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。
活性領域ＡｃＧの金属シリサイド層ＳＣ上に、接地電位（ＧＮＤ）供給用のプラグＰＧ、すなわちプラグＰｇ１が配置されており、プラグＰｇ１の底面は、活性領域ＡｃＧの表面の金属シリサイド層ＳＣに接して電気的に接続されている。このため、プラグＰｇ１は、活性領域ＡｃＧの表面の金属シリサイド層ＳＣと金属シリサイド層ＳＣの下のｐ型半導体領域ＰＨとを介して、活性領域ＡｃＧの半導体基板ＳＢ（ｐ型ウエルＰＷ１）に電気的に接続されている。プラグＰｇ１は、配線Ｍ１のうちの接地電位供給用の配線（Ｍ１）と電気的に接続されている。このため、プラグＰｇ１から、活性領域ＡｃＧの表面の金属シリサイド層ＳＣを介して活性領域ＡｃＧの半導体基板ＳＢ（ｐ型半導体領域ＰＨおよびｐ型ウエルＰＷ１）に接地電位（ＧＮＤ）が印加される。これにより、プラグＰｇ１から、画素領域１Ａの半導体基板ＳＢ（ｐ型半導体領域ＰＨおよびｐ型ウエルＰＷ１）に接地電位（ＧＮＤ）を供給することができる。プラグＰｇ１から、画素領域１Ａの半導体基板ＳＢ（ｐ型半導体領域ＰＨおよびｐ型ウエルＰＷ１）に供給された接地電位は、活性領域ＡｃＴＰ，ＡｃＡＳ，ＡｃＲのｐ型ウエルＰＷ１にも供給される。
なお、図１２の場合は、活性領域ＡｃＧの金属シリサイド層ＳＣのｐ型半導体領域ＰＨが存在しているが、他の形態として、ｐ型半導体領域ＰＨの形成を省略することもできる。ｐ型半導体領域ＰＨの形成を省略した場合は、活性領域ＡｃＧの金属シリサイド層ＳＣの下には、ｐ型ウエルＰＷ１が存在することになる。また、ｐ型半導体領域ＰＨを形成した場合でも、ｐ型半導体領域ＰＨとｐ型ウエルＰＷ１とを合わせたもの全体を、ｐ型半導体領域とみなすこともできる。いずれの場合も、活性領域ＡｃＧの金属シリサイド層ＳＣの下には、ｐ型の半導体領域（ｐ型半導体領域ＰＨまたはｐ型ウエルＰＷ１）が存在することになり、言い換えると、活性領域ＡｃＧの金属シリサイド層ＳＣは、ｐ型の半導体領域域（ｐ型半導体領域ＰＨまたはｐ型ウエルＰＷ１）の表面に形成されていることになる。
また、図１１に示されるように、活性領域ＡｃＴＰにおいて、フローティングディフュージョンＦＤ（ｎ型半導体領域ＮＲ）の表面（表層部）にも金属シリサイド層ＳＣが形成され、また、図１２および図１３に示されるように、活性領域ＡｃＲおよび活性領域ＡｃＡＳにおいて、ソース・ドレイン領域ＳＤの表面（表層部）にも金属シリサイド層ＳＣが形成されている。また、ゲート電極ＧＡ，ＧＳ，ＧＲがシリコン（ポリシリコン）により形成されている場合は、ゲート電極ＧＡ，ＧＳ，ＧＲの表面（表層部）にも金属シリサイド層ＳＣが形成され得る。
また、上記図８の平面図や、図１３の右側の断面図に示されるように、周辺回路領域２Ａにおいて、周辺トランジスタＬＴが、素子分離領域ＳＴに周囲を囲まれた活性領域ＡｃＬに形成されている。
すなわち、活性領域ＡｃＬにおいて、図１３に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＦを介して周辺トランジスタＬＴ用のゲート電極ＧＬが形成されており、そのゲート電極ＧＬの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）内に、周辺トランジスタＬＴ用のソース・ドレイン領域（ｎ型半導体領域）ＳＤＬが形成されている。ゲート電極ＧＬの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。周辺トランジスタＬＴ用のソース・ドレイン領域ＳＤＬは、ｎ型半導体領域からなるが、ＬＤＤ構造を有することもできる。
なお、実際には、周辺回路領域２Ａには、論理回路を構成するトランジスタとして、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴとが形成されているが、図１３には、論理回路を構成するトランジスタのうちの一つのｎチャネル型ＭＩＳＦＥＴが、周辺トランジスタＬＴとして示されている。
また、図１３に示されるように、活性領域ＡｃＬにおいて、ソース・ドレイン領域ＳＤＬの表面（表層部）にも金属シリサイド層ＳＣが形成されている。また、ゲート電極ＧＬがシリコン（ポリシリコン）により形成されている場合は、ゲート電極ＧＬの表面（表層部）にも金属シリサイド層ＳＣが形成され得る。
本実施の形態では、画素領域１Ａにおいて、フォトダイオードＰＤと転送トランジスタＴＸとが形成される活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）に、炭素（Ｃ）のようなゲッタリング用の元素が導入されている。フォトダイオードＰＤと転送トランジスタＴＸとが形成される活性領域ＡｃＴＰのｎ半導体基板ＳＢにおいて、フォトダイオードＰＤが形成された領域には、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。すなわち、炭素（Ｃ）のようなゲッタリング用の元素は、活性領域ＡｃＴＰにおけるゲート電極ＧＴの両側のうち、ドレイン側（ｎ型半導体領域ＮＲ）に導入されているが、ソース側（フォトダイオードＰＤ側）には導入されていない。このため、ｎ型半導体領域ＮＷやｐ＋型半導体領域ＰＲには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。
また、画素領域１Ａにおいて、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのそれぞれのソース・ドレイン領域ＳＤには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。別の見方をすると、画素領域１Ａにおいて、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとが形成される活性領域ＡｃＡＳの半導体基板ＳＢと、リセットトランジスタＲＳＴが形成される活性領域ＡｃＲの半導体基板ＳＢとには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。
また、画素領域１Ａにおいて、接地電位（ＧＮＤ）供給用の活性領域ＡｃＧの半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。すなわち、活性領域ＡｃＧのｐ型半導体領域ＰＨやｐ型ウエルＰＷ１には、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。
また、周辺回路領域２Ａにおいて、周辺トランジスタ（ＬＴ）のソース・ドレイン領域（ＳＤＬ）には、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。別の見方をすると、周辺回路領域２Ａにおいて、周辺トランジスタ（ＬＴ）が形成される活性領域（ＡｃＬ）の半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。
詳細は後述するが、ゲッタリング用の元素は、汚染金属を捕獲して、フォトダイオードＰＤへの汚染金属の拡散を抑制または防止するために設けられている。ゲッタリング用の元素は、好ましくは炭素（Ｃ）である。
次に、図１１〜図１３を参照して、半導体基板ＳＢの上に形成した層間絶縁膜や配線について説明する。
図１１〜図１３に示されるように、画素領域１Ａおよび周辺回路領域２Ａを含む半導体基板ＳＢの主面全面上に、ゲート電極ＧＴ，ＧＲ，ＧＡ，ＧＳ，ＧＬ、キャップ絶縁膜ＣＰおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、半導体基板ＳＢの主面全体上に形成されている。
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜により形成されている。層間絶縁膜ＩＬ１には、コンタクトホール（貫通孔、スルーホール）が形成されており、各コンタクトホールには、導電性のプラグ（接続用導体部、コンタクト部）ＰＧが埋め込まれている。プラグＰＧは、例えば、ｎ型半導体領域ＮＲ上、ソース・ドレイン領域ＳＤ，ＳＤＬ上、ゲート電極ＧＴ，ＧＲ，ＧＡ，ＧＳ，ＧＬ上などに形成されている。プラグＰＧは、コンタクト部とみなすことができる。
ゲート電極ＧＴ上に配置されて電気的に接続されたプラグＰＧが、上記図４のプラグＰｔｇであり、ゲート電極ＧＲ上に配置されて電気的に接続されたプラグＰＧが、上記図４のプラグＰｒｇである。また、ゲート電極ＧＡ上に配置されて電気的に接続されたプラグＰＧが、上記図４のプラグＰａｇであり、ゲート電極ＧＳ上に配置されて電気的に接続されたプラグＰＧが、上記図４のプラグＰｓｇである。また、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）上に配置されて電気的に接続されたプラグＰＧが、上記図４のプラグＰｆｄである。また、活性領域ＡｃＧ上に配置されてその活性領域ＡｃＧの半導体基板ＳＢ（ｐ型ウエルＰＷ１）に電気的に接続されたプラグＰＧが、上記図４のプラグＰｇ１である。また、活性領域ＡｃＲのソース・ドレイン領域ＳＤ（リセットトランジスタＲＳＴ用のソース・ドレイン領域ＳＤ）のうちの一方上に配置されて電気的に接続されたプラグＰＧが、上記図４のプラグＰｒ１である。また、活性領域ＡｃＲのソース・ドレイン領域ＳＤ（リセットトランジスタＲＳＴ用のソース・ドレイン領域ＳＤ）のうちの他方上に配置されて電気的に接続されたプラグＰＧが、上記図４のプラグＰｒ２である。また、活性領域ＡｃＡＳのソース・ドレイン領域ＳＤのうちの、増幅トランジスタＡＭＩ用のソース・ドレイン領域ＳＤ上に配置されて電気的に接続されたプラグＰＧが、上記図４のプラグＰａである。また、活性領域ＡｃＡＳのソース・ドレイン領域ＳＤのうちの、選択トランジスタＳＥＬ用のソース・ドレイン領域ＳＤ上に配置されて電気的に接続されたプラグＰＧが、上記図４のプラグＰｓである。
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には配線Ｍ１が形成されている。配線Ｍ１は、第１層目の配線層の配線である。各プラグＰＧ上には配線Ｍ１が存在しており、プラグＰＧは、プラグＰＧ上の配線Ｍ１と電気的に接続されている。層間絶縁膜ＩＬ１および配線Ｍ１よりも上の構造については、ここではその図示および説明を省略するが、後述の図３８〜図４０に示してある。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について、図１７〜図４０を参照して説明する。
図１７〜図４０は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１７〜図４０のうち、図１７、図２０、図２３、図２６、図２９、図３２、図３５、図３８は、上記図１１に相当する断面図、すなわち、上記図４のＡ−Ａ線に相当する位置での断面図である。また、図１７〜図４０のうち、図１８、図２１、図２４、図２７、図３０、図３３、図３６、図３９は、上記図１２に相当する断面図、すなわち、上記図４のＢ−Ｂ線に相当する位置での断面図（各図の左側）と、上記図４のＣ−Ｃ線に相当する位置での断面図（各図の右側）である。また、図１７〜図４０のうち、図１９、図２２、図２５、図２８、図３１、図３４、図３７、図４０は、上記図１３に相当する断面図、すなわち、上記図４のＤ−Ｄ線に相当する位置での断面図（各図の左側）と、上記図７のＥ−Ｅ線に相当する位置での断面図（各図の右側）である。
本実施の形態の半導体装置を製造するには、まず、図１７〜図１９に示されるように、半導体基板（半導体ウエハ）ＳＢを用意（準備）する。
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。
次に、半導体基板ＳＢに素子分離領域ＳＴを形成する。
素子分離領域ＳＴは、酸化シリコン膜などの絶縁膜からなる。素子分離領域ＳＴは、ＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。ＳＴＩ法を用いた場合、素子分離領域ＳＴは、半導体基板ＳＢの溝内に埋め込まれた絶縁膜（例えば酸化シリコン膜）からなる。
すなわち、エッチングなどにより半導体基板ＳＢの主面に素子分離溝（素子分離用の溝）を形成してから、酸化シリコン（例えばオゾンＴＥＯＳ酸化膜）などからなる絶縁膜を素子分離溝を埋めるように半導体基板ＳＢ上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離溝の外部の不要な絶縁膜を除去し、かつ素子分離溝内に絶縁膜を残すことにより、素子分離溝を埋める絶縁膜（絶縁体）からなる素子分離領域ＳＴを形成することができる。また、他の形態として、ＳＴＩ法に代えてＬＯＣＯＳ（Local oxidation of silicon）法を用いて素子分離領域ＳＴを形成することもできる。
素子分離領域ＳＴにより、活性領域ＡｃＴＰ，ＡｃＲ，ＡｃＡＳ，ＡｃＧ，ＡｃＬ等の半導体基板ＳＢの活性領域が規定（区画）される。なお、活性領域ＡｃＴＰ，ＡｃＲ，ＡｃＡＳ，ＡｃＧは、画素領域１Ａに形成され、活性領域ＡｃＬは、周辺回路領域２Ａに形成される。
次に、図２０〜図２２に示されるように、画素領域１Ａの半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ１を形成する。また、周辺回路領域２Ａの半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ２を形成する。
ｐ型ウエルＰＷ１，ＰＷ２は、それぞれ、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、どちらを先に形成してもよい。
ｐ型ウエルＰＷ１は、画素領域１Ａのほぼ全体にわたって形成される。このため、平面視において、活性領域ＡｃＴＰ、活性領域ＡｃＲ、活性領域ＡｃＡＳおよび活性領域ＡｃＧは、ｐ型ウエルＰＷ１に内包される。また、ｐ型ウエルＰＷ２は、周辺回路領域２Ａに形成される。
次に、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、ゲート絶縁膜ＧＦを介して、転送トランジスタＴＸ用のゲート電極ＧＴとリセットトランジスタＲＳＴ用のゲート電極ＧＲと選択トランジスタＳＥＬ用のゲート電極ＧＳと増幅トランジスタＡＭＩ用のゲート電極ＧＡとを形成する。また、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＦを介して周辺トランジスタＬＴ用のゲート電極ＧＬを形成する。
具体的には、次のようにしてゲート電極を形成することができる。
すなわち、まず、半導体基板ＳＢの主面を洗浄処理などにより清浄化してから、半導体基板ＳＢの主面にゲート絶縁膜ＧＦ用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、半導体基板ＳＢ上、すなわちゲート絶縁膜ＧＦ用の絶縁膜上に、ゲート電極用の導電膜（例えば多結晶シリコン膜）をＣＶＤ（Chemical Vapor Deposition）法などを用いて形成した後、このゲート電極用の導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、パターニングされた導電膜（例えば多結晶シリコン膜）からなるゲート電極ＧＴ，ＧＲ，ＧＳ，ＧＡ，ＧＬを形成することができる。ゲート電極ＧＴ，ＧＲ，ＧＳ，ＧＡ，ＧＬの下に残存するゲート絶縁膜ＧＦ用の絶縁膜が、ゲート絶縁膜ＧＦとなる。
次に、図２３〜図２５に示されるように、画素領域１Ａの活性領域ＡｃＴＰにおける半導体基板ＳＢに、ｎ型半導体領域ＮＷをイオン注入により形成する。ｎ型半導体領域ＮＷは、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢにリン（Ｐ）またヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、形成することができる。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であり、ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く、ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成される。このため、ｎ型半導体領域ＮＷの底面と側面とは、ｐ型ウエルＰＷ１に接している。また、ｎ型半導体領域ＮＷは、画素領域１Ａの活性領域ＡｃＴＰ全体に形成されるのではなく、活性領域ＡｃＴＰの半導体基板ＳＢにおけるゲート電極ＧＴの両側の領域のうち、一方の側（ソース側）に形成され、他方側（ドレイン側）には形成されない。ｎ型半導体領域ＮＷを形成するためのイオン注入の際には、ｎ型半導体領域ＮＷ形成予定領域以外の半導体基板ＳＢは、フォトレジストパターン（図示せず）で覆っておき、ｎ型半導体領域ＮＷ形成予定領域に選択的にｎ型不純物をイオン注入する。
また、ここでは、ゲート電極ＧＴの形成後にｎ型半導体領域ＮＷをイオン注入で形成する場合について説明したが、他の形態として、ゲート電極ＧＴの形成前にｎ型半導体領域ＮＷをイオン注入で形成することもできる。例えば、ｎ型半導体領域ＮＷ形成予定領域以外をフォトレジストパターンで覆った状態（従ってゲート電極ＧＴ形成予定領域などもフォトレジストパターンで覆われた状態）でイオン注入によりｎ型半導体領域ＮＷを形成してから、その後にゲート電極形成工程を行うこともできる。ゲート電極ＧＴの形成前にｎ型半導体領域ＮＷをイオン注入で形成した場合には、ゲート電極ＧＴの構造（厚さ）に関わらず、ｎ型半導体領域ＮＷを深く形成することが可能になるという利点がある。
次に、画素領域１Ａの活性領域ＡｃＴＰにおける半導体基板ＳＢに、ｐ＋型半導体領域ＰＲをイオン注入により形成する。
ｐ＋型半導体領域ＰＲは、ｐ型不純物が高濃度で導入（ドープ）されたｐ型の半導体領域であり、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。ｐ＋型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅く、ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面領域）に形成される。ｐ＋型半導体領域ＰＲを形成するためのイオン注入の際には、ｐ＋型半導体領域ＰＲ形成予定領域以外の半導体基板ＳＢは、フォトレジストパターン（図示せず）で覆っておき、ｐ＋型半導体領域ＰＲ形成予定領域に選択的に、ｐ型不純物をイオン注入する。
また、ｐ＋型半導体領域ＰＲをイオン注入によって形成した後、結晶欠陥（主としてイオン注入に起因した結晶欠陥）を回復させるためのアニール処理、すなわち熱処理を行うこともできる。
次に、図２６〜図２８に示されるように、画素領域１Ａにおいて、活性領域ＡｃＴＰの半導体基板ＳＢにおけるゲート電極ＧＴの両側の領域のうち、ドレイン側にｎ−型半導体領域（ソース・ドレインエクステンション領域）ＥＸ１を、イオン注入により形成する。ｎ−型半導体領域は、ゲート電極ＧＴの両側のうちのドレイン側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に形成される。なお、ドレイン側は、ｎ型半導体領域ＮＷが形成されている側とは反対側に対応している。ｎ−型半導体領域ＥＸ１を形成するためのイオン注入の際、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲが形成されている領域（ソース側）は、フォトレジストパターン（図示せず）で覆われているため、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲが形成されている領域（ソース側）には、ｎ−型半導体領域ＥＸ１は形成されない。
また、画素領域１Ａにおいて、活性領域ＡｃＡＳ、ＡｃＲの半導体基板ＳＢにおける各ゲート電極ＧＡ，ＧＳ，ＧＲの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に、ｎ−型半導体領域（ソース・ドレインエクステンション領域）ＥＸ２をイオン注入により形成する。また、周辺回路領域２Ａにおいて、ゲート電極ＧＬの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）中に、ｎ−型半導体領域（ソース・ドレインエクステンション領域）ＥＸ３をイオン注入により形成する。
ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入により形成しても、異なるイオン注入により形成してもよく、いずれにしても、半導体基板ＳＢに対してｎ型不純物をイオン注入することにより形成される。
次に、半導体基板ＳＢの主面全面上に、ゲート電極ＧＴ，ＧＡ，ＧＳ，ＧＲ，ＧＬを覆うように絶縁膜（サイドウォールスペーサＳＷ形成用の絶縁膜）を形成してから、その絶縁膜を異方性エッチング技術によりエッチバックすることにより、ゲート電極ＧＴ，ＧＡ，ＧＳ，ＧＲ，ＧＬの側壁上にその絶縁膜を選択的に残してサイドウォールスペーサＳＷを形成する。このエッチバックの際、サイドウォールスペーサＳＷ形成用の絶縁膜上にフォトレジストパターン（図示せず）を形成しておき、そのフォトレジストパターンの下にサイドウォールスペーサＳＷ形成用の絶縁膜を残すことにより、キャップ絶縁膜ＣＰを形成することができる。キャップ絶縁膜ＣＰは、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲを覆うように形成され、キャップ絶縁膜ＣＰの一部（端部）は、ゲート電極ＧＴ上に乗り上げることもできる。この場合、ゲート電極ＧＴの両側の側壁（ソース側の側壁およびドレイン側の側壁）のうち、ドレイン側の側壁上にはサイドウォールスペーサＳＷが形成されるが、ソース側の側壁上には、サイドウォールスペーサＳＷは形成されず、ソース側の側壁はキャップ絶縁膜ＣＰで覆われることになる。
次に、画素領域１Ａにおいて、活性領域ＡｃＴＰの半導体基板ＳＢにおけるゲート電極ＧＴの両側の領域のうち、ドレイン側にｎ型半導体領域ＮＲを、イオン注入により形成する。ｎ型半導体領域ＮＲは、ゲート電極ＧＴの両側のうちのドレイン側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に形成される。ｎ型半導体領域ＮＲを形成するためのイオン注入の際、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲが形成されている領域（ソース側）は、フォトレジストパターン（図示せず）で覆われているため、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲが形成されている領域（ソース側）には、ｎ型半導体領域ＮＲは形成されない。
また、画素領域１Ａにおいて、活性領域ＡｃＡＳ、ＡｃＲの半導体基板ＳＢにおける各ゲート電極ＧＡ，ＧＳ，ＧＲの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に、ソース・ドレイン領域ＳＤをイオン注入により形成する。また、周辺回路領域２Ａにおいて、ゲート電極ＧＬの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）中に、ソース・ドレイン領域ＳＤＬをイオン注入により形成する。
ｎ型半導体領域ＮＲとソース・ドレイン領域ＳＤとソース・ドレイン領域ＳＤＬとは、同じイオン注入により形成しても、異なるイオン注入により形成してもよく、いずれにしても、半導体基板ＳＢに対してｎ型不純物をイオン注入することにより形成される。
なお、ｎ−型半導体領域ＥＸ１を形成するイオン注入の際は、ゲート電極ＧＴがイオン注入阻止マスクとして機能し、ｎ型半導体領域ＮＲを形成するためのイオン注入の際には、ゲート電極ＧＴおよびその側壁上のサイドウォールスペーサＳＷがイオン注入阻止マスクとして機能し得る。このため、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＴのドレイン側の側壁に対して自己整合して形成され、ｎ型半導体領域ＮＲは、ゲート電極ＧＴの側壁上のサイドウォールスペーサＳＷに対して自己整合して形成される。従って、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｎ−型半導体領域ＥＸ１は、サイドウォールスペーサＳＷの下に位置し、チャネル形成領域（ゲート電極ＧＴの直下に位置する部分の基板領域）に隣接して形成され、また、ｎ型半導体領域ＮＲは、チャネル形成領域からｎ−型半導体領域ＥＸ１の分だけ離間しかつｎ−型半導体領域ＥＸ１に隣接する位置に形成された状態となる。ｎ型半導体領域ＮＲは、ｎ−型半導体領域ＥＸ１よりも、不純物濃度（ｎ型不純物濃度）が高く、かつ底面の深さ位置が深い。
また、ｎ−型半導体領域ＥＸ２を形成するイオン注入の際は、ゲート電極ＧＡ，ＧＳ，ＧＲがイオン注入阻止マスクとして機能し、ソース・ドレイン領域ＳＤを形成するためのイオン注入の際には、ゲート電極ＧＡ，ＧＳ，ＧＲおよびその側壁上のサイドウォールスペーサＳＷがイオン注入阻止マスクとして機能し得る。このため、ｎ−型半導体領域ＥＸ２は、ゲート電極ＧＡ，ＧＳ，ＧＲの側壁に対して自己整合して形成され、ソース・ドレイン領域ＳＤは、ゲート電極ＧＡ，ＧＳ，ＧＲの側壁上のサイドウォールスペーサＳＷに対して自己整合して形成される。従って、活性領域ＡｃＡＳ，ＡｃＲの半導体基板ＳＢにおいて、ｎ−型半導体領域ＥＸ２は、サイドウォールスペーサＳＷの下に位置し、チャネル形成領域（ゲート電極の直下に位置する部分の基板領域）に隣接して形成され、また、ソース・ドレイン領域ＳＤは、チャネル形成領域からｎ−型半導体領域ＥＸ２の分だけ離間しかつｎ−型半導体領域ＥＸ２に隣接する位置に形成された状態となる。ソース・ドレイン領域ＳＤは、ｎ−型半導体領域ＥＸ２よりも、不純物濃度（ｎ型不純物濃度）が高く、かつ底面の深さ位置が深い。
また、ｎ−型半導体領域ＥＸ３を形成するイオン注入の際は、ゲート電極ＧＬがイオン注入阻止マスクとして機能し、ソース・ドレイン領域ＳＤＬを形成するためのイオン注入の際には、ゲート電極ＧＬおよびその側壁上のサイドウォールスペーサＳＷがイオン注入阻止マスクとして機能し得る。このため、ｎ−型半導体領域ＥＸ３は、ゲート電極ＧＬの側壁に対して自己整合して形成され、ソース・ドレイン領域ＳＤＬは、ゲート電極ＧＬの側壁上のサイドウォールスペーサＳＷに対して自己整合して形成される。従って、活性領域ＡｃＬの半導体基板ＳＢにおいて、ｎ−型半導体領域ＥＸ３は、サイドウォールスペーサＳＷの下に位置し、チャネル形成領域（ゲート電極ＧＬの直下に位置する部分の基板領域）に隣接して形成され、また、ソース・ドレイン領域ＳＤＬは、チャネル形成領域からｎ−型半導体領域ＥＸ３の分だけ離間しかつｎ−型半導体領域ＥＸ３に隣接する位置に形成された状態となる。ソース・ドレイン領域ＳＤＬは、ｎ−型半導体領域ＥＸ３よりも、不純物濃度（ｎ型不純物濃度）が高く、かつ底面の深さ位置が深い。
次に、画素領域１Ａにおいて、活性領域ＡｃＧの半導体基板ＳＢにｐ型半導体領域ＰＨをイオン注入により形成する。ｐ型半導体領域ＰＨは、ｐ型ウエルＰＷ１よりも、不純物濃度（ｐ型不純物濃度）が高い。また、ｐ型半導体領域ＰＨの底面の深さは、ｐ型ウエルＰＷ１の深さよりも浅い。このため、活性領域ＡｃＧの半導体基板ＳＢにおいて、ｐ型半導体領域ＰＨはｐ型ウエルＰＷ１の上部に形成され、ｐ型半導体領域ＰＨはｐ型ウエルＰＷ１に接して電気的に接続される。
なお、ｐ型半導体領域ＰＨは形成することがより好ましいが、他の形態として、ｐ型半導体領域ＰＨの形成を省略することもできる。ｐ型半導体領域ＰＨの形成を省略した場合は、後述のサリサイド工程において、活性領域ＡｃＧでは、金属シリサイド層ＳＣはｐ型ウエルＰＷ１の上部（表層部）に形成されることになる。
ｐ型半導体領域ＰＨを形成するためのイオン注入の際には、活性領域ＡｃＴＰ，ＡｃＡＳ，ＡｃＲ，ＡｃＬは、フォトレジストパターン（図示せず）で覆っておき、ｐ型不純物が注入されないようにする。また、周辺回路領域２Ａにｐチャネル型ＭＩＳＦＥＴを形成する場合に、そのｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域（図示せず）を形成するイオン注入工程で、ｐ型半導体領域ＰＨも一緒に形成することもできる。いずれにしても、ｐ型半導体領域ＰＨは、半導体基板ＳＢに対してｐ型不純物をイオン注入することにより形成される。
次に、図２９〜図３１に示されるように、ゲッタリング用の元素の注入工程（イオン注入ＩＭ１）を行う。ゲッタリング用の元素の注入工程は、具体的には、次のようにして行うことができる。
すなわち、まず、半導体基板ＳＢの主面上に、マスク層としてレジストパターン（フォトレジストパターン）ＲＰ１を、フォトリソグラフィ技術を用いて形成する。なお、フォトリソグラフィ技術は、半導体基板の主面全面上にレジスト膜（フォトレジスト膜）を塗布法などにより形成してから、そのレジスト膜を露光・現像してパターニングすることにより、所望のレジストパターン（フォトレジストパターン）を得る技術である。レジストパターンＲＰ１は、画素領域１Ａの活性領域ＡｃＴＰの一部を露出する開口部ＯＰ１を有している。開口部ＯＰ１は、平面視において、活性領域ＡｃＴＰに形成されているｎ型半導体領域ＮＲを内包する。但し、平面視において、開口部ＯＰ１は、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲとは重なっておらず、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲは、レジストパターンＲＰ１で覆われている。すなわち、活性領域ＡｃＴＰにおいて、ゲート電極ＧＴの両側のうち、ソース側の領域（フォトダイオードＰＤが形成されている領域）はレジストパターンＲＰ１で覆われており、ドレイン側の領域（ｎ型半導体領域ＮＲが形成されている領域）は、レジストパターンＲＰ１で覆われずに、開口部ＯＰ１から露出されている。このため、開口部ＯＰ１の側面の一部は、ゲート電極ＧＴ上に位置している。また、画素領域１Ａの活性領域ＡｃＡＳ，ＡｃＲ，ＡｃＧは、レジストパターンＲＰ１で覆われている。また、周辺回路領域２Ａ全体もレジストパターンＲＰ１で覆われているため、活性領域ＡｃＬもレジストパターンＲＰ１で覆われている。
それから、レジストパターンＲＰ１をイオン注入阻止マスクとして用いて、半導体基板ＳＢに対して、ゲッタリング用の元素をイオン注入する。図２９〜図３１では、ゲッタリング用の元素を注入するためイオン注入ＩＭ１を、矢印で模式的に示してある。また、図２９〜図３１では、半導体基板ＳＢにおいてイオン注入ＩＭ１によりゲッタリング用の元素が注入された領域に、ドットのハッチングを付してある。ゲッタリング用の元素は、好ましくは炭素（Ｃ）である。イオン注入ＩＭ１では、炭素（Ｃ）または炭素化合物、例えばカーボンクラスター（Ｃ１６Ｈｘ＋またはＣ７Ｈｘ＋など）をイオン注入することができる。
ゲッタリング用の元素の注入深さは、例えば３０〜７０ｎｍ程度とすることができる。なお、ゲッタリング用の元素の注入深さは、活性領域の半導体基板ＳＢの表面から、ゲッタリング用の元素が注入された領域の底面までの距離（半導体基板ＳＢの主面に略垂直な方向の距離）に対応している。例えば、ゲッタリング用の元素の注入深さを５０ｎｍ程度とした場合は、半導体基板ＳＢにおけるゲッタリング用の元素が注入された領域では、半導体基板ＳＢの表面から約５０ｎｍの深さにわたって、ゲッタリング用の元素が導入されることになる。ゲッタリング用の元素の注入深さは、ｎ型半導体領域ＮＲ（後述の実施の形態３の場合はソース・ドレイン領域ＳＤ）の深さとほぼ同程度とすることができるが、ｎ型半導体領域ＮＲ（後述の実施の形態３の場合はソース・ドレイン領域ＳＤ）の深さよりも深い場合や浅い場合もあり得る。但し、ゲッタリング用の元素の注入深さが深すぎると、浅い領域での汚染金属のゲッタリング作用が低下する懸念があるため、ゲッタリング用の元素の注入深さは、あまり深くし過ぎずに、１００ｎｍ以下とすることがより好ましい。また、半導体基板ＳＢにおいてゲッタリング用の元素が注入された領域における、そのゲッタリング用の元素（好ましくは炭素）の濃度は、例えば２×１０２０／ｃｍ３〜１×１０２１／ｃｍ３程度とすることができる。
ｎ型半導体領域ＮＲは、平面視において開口部ＯＰ１に内包されていたため、イオン注入ＩＭ１を行うと、図２９からも分かるように、ｎ型半導体領域ＮＲにゲッタリング用の元素が注入（導入）される。また、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢのうち、フォトダイオードＰＤが形成されている領域（ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲが形成されている領域）には、ゲッタリング用の元素は注入されない。すなわち、活性領域ＡｃＴＰにおいて、ゲート電極ＧＴの両側のうち、ソース側の領域（フォトダイオードＰＤが形成されている領域）には、ゲッタリング用の元素は注入されず、ドレイン側の領域（ｎ型半導体領域ＮＲが形成されている領域）に、ゲッタリング用の元素が注入される。また、ゲート電極ＧＴおよびサイドウォールスペーサＳＷも、イオン注入阻止マスクとして機能し得るため、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ゲート電極ＧＴの直下の領域と、サイドウォールスペーサＳＷの直下の領域とにも、ゲッタリング用の元素は注入されない。
また、イオン注入ＩＭ１ではレジストパターンＲＰ１がイオン注入阻止マスクとして機能するため、図３０および図３１からも分かるように、イオン注入ＩＭ１を行っても、画素領域１Ａの活性領域ＡｃＡＳ，ＡｃＲ，ＡｃＧの半導体基板ＳＢと、周辺回路領域２Ａ（活性領域ＡｃＬを含む）の半導体基板ＳＢとには、ゲッタリング用の元素は注入（導入）されない。
このため、イオン注入ＩＭ１では、ｎ型半導体領域ＮＲに選択的にゲッタリング用の元素が注入（導入）されることになる。
イオン注入ＩＭ１の後、レジストパターンＲＰ１は、アッシングなどにより除去される。
なお、ここでは、ｎ型半導体領域ＮＲなどをイオン注入で形成した後に、イオン注入ＩＭ１を行う場合について説明した。他の形態として、先にイオン注入ＩＭ１を行った後で、ｎ型半導体領域ＮＲなどをイオン注入で形成することもできる。この場合、サイドウォールスペーサＳＷおよびキャップ絶縁膜ＣＰを形成した後で、上記図２９〜図３１の工程（ゲッタリング用の元素の注入工程）を行い、その後、ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤ、ソース・ドレイン領域ＳＤＬおよびｐ型半導体領域ＰＨを形成すればよい。
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
また、イオン注入された領域（ゲッタリング用の元素を注入した領域も含む）は、イオン注入によってアモルファス化されていたが、この活性化アニール処理の際に、再結晶化することができる。ゲッタリング用の元素を注入した領域では、この再結晶化の際に、導入されたゲッタリング用の元素による歪が生じ、欠陥が形成され得る。ゲッタリング用の元素を注入した領域では、このようにして形成された欠陥（ゲッタリングサイト）に汚染金属が捕獲されゲッタリング機能を有することができる。
以上の工程により、半導体基板ＳＢの画素領域１Ａに、フォトダイオードＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが形成され、半導体基板ＳＢの周辺回路領域２Ａに、ＭＩＳＦＥＴとしての周辺トランジスタＬＴが形成される。
次に、図３２〜図３４に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｐ型半導体領域ＰＨ、ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤおよびソース・ドレイン領域ＳＤＬの上部（表層部）や、ゲート電極ＧＡ，ＧＳ，ＧＲ，ＧＬの上部（表層部）などに、金属シリサイド層ＳＣを形成する。図３２には示されていないが、ゲート電極ＧＴの上部（表層部）に、金属シリサイド層ＳＣを形成する場合もあり得る。
金属シリサイド層ＳＣを形成するには、例えば、金属シリサイド層形成用の金属膜を半導体基板ＳＢ上に、ゲート電極ＧＴ，ＧＡ，ＧＳ，ＧＲ，ＧＬ、サイドウォールスペーサＳＷおよびキャップ絶縁膜ＣＰを覆うように、形成する。それから、熱処理を行うことにより、その金属膜を、ｐ型半導体領域ＰＨ、ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤおよびソース・ドレイン領域ＳＤＬの表層部やゲート電極ＧＴ，ＧＡ，ＧＳ，ＧＲ，ＧＬの表層部分と反応させて、金属・半導体反応層である金属シリサイド層（金属シリサイド膜）ＳＣを形成する。その後、金属膜の未反応部分をウェットエッチングなどにより除去する。未反応の金属膜を除去した後、必要に応じて、更に、半導体基板ＳＢに熱処理を施すこともできる。このようにして、金属シリサイド層ＳＣを形成することができる。金属シリサイド層ＳＣを形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。金属シリサイド層ＳＣは、コバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層（白金が添加されたニッケルシリサイド層）である。
また、金属シリサイド層形成用の金属膜を形成する前に、シリサイド化が不要なシリコン基板領域やゲート電極を覆うような絶縁膜（シリサイドブロック膜）を形成してもよく、そうすれば、その絶縁膜で覆われたシリコン基板領域やゲート電極には、金属シリサイド層形成用の金属膜が接しないため、金属シリサイド層ＳＣは形成されなくなる。例えば、ゲート電極ＧＴおよびキャップ絶縁膜ＣＰを覆い、かつｐ型半導体領域ＰＨ、ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤ，ＳＤＬおよびゲート電極ＧＡ，ＧＳ，ＧＲ，ＧＬを露出するような絶縁膜（シリサイドブロック膜）を形成してから、金属シリサイド層形成用の金属膜を形成し、熱処理を行う。これにより、金属シリサイド層ＳＣは、ｐ型半導体領域ＰＨ、ｎ型半導体領域ＮＲ、ソース・ドレイン領域ＳＤ，ＳＤＬ、およびゲート電極ＧＡ，ＧＳ，ＧＲ，ＧＬの上部に形成されるが、ゲート電極ＧＴ上には形成されない。
次に、図３５〜図３７に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＴ，ＧＡ，ＧＳ，ＧＲ，ＧＬ、サイドウォールスペーサＳＷおよびキャップ絶縁膜ＣＰを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上の酸化シリコン膜との積層膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ１の成膜後、必要に応じて層間絶縁膜ＩＬ１の上面をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ１の上面を平坦化することもできる。
次に、層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールを形成する。コンタクトホールは、層間絶縁膜ＩＬ１を貫通するように形成される。
次に、層間絶縁膜ＩＬ１のコンタクトホール内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧは、例えば次のようにして形成することができる。
プラグＰＧを形成するには、まず、コンタクトホールの底面および内壁上を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜と該チタン膜上に形成された窒化チタン膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールを埋めるように形成する。その後、コンタクトホールの外部（層間絶縁膜ＩＬ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホール内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図３５〜図３７では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。プラグＰＧには、上記プラグＰｒ１，Ｐｒ２，Ｐｇ１，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２がある。
次に、図３８〜図４０に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する。
例えば、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、配線用の導電膜（例えばアルミニウム膜）を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する。プラグＰＧの上面が配線Ｍ１の下面と接することで、プラグＰＧはその配線Ｍ１と電気的に接続される。それから、層間絶縁膜ＩＬ１上に、配線Ｍ１を覆うように、層間絶縁膜ＩＬ２を形成する。それから、層間絶縁膜ＩＬ２にスルーホールを形成してから、そのスルーホール内に、プラグＰＧと同様の手法で導電性のビア部（プラグ）Ｖ１を形成する。それから、層間絶縁膜ＩＬ２上に、配線Ｍ１と同様の手法で配線Ｍ２を形成する。配線Ｍ２は、第２層目の配線層の配線である。配線Ｍ１と配線Ｍ２とは、必要に応じて、配線Ｍ１と配線Ｍ２との間に配置されたビア部Ｖ１を介して電気的に接続される。それから、層間絶縁膜ＩＬ２上に、配線Ｍ２を覆うように、層間絶縁膜ＩＬ３を形成する。それから、層間絶縁膜ＩＬ３にスルーホールを形成してから、そのスルーホール内に、プラグＰＧと同様の手法で導電性のビア部（プラグ）Ｖ２を形成する。それから、層間絶縁膜ＩＬ３上に、配線Ｍ１と同様の手法で配線Ｍ３を形成する。配線Ｍ３は、第３層目の配線層の配線である。配線Ｍ２と配線Ｍ３とは、必要に応じて、配線Ｍ２と配線Ｍ３との間に配置されたビア部Ｖ２を介して電気的に接続される。それから、層間絶縁膜ＩＬ３上に、配線Ｍ３を覆うように、層間絶縁膜ＩＬ４を形成する。
配線Ｍ１，Ｍ２，Ｍ３は、アルミニウム配線に限定されず、例えばダマシン配線（埋め込み配線）を用いることもできる。また、半導体基板ＳＢ上に形成する配線層が３層の場合について図示および説明したが、配線層の数は３層に限定されない。
配線Ｍ１，Ｍ２，Ｍ３は、フォトダイオードＰＤと平面視で重ならないように形成されている。これは、フォトダイオードＰＤに入射する光が配線Ｍ１，Ｍ２，Ｍ３によって遮られないようにするためである。
次に、層間絶縁膜ＩＬ４上に、パッド（パッド電極、ボンディングパッド）を形成する。製造された半導体装置（半導体チップ）においては、平面視において、半導体装置（半導体チップ）の外周に沿って複数のパッドが配列する。このため、図３８〜図４０の断面では、パッドは図示されない。
次に、層間絶縁膜ＩＬ４上に、パッドを覆うように、パッシベーション膜（保護膜、絶縁膜）ＰＶを形成する。但し、上記パッドの中央部は、パッシベーション膜ＰＶに設けられた開口部（図示されない）から露出される。
次に、パッシベーション膜ＰＶ上に、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬを取り付ける。なお、マイクロレンズＭＬとパッシベーション膜ＰＶとの間にカラーフィルタＣＦを設けてもよい。また、不要であれば、カラーフィルタＣＦやマイクロレンズＭＬの取り付けは、省略することもできる。
以上の工程により、本実施の形態の半導体装置を製造することができる。
図４１は、本実施の形態の半導体装置の要部平面図であり、上記図９と同じ平面領域が示されている。図４１において、点線で示されているのは、上記図９に示される活性領域ＡｃＴＰ，ＡｃＲ，ＡｃＧ，ＡｃＡＳであり、実線で示されているのは、マイクロレンズＭＬである。図４１の場合は、マイクロレンズＭＬは、画素ごとに設けられている。
光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズＭＬを通過し、その後、可視光に対して透明なパッシベーション膜ＰＶおよび層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、キャップ絶縁膜ＣＰに入射する。キャップ絶縁膜ＣＰでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤ（ｎ型半導体領域ＮＷ）に入射する。フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型半導体領域ＮＷに蓄積される。そして、適切なタイミングで、転送トランジスタＴＸをオンする。具体的には、転送トランジスタＴＸのゲート電極ＧＴにしきい値電圧以上の電圧を印加する。すると、転送トランジスタＴＸのゲート電極ＧＴの下のゲート絶縁膜ＧＦの直下のチャネル形成領域にチャネル領域（反転層）が形成され、転送トランジスタＴＸのソース領域としてのｎ型半導体領域ＮＷと、転送トランジスタＴＸのドレイン領域としてのｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）とが、電気的に導通することになる。この結果、ｎ型半導体領域ＮＷに蓄積された電子は、チャネル領域を通ってドレイン領域（ｎ型半導体領域ＮＲ）に達し、ドレイン領域（ｎ型半導体領域ＮＲ）からプラグＰＧや配線を伝わって増幅トランジスタＡＭＩのゲート電極ＧＡに入力される。
また、本実施の形態では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサである例について説明したが、本実施の形態は、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサに適用することもでき、これは以下の実施の形態２，３も同様である。
＜本発明者の検討について＞
固体撮像素子（イメージセンサ）における欠陥として、暗時白点（白点傷）と呼ばれる欠陥がある。暗時白点の主要因の一つは、製造工程中に半導体基板（半導体ウエハ）中に入り込む汚染金属である。製造工程中に半導体基板中に入り込んだ汚染金属が、画素を構成するフォトダイオードに混入してしまうと、汚染金属に起因した発光準位の形成が引き起こされる。このような発光準位は、価電子帯と伝導帯との間に位置し、光が照射されていない状態であっても、発光準位を介して正孔電子対が生成され、生成された電子による暗電流が生じる。このような暗電流が増加すると、光が照射されていないにもかかわらず、信号（ノイズ）に基づき誤点灯（白点）してしまう。このような誤点灯は、暗時白点（白点傷）と呼ばれる。暗時白点の発生は、半導体装置の性能の低下につながる。このため、暗時白点の発生は、できるだけ防止することが望ましい。暗時白点を抑制または防止するためには、製造工程中の半導体基板の金属汚染自体を防止するか、あるいは、製造工程中に半導体基板中に入り込んだ汚染金属が、画素を構成するフォトダイオードに混入しないようにする必要がある。
しかしながら、製造工程中の半導体基板の金属汚染を完全に防ぐことは困難であり、製造工程中の半導体基板の金属汚染を完全に防ごうとすると、製造工程の厳格な管理が必要になり、また、製造工程の自由度が極めて少なくなるため、半導体装置の製造コストの増加を招いてしまう。このため、暗時白点を抑制または防止するためには、製造工程中に半導体基板中に入り込んだ汚染金属が、画素を構成するフォトダイオードに混入しないようにすることが、有効である。
半導体基板の金属汚染が発生する主な工程として、イオン注入工程がある。イオン注入工程では、所定のイオン種を加速して半導体基板に注入する。この際、注入すべきイオン種だけでなく、それ以外のイオン種も半導体基板に注入されてしまう虞がある。すなわち、ある１価のイオン種を半導体基板にイオン注入する場合、その１価のイオン種の約２倍の質量数を有する２価のイオン種が存在すれば、その２価のイオン種は、イオン注入装置内では排除されにくく、半導体基板に注入されてしまう虞がある。同様に、ある１価のイオン種を半導体基板にイオン注入する場合、その１価のイオン種の約３倍の質量数を有する３価のイオン種が存在すれば、その３価のイオン種は、イオン注入装置内では排除されにくく、半導体基板に注入されてしまう虞がある。具体的には、例えば、Ａｓイオン（ヒ素イオン）をイオン注入する場合、Ａｓ（ヒ素）の質量数の整数倍に近い質量数を有するタングステンフッ化物（ＷＦｘなど）も、半導体基板に注入されてしまう虞がある。
このため、イオン注入工程では、所定のイオン種を加速して半導体基板に注入するが、この際、注入すべきイオン種だけでなく、不要な金属または金属化合物も半導体基板に注入されてしまう虞があり、イオン注入は、半導体基板の金属汚染の原因となりやすい。
また、イオン注入工程において、ドーズ量が多いほど、発生する金属汚染は大きくなりやすい。これは、注入すべきイオン種の注入量（ドーズ量）が多いほど、それに伴い意図せずに注入されてしまう汚染金属の量も多くなってしまうためである。
このため、ドーズ量が多いイオン注入工程、従って、高不純物濃度の半導体領域を形成するためのイオン注入工程では、それに伴い意図せずに注入されてしまう汚染金属の量も多くなってしまう虞がある。トランジスタのソース・ドレイン領域は、不純物濃度が比較的高いため、ソース・ドレイン領域を形成するためのイオン注入工程では、ドーズ量も比較的多くなり、それゆえ、意図せずに注入されてしまう汚染金属の量も多くなりやすい。
また、ゲッタリング層として炭素（Ｃ）をドープした上で素子形成用のエピタキシャル層を形成するようなＢＭＤ（bulk micro defect）技術は、タングステン（Ｗ）のような拡散係数が小さな汚染金属に対しては効果が小さく、金属汚染対策として充分ではない。このため、トランジスタのソース・ドレイン領域などに注入されてしまった汚染金属に対しては、上記ＢＭＤ技術はあまり有効ではない。
そこで、本発明者は、イオン注入工程で半導体基板中に導入されてしまった汚染金属が、フォトダイオードに拡散しないようにすることを検討した。イオン注入工程で半導体基板中に導入されてしまった汚染金属が、フォトダイオードに拡散しないようにするには、そのイオン注入で汚染金属が導入された領域に、ゲッタリング用の元素を導入することが有効であることが分かった。ゲッタリング用の元素としては、炭素（Ｃ）が好ましい。
半導体基板において、ゲッタリング用の元素を導入した領域では、タングステン（Ｗ）などの汚染金属を捕獲し、汚染金属の拡散を防ぐことができる。例えば、ゲッタリング用の元素を導入した領域では、ゲッタリング用の元素をイオン注入したことにより、半導体基板内に結晶欠陥や歪みなどが生じ、この結晶欠陥や歪みなど（ゲッタリングサイト）に、汚染金属を捕捉させて固着させることができる。また、ゲッタリング用の元素を導入した領域では、ゲッタリング用の元素と汚染金属とが複合体を形成することによっても、汚染金属を捕獲し、汚染金属の拡散を防ぐことができる。
しかしながら、本発明者の検討によれば、炭素（Ｃ）のようなゲッタリング用の元素を導入した半導体領域上に金属シリサイド層（上記金属シリサイド層ＳＣに対応）を形成する場合、その半導体領域にゲッタリング用の元素が含有されていることに起因して、形成される金属シリサイド層の抵抗（シート抵抗）が大きくなってしまうことが分かった（後述の図５９および図６０参照）。このため、ゲッタリング用の元素を導入することは、汚染金属の拡散を防ぐためには有用であっても、金属シリサイド層の抵抗の増大というデメリットをもたらすことになる。金属シリサイド層の抵抗の増大は、半導体装置の性能の低下につながるため、できるだけ回避することが望ましい。従って、その上に金属シリサイド層を形成する基板領域については、ゲッタリング用の元素を導入したことによる有用な効果が見込めないのであれば、ゲッタリング用の元素は導入せずに、ゲッタリング用の元素の導入に起因した金属シリサイド層の抵抗増大を回避することが望ましい。
そこで、本発明者は、フォトダイオードへの汚染金属の拡散を防止して暗時白点を防ぐためには、どの領域にゲッタリング用の元素を導入することが特に有効であるかを検討した。その結果、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）が形成されている領域に、ゲッタリング用の元素を導入することが、フォトダイオードＰＤへの汚染金属の拡散を防止して暗時白点を防ぐために最も有効であることが分かった。その理由は、以下のようなものである。
すなわち、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）のｎ型不純物濃度は比較的大きいため、ｎ型半導体領域ＮＲ形成時にｎ型半導体領域ＮＲに導入されてしまう汚染金属の量も多くなりやすい。そして、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）とｎ型半導体領域ＮＷとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極ＧＴの直下の基板領域に対応）を挟んで対向しており、ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとの間に素子分離領域ＳＴは形成されていない。つまり、ｎ型半導体領域ＮＲとｎ型半導体領域ＮＷとは、間に転送トランジスタＴＸのチャネル形成領域が存在しており、そのチャネル形成領域には、素子分離領域ＳＴが形成されていない。ｎ型半導体領域ＮＲとｎ型半導体領域ＮＷとは、チャネル形成領域でつながっている。このため、ｎ型半導体領域ＮＲを形成する際に、ｎ型半導体領域ＮＲに導入されてしまった汚染金属は、その後、素子分離領域ＳＴに邪魔されることなく、転送トランジスタＴＸのチャネル形成領域を経由して、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷに拡散しやすい。このため、フォトダイオードＰＤへの汚染金属の拡散を防止して暗時白点を防ぐためには、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）にゲッタリング用の元素を導入することが有効であり、それによって、ｎ型半導体領域ＮＲに導入されてしまった汚染金属が、フォトダイオードＰＤに拡散してしまうのを抑制または防止することができるようになる。
また、フローティングディフュージョンＦＤ（ｎ型半導体領域ＮＲ）内に捕獲（ゲッタリング）されたタングステン（Ｗ）などの汚染金属は、フォトダイオードＰＤ内に存在する場合と同様に準位（発光準位）を作り暗電流を発生させる可能性がある。しかしながら、イメージセンサの読み出し動作では、転送トランジスタＴＸをオンさせる直前にフローティングディフュージョンＦＤの電位を読み出すため、フローティングディフュージョンＦＤ内の汚染金属（タングステンなど）に起因する暗電流成分は、出力信号としてはキャンセルされる。このため、フローティングディフュージョンＦＤ（ｎ型半導体領域ＮＲ）内に捕獲（ゲッタリング）されたタングステン（Ｗ）などの汚染金属は、暗時白点を招かずに済む。
また、活性領域ＡｃＡＳ，ＡｃＲの半導体基板ＳＢにおいて、ソース・ドレイン領域ＳＤが形成されている領域に、ゲッタリング用の元素を導入することも、フォトダイオードＰＤへの汚染金属の拡散を防止して暗時白点を防ぐために有効であることが分かった。その理由は、以下のようなものである。
すなわち、ソース・ドレイン領域ＳＤのｎ型不純物濃度は比較的大きいため、ソース・ドレイン領域ＳＤ形成時にソース・ドレイン領域ＳＤに導入されてしまう汚染金属の量も多くなりやすい。しかしながら、活性領域ＡｃＡＳ，ＡｃＲと活性領域ＡｃＴＰとは、間に素子分離領域ＳＴが存在しているため、ソース・ドレイン領域ＳＤからフォトダイオードＰＤへの汚染金属の拡散は、間に存在する素子分離領域ＳＴにより、ある程度遮られる。このため、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）からフォトダイオードＰＤへの汚染金属の拡散に比べると、ソース・ドレイン領域ＳＤからフォトダイオードＰＤへの汚染金属の拡散は、生じにくいと考えられる。しかしながら、活性領域ＡｃＡＳ，ＡｃＲと活性領域ＡｃＴＰとの間の間隔は比較的小さいため、間に素子分離領域ＳＴが存在したとしても、ソース・ドレイン領域ＳＤからフォトダイオードＰＤへの汚染金属の拡散は、ある程度生じてしまう。このため、フォトダイオードＰＤへの汚染金属の拡散を防止して暗時白点を防ぐためには、ソース・ドレイン領域ＳＤにゲッタリング用の元素を導入することが有効であり、それによって、ソース・ドレイン領域ＳＤに導入されてしまった汚染金属が、フォトダイオードＰＤに拡散してしまうのを抑制または防止することができるようになる。
但し、フォトダイオードＰＤへの汚染金属の拡散を防止して暗時白点を防ぐ効果は、ソース・ドレイン領域ＳＤにゲッタリング用の元素を導入することよりも、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）にゲッタリング用の元素を導入することの方が、より大きくなると考えられる。これは、ソース・ドレイン領域ＳＤとフォトダイオードＰＤとの間には素子分離領域ＳＴが存在するが、ｎ型半導体領域ＮＲとフォトダイオードＰＤとの間には素子分離領域ＳＴが存在しないため、ソース・ドレイン領域ＳＤからフォトダイオードＰＤへの汚染金属の拡散よりも、ｎ型半導体領域ＮＲからフォトダイオードＰＤへの汚染金属の拡散の方が、より生じやすいためである。
一方、周辺回路領域２Ａに形成される周辺トランジスタ（ＬＴ）は、フォトダイオードＰＤを含む画素（ＰＵ）がアレイ状に配列した画素領域（１Ａ）には形成されておらず、周辺トランジスタ（ＬＴ）用の活性領域（ＡｃＬ）は、フォトダイオードＰＤから離れている。すなわち、周辺トランジスタ（ＬＴ）用の活性領域（ＡｃＬ）とフォトダイオードＰＤとの間の距離は、活性領域ＡｃＲ，ＡｃＡＳとフォトダイオードＰＤとの間の各距離よりも大きい。このため、周辺トランジスタ（ＬＴ）用のソース・ドレイン領域（ＳＤＬ）からフォトダイオードＰＤへの汚染金属の拡散は、ほとんど発生しない。従って、周辺トランジスタ（ＬＴ）用のソース・ドレイン領域（ＳＤＬ）が形成されている領域に、ゲッタリング用の元素を導入してもしなくても、周辺トランジスタ（ＬＴ）用のソース・ドレイン領域（ＳＤＬ）からフォトダイオードＰＤへの汚染金属の拡散はほとんど変わらず、暗時白点の発生率にはほとんど影響しない。
また、本発明者の検討によれば、活性領域ＡｃＧの半導体基板ＳＢ（ｐ型半導体領域ＰＨまたはｐ型ウエルＰＷ１）にゲッタリング用の元素を導入してもしなくても、暗時白点の発生率にはほとんど影響しないことが分かった（後述の図５８参照）。
すなわち、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）やソース・ドレイン領域ＳＤのようにｎ型の半導体領域においては、炭素（Ｃ）のようなゲッタリング用の元素を導入することは、そのｎ型の半導体領域に意図せずに導入されてしまった汚染金属がフォトダイオードＰＤへ拡散するのを抑制または防止して暗時白点の発生率を低減する効果を奏する（後述の図５８参照）。しかしながら、ｐ型の半導体領域においては、炭素（Ｃ）のようなゲッタリング用の元素を導入しても、暗時白点の発生率を低減する効果は、ほとんど得られない（後述の図５８参照）。
ｐ型の半導体領域においては、炭素（Ｃ）のようなゲッタリング用の元素を導入しても暗時白点の発生率を低減する効果がほとんど得られない理由として、例えば、ｐ型の半導体領域を形成するためのｐ型不純物のイオン注入時には、ｎ型の半導体領域を形成するためのｎ型不純物のイオン注入時に比べて、汚染金属が導入されにくいことが考えられる。その場合、ｐ型の半導体領域においては、汚染金属の量自体が少ないため、炭素（Ｃ）のようなゲッタリング用の元素を導入してもしなくてもｐ型の半導体領域からフォトダイオードＰＤへの汚染金属の拡散はほとんど変わらず、暗時白点の発生率にはほとんど影響しないことになる。また、炭素（Ｃ）のようなゲッタリング用の元素がホウ素（Ｂ）のようなｐ型不純物と結合してしまい、汚染金属が捕獲されにくくなることも考えられる。その場合、ｐ型の半導体領域に炭素（Ｃ）のようなゲッタリング用の元素を導入する効果は小さくなり、ゲッタリング用の元素を導入してもしなくてもｐ型の半導体領域からフォトダイオードＰＤへの汚染金属の拡散はほとんど変わらず、暗時白点の発生率にはほとんど影響しないことになる。いずれにしても、活性領域ＡｃＧの半導体基板ＳＢ（ｐ型半導体領域ＰＨまたはｐ型ウエルＰＷ１）は、ｐ型の半導体領域となっており、そこにゲッタリング用の元素を導入しても、暗時白点の発生率にはほとんど影響しない（後述の図５８参照）。
本発明者が得たこれらの知見から、以下のように、本実施の形態の半導体装置において、ゲッタリング用の元素を導入した領域を設定している。
＜主要な特徴について＞
本実施の形態の主要な特徴のうちの一つは、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）に、炭素（Ｃ）のようなゲッタリング用の元素が導入され、かつ、活性領域ＡｃＧの半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていないことである。
フォトダイオードＰＤと転送トランジスタＴＸとは、同じ活性領域ＡｃＴＰに形成されているため、平面視において、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）とフォトダイオードＰＤとは、素子分離領域ＳＴが形成されていない領域（チャネル形成領域に対応）を通じてつながっている。このため、上述のように、ｎ型半導体領域ＮＲを形成する際に、ｎ型半導体領域ＮＲに導入されてしまった汚染金属は、素子分離領域ＳＴに邪魔されることなく、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷに拡散しやすい。
それに対して、本実施の形態では、フォトダイオードＰＤへの汚染金属の拡散に最も寄与する可能性が高いｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）に対して、炭素（Ｃ）のようなゲッタリング用の元素を導入しているため、ｎ型半導体領域ＮＲに導入された汚染金属（例えばタングステン）が、フォトダイオードＰＤに拡散してしまうのを抑制または防止することができる。これにより、フォトダイオードＰＤへの汚染金属の拡散を防止して暗時白点を発生にしにくくすることができ、暗時白点の発生率を低減することができる。従って、半導体装置の性能を向上させることができる。
また、上述のように、活性領域ＡｃＧの半導体基板ＳＢ（ｐ型半導体領域ＰＨまたはｐ型ウエルＰＷ１）にゲッタリング用の元素を導入してもしなくても、暗時白点の発生率にはほとんど影響しない。そして、上述のように、炭素（Ｃ）のようなゲッタリング用の元素を導入することは、ゲッタリング用の元素が導入された基板領域上に金属シリサイド層（ＳＣ）を形成する場合に、その金属シリサイド層（ＳＣ）の抵抗増大を招いてしまう。このため、本実施の形態では、活性領域ＡｃＧの半導体基板ＳＢ（ｐ型半導体領域ＰＨおよびｐ型ウエルＰＷ１）には、炭素（Ｃ）のようなゲッタリング用の元素は導入していない。
本実施の形態とは異なり、活性領域ＡｃＧの半導体基板ＳＢにゲッタリング用の元素を導入した場合、暗時白点の発生率の低下は期待できないのに、活性領域ＡｃＧの半導体基板ＳＢ上に形成された金属シリサイド層ＳＣの抵抗増大を招いてしまう。本実施の形態では、活性領域ＡｃＧの半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入しないことで、活性領域ＡｃＧの半導体基板ＳＢ上に形成された金属シリサイド層ＳＣの抵抗増大（ゲッタリング用の元素の導入に起因した抵抗増大）を回避することができる。これにより、半導体装置の性能を向上させることができる。
このように、本実施の形態では、フォトダイオードＰＤへの汚染金属の拡散に最も寄与する可能性が高いｎ型半導体領域ＮＲに対して、炭素（Ｃ）のようなゲッタリング用の元素を導入し、一方、ゲッタリング用の元素を導入しても暗時白点の発生率の低下はあまり期待できない活性領域ＡｃＧの半導体基板ＳＢに対しては、炭素（Ｃ）のようなゲッタリング用の元素は導入しない。これにより、フォトダイオードＰＤへの汚染金属の拡散を的確に低減させて暗時白点の発生率を効率よく低下させることができるとともに、活性領域ＡｃＧの半導体基板ＳＢ上に形成された金属シリサイド層ＳＣの抵抗増大を回避することができる。このため、暗時白点の発生率の低下と、金属シリサイド層ＳＣの抵抗抑制とを、効果的に達成することできる。従って、半導体装置の性能を向上させることができる。
本実施の形態の他の特徴について、更に説明する。
本実施の形態では、活性領域ＡｃＴＰのｎ半導体基板ＳＢにおいて、フォトダイオードＰＤが形成された領域には、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。このため、炭素（Ｃ）のようなゲッタリング用の元素によってフォトダイオードＰＤが悪影響を受けずに済み、フォトダイオードＰＤの良好な特性を維持することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのそれぞれのソース・ドレイン領域ＳＤには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。別の見方をすると、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとが形成される活性領域ＡｃＡＳの半導体基板ＳＢと、リセットトランジスタＲＳＴが形成される活性領域ＡｃＲの半導体基板ＳＢとには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。これにより、ソース・ドレイン領域ＳＤ上に形成された金属シリサイド層ＳＣの抵抗増大（ゲッタリング用の元素の導入に起因した抵抗増大）を回避することができる。このため、半導体装置の性能を向上させることができる。
また、本実施の形態では、周辺回路領域２Ａにおいて、周辺トランジスタ（ＬＴ）のソース・ドレイン領域（ＳＤＬ）には、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。別の見方をすると、周辺回路領域２Ａにおいて、周辺トランジスタ（ＬＴ）が形成される活性領域（ＡｃＬ）の半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。これにより、周辺トランジスタ（ＬＴ）のソース・ドレイン領域（ＳＤＬ）上に形成された金属シリサイド層ＳＣの抵抗増大（ゲッタリング用の元素の導入に起因した抵抗増大）を回避することができる。このため、半導体装置の性能を向上させることができる。
なお、「ゲッタリング用の元素が導入されている」とは、「ゲッタリング用の元素が意図的に導入（ドープ）されている」ことを意味し、「ゲッタリング用の元素が導入されていない」とは、「ゲッタリング用の元素が意図的には導入（ドープ）されていない」ことを意味している。このため、半導体基板ＳＢにおいて、ゲッタリング用の元素が導入されていない領域では、ゲッタリング用の元素は含まれていないか、意図せずして含まれていたとしてもごくわずかであり、ゲッタリング用の元素の濃度は、１×１０１５／ｃｍ３未満である。一方、半導体基板ＳＢにおいて、ゲッタリング用の元素が導入されている領域における濃度（ゲッタリング用の元素の濃度）は、ゲッタリング用の元素が導入されていない領域における濃度（ゲッタリング用の元素の濃度）よりも十分に大きく、具体的には（好ましくは）１×１０２０／ｃｍ３以上であり、特に好ましくは２×１０２０／ｃｍ３〜１×１０２１／ｃｍ３程度である。
（実施の形態２）
図４２および図４３は、本実施の形態２の半導体装置の要部平面図であり、図４４〜図４６は、本実施の形態２の半導体装置の要部断面図である。図４２は、上記図６に対応するものであり、図４３は、上記図１０に対応するものであり、図４４は、上記図１４に対応するものであり、図４５は、上記図１５に対応するものであり、図４６は、上記図１６に対応するものである。なお、上記図４、図５、図８および図９の平面図と上記図１１〜図１３の断面図とは、本実施の形態２でも援用される。
上記図６および図１０と同様に、図４２および図４３においても、活性領域（ＡｃＲ，ＡｃＧ，ＡｃＴＰ，ＡｃＡＳ）の外周位置を実線で示し、また、ゲッタリング用の元素を導入した領域（符号ＧＥで指し示した領域に対応）をハッチングを付して示し、また、ゲート電極（ＧＲ，ＧＴ，ＧＡ，ＧＳ）の位置を点線で示してある。
本実施の形態２の半導体装置の断面構造は、上記図１１〜１３および図４４〜図４６に示される断面構造を有している。上記図１４〜図１６と同様に、図４４〜図４６においても、上記図１１〜図１３に示されている半導体基板ＳＢおよび半導体基板ＳＢ内に形された各半導体領域の斜線のハッチングを省略するとともに、ゲッタリング用の元素を導入した領域（符号ＧＥで指し示した領域に対応）をドットのハッチングを付して示してある。上記図１１〜図１３と図４４〜図４６とを合わせて参照することで、半導体基板ＳＢのどの領域にゲッタリング用の元素が導入されているかを容易に理解することができる。
本実施の形態２の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、ソース・ドレイン領域ＳＤに、炭素（Ｃ）のようなゲッタリング用の元素が導入されているか否かである。
すなわち、上記実施の形態１では、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとが形成される活性領域ＡｃＡＳの半導体基板ＳＢと、リセットトランジスタＲＳＴが形成される活性領域ＡｃＲの半導体基板ＳＢとには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていなかった。それゆえ、上記実施の形態１では、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのそれぞれのソース・ドレイン領域ＳＤには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていなかった。
それに対して、本実施の形態２では、図４２〜図４６と、上記図４、図５、図８、図９および図１１〜図１３とを参照すると分かるように、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのそれぞれのソース・ドレイン領域ＳＤに、炭素（Ｃ）のようなゲッタリング用の元素が導入されている。
それ以外は、本実施の形態２の半導体装置も、上記実施の形態１の半導体装置とほぼ同様である。
このため、上記実施の形態１と同様に、本実施の形態２においても、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）に、炭素（Ｃ）のようなゲッタリング用の元素が導入されている。また、上記実施の形態１と同様に、本実施の形態２においても、活性領域ＡｃＴＰのｎ半導体基板ＳＢにおいて、フォトダイオードＰＤが形成された領域には、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。また、上記実施の形態１と同様に、本実施の形態２においても、接地電位（ＧＮＤ）供給用の活性領域ＡｃＧの半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。また、上記実施の形態１と同様に、本実施の形態２においても、周辺回路領域２Ａにおいて、周辺トランジスタ（ＬＴ）のソース・ドレイン領域（ＳＤＬ）には、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。別の見方をすると、周辺回路領域２Ａにおいて、周辺トランジスタ（ＬＴ）が形成される活性領域（ＡｃＬ）の半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。
図４７〜図４９は、本実施の形態２の半導体装置の製造工程中の要部断面図である。図４７〜図４９は、上記図２９〜図３１にそれぞれ対応するものであり、上記図２９〜図３１と同じ工程段階に対応している。
本実施の形態２の半導体装置の製造工程は、上記イオン注入ＩＭ１を行う際にイオン注入阻止マスクとして用いるレジストパターンＲＰ１のレイアウトが、上記実施の形態１と相違している。
すなわち、上記実施の形態１では、画素領域１Ａの活性領域ＡｃＡＳ，ＡｃＲは、レジストパターンＲＰ１で覆われていたが、本実施の形態２では、画素領域１Ａの活性領域ＡｃＡＳ，ＡｃＲは、レジストパターンＲＰ１で覆われていない。すなわち、本実施の形態２では、レジストパターンＲＰ１に、平面視において、活性領域ＡｃＡＳを内包する開口部ＯＰ２と、活性領域ＡｃＲを内包する開口部ＯＰ３とが設けられている。また、レジストパターンＲＰ１が上記開口部ＯＰ１を有することは、本実施の形態２も上記実施の形態１と同様である。また、活性領域ＡｃＧがレジストパターンＲＰ１で覆われ、かつ、周辺回路領域２Ａ（活性領域ＡｃＬ含む）もレジストパターンＲＰ１で覆われていることは、本実施の形態２も上記実施の形態１と同様である。
そして、本実施の形態２においても、レジストパターンＲＰ１をイオン注入阻止マスクとして用いて、上記実施の形態１と同様に、イオン注入ＩＭ１をおこなう。上記図２９〜図３１と同様に、図４７〜図４９でも、半導体基板ＳＢにおいてイオン注入ＩＭ１によりゲッタリング用の元素が注入された領域に、ドットのハッチングを付してある。
イオン注入ＩＭ１に関して、上記実施の形態１と相違しているのは、本実施の形態２では、レジストパターンＲＰ１が開口部ＯＰ１だけでなく開口部ＯＰ２，ＯＰ３も有しているため、イオン注入ＩＭ１を行うと、活性領域ＡｃＴＰのｎ型半導体領域ＮＲだけでなく、活性領域ＡｃＡＳ，ＡｃＲのソース・ドレイン領域ＳＤにもゲッタリング用の元素が注入（導入）されることである。なお、ゲート電極ＧＡ，ＧＳ，ＧＲおよびその側壁上のサイドウォールスペーサＳＷも、イオン注入阻止マスクとして機能し得るため、活性領域ＡｃＡＳ，ＡｃＲの半導体基板ＳＢにおいて、ゲート電極ＧＡ，ＧＳ，ＧＲの直下の領域と、サイドウォールスペーサＳＷの直下の領域とには、ゲッタリング用の元素は注入されない。このため、本実施の形態では、イオン注入ＩＭ１で、ｎ型半導体領域ＮＲとソース・ドレイン領域ＳＤとに選択的にゲッタリング用の元素が注入（導入）されることになる。
これ以外は、本実施の形態２の半導体装置の製造工程も、上記実施の形態１の半導体装置の製造工程とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態においても、上記実施の形態１で述べたような効果を得ることができる。但し、ソース・ドレイン領域ＳＤにゲッタリング用の元素が導入されているか否かによって、本実施の形態２と上記実施の形態１とでは、次のような効果の違いがある。
すなわち、上記実施の形態１で述べたように、フォトダイオードＰＤへの汚染金属の拡散を防止して暗時白点を防ぐ効果は、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）にゲッタリング用の元素を導入することよりも、ソース・ドレイン領域ＳＤにゲッタリング用の元素を導入することの方が、小さくなると考えられる。これは、ｎ型半導体領域ＮＲとフォトダイオードＰＤとの間には素子分離領域ＳＴが存在しないが、ソース・ドレイン領域ＳＤとフォトダイオードＰＤとの間には素子分離領域ＳＴが存在するため、ｎ型半導体領域ＮＲからフォトダイオードＰＤへの汚染金属の拡散よりも、ソース・ドレイン領域ＳＤからフォトダイオードＰＤへの汚染金属の拡散の方が、発生しにくいためである。
このため、上記実施の形態１では、暗時白点を防ぐ効果が最も期待できるｎ型半導体領域ＮＲに対してゲッタリング用の元素を選択的に導入し、活性領域ＡｃＡＳ，ＡｃＲ，ＡｃＧ，ＡｃＬの半導体基板ＳＢに対しては、ゲッタリング用の元素を導入しないことで、活性領域ＡｃＡＳ，ＡｃＲ，ＡｃＧ，ＡｃＬの半導体基板ＳＢ上に形成される金属シリサイド層ＳＣの抵抗増大を回避できる。これにより、活性領域ＡｃＴＰ，ＡｃＡＳ，ＡｃＲ，ＡｃＧ，ＡｃＬの半導体基板ＳＢ上に形成する金属シリサイド層ＳＣのうち、ｎ型半導体領域ＮＲ上に形成する金属シリサイド層ＳＣ以外の金属シリサイド層ＳＣ、すなわち活性領域ＡｃＡＳ，ＡｃＲ，ＡｃＧ，ＡｃＬの半導体基板ＳＢ上に形成される金属シリサイド層ＳＣ、の抵抗を抑制することができる。このため、上記実施の形態１の場合は、フォトダイオードＰＤへの汚染金属の拡散を低減させて暗時白点の発生率を効率よく低下させながら、金属シリサイド層ＳＣの抵抗をできるだけ抑制（低減）する点で有利である。このため、金属シリサイド層ＳＣの抵抗をできるだけ抑制（低減）したい場合は、本実施の形態２よりも上記実施の形態１の方が有利である。
一方、本実施の形態２では、暗時白点を防ぐ効果が最も期待できるｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）だけでなく、やはり暗時白点を防ぐ効果が期待できるソース・ドレイン領域ＳＤに対しても、ゲッタリング用の元素を選択的に導入している。このため、上記実施の形態１よりも本実施の形態２の方が、ソース・ドレイン領域ＳＤ上に形成される金属シリサイド層ＳＣの抵抗は大きくなるが、フォトダイオードＰＤへの汚染金属の拡散を低減させて暗時白点の発生率を低下させる効果は、上記実施の形態１よりも本実施の形態２の方が、大きくなる。このため、暗時白点の発生率をできるだけ低下させたい場合は、上記実施の形態１よりも本実施の形態２の方が有利である。
従って、暗時白点の発生率をできるだけ低下させたい場合は、本実施の形態２を採用し、暗時白点の発生率の低下と、金属シリサイド層ＳＣの抵抗の抑制（低減）とを、できるだけ両立させたい場合は、上記実施の形態１を採用すればよい。
（実施の形態３）
図５０および図５１は、本実施の形態３の半導体装置の要部平面図であり、図５２〜図５４は、本実施の形態３の半導体装置の要部断面図である。図５０は、上記図６や上記図４２に対応するものであり、図５１は、上記図１０や上記図４３に対応するものであり、図５２は、上記図１４や図４４に対応するものであり、図５３は、上記図１５や図４５に対応するものであり、図５４は、上記図１６や上記図４６に対応するものである。なお、上記図４、図５、図８および図９の平面図と上記図１１〜図１３の断面図とは、本実施の形態３でも援用される。
上記図６、図１０、図４２および図４３と同様に、図５０および図５１においても、活性領域（ＡｃＲ，ＡｃＧ，ＡｃＴＰ，ＡｃＡＳ）の外周位置を実線で示し、また、ゲッタリング用の元素を導入した領域（符号ＧＥで指し示した領域に対応）をハッチングを付して示し、また、ゲート電極（ＧＲ，ＧＴ，ＧＡ，ＧＳ）の位置を点線で示してある。
本実施の形態３の半導体装置の断面構造は、上記図１１〜１３および図５２〜図５４に示される断面構造を有している。上記図１４〜図１６や上記図４７〜図４９と同様に、図５２〜図５４においても、上記図１１〜図１３に示されている半導体基板ＳＢおよび半導体基板ＳＢ内に形された各半導体領域の斜線のハッチングを省略するとともに、ゲッタリング用の元素を導入した領域（符号ＧＥで指し示した領域に対応）をドットのハッチングを付して示してある。上記図１１〜図１３と図５２〜図５４とを合わせて参照することで、半導体基板ＳＢのどの領域にゲッタリング用の元素が導入されているかを容易に理解することができる。
本実施の形態３の半導体装置が、上記実施の形態２の半導体装置と相違しているのは、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）に、炭素（Ｃ）のようなゲッタリング用の元素が導入されているか否かである。
すなわち、上記実施の形態１，２では、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）に、炭素（Ｃ）のようなゲッタリング用の元素が導入されていた。それに対して、本実施の形態３では、図５０〜図５４と、上記図４、図５、図８、図９および図１１〜図１３とを参照すると分かるように、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）には、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。別の見方をすると、本実施の形態３では、活性領域ＡｃＴＰの半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。
それ以外は、本実施の形態３の半導体装置も、上記実施の形態２の半導体装置とほぼ同様である。
このため、上記実施の形態２と同様に、本実施の形態３においても、増幅トランジスタＡＭＩと選択トランジスタＳＥＬとリセットトランジスタＲＳＴとのそれぞれのソース・ドレイン領域ＳＤに、炭素（Ｃ）のようなゲッタリング用の元素が導入されている。また、上記実施の形態２と同様に、本実施の形態３においても、接地電位（ＧＮＤ）供給用の活性領域ＡｃＧの半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。また、上記実施の形態２と同様に、本実施の形態３においても、周辺回路領域２Ａにおいて、周辺トランジスタ（ＬＴ）のソース・ドレイン領域（ＳＤＬ）には、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。別の見方をすると、周辺回路領域２Ａにおいて、周辺トランジスタ（ＬＴ）が形成される活性領域（ＡｃＬ）の半導体基板ＳＢには、炭素（Ｃ）のようなゲッタリング用の元素は導入されていない。
図５５〜図５７は、本実施の形態３の半導体装置の製造工程中の要部断面図である。図５５〜図５７は、上記図２９〜図３１（または上記図４７〜図４９）にそれぞれ対応するものであり、上記図２９〜図３１（または上記図４７〜図４９）と同じ工程段階に対応している。
本実施の形態３の半導体装置の製造工程は、上記イオン注入ＩＭ１を行う際にイオン注入阻止マスクとして用いるレジストパターンＲＰ１のレイアウトが、上記実施の形態１，２と相違している。
すなわち、上記実施の形態１では、レジストパターンＲＰ１は開口部ＯＰ１を有し、上記実施の形態２では、レジストパターンＲＰ１は開口部ＯＰ１，ＯＰ２，ＯＰ３を有していたが、本実施の形態３では、レジストパターンＲＰ１は、開口部ＯＰ２，ＯＰ３を有しているが、開口部ＯＰ１は有していない。このため、本実施の形態３では、画素領域１Ａの活性領域ＡｃＴＰは、レジストパターンＲＰ１で覆われている。開口部ＯＰ１を有していないこと以外は、本実施の形態３のレジストパターンＲＰ１は、上記実施の形態２のレジストパターンＲＰ１と同様である。
そして、本実施の形態３においても、レジストパターンＲＰ１をイオン注入阻止マスクとして用いて、上記実施の形態１，２と同様に、イオン注入ＩＭ１をおこなう。上記図２９〜図３１や図４７〜図４９と同様に、図５５〜図５７でも、半導体基板ＳＢにおいてイオン注入ＩＭ１によりゲッタリング用の元素が注入された領域に、ドットのハッチングを付してある。
イオン注入ＩＭ１に関して、上記実施の形態２と相違しているのは、本実施の形態３では、レジストパターンＲＰ１が開口部ＯＰ１を有していないため、活性領域ＡｃＴＰのｎ型半導体領域ＮＲにはゲッタリング用の元素が注入（導入）されないことである。それ以外は、上記実施の形態２と同様である。このため、上記実施の形態２と同様に、本実施の形態においても、レジストパターンＲＰ１は開口部ＯＰ２，ＯＰ３を有しているため、イオン注入ＩＭ１を行うと、図５５〜図５７からも分かるように、活性領域ＡｃＡＳ，ＡｃＲのソース・ドレイン領域ＳＤにゲッタリング用の元素が注入（導入）される。このため、本実施の形態では、イオン注入ＩＭ１で、ソース・ドレイン領域ＳＤに選択的にゲッタリング用の元素が注入（導入）されることになる。
これ以外は、本実施の形態３の半導体装置の製造工程も、上記実施の形態２の半導体装置の製造工程とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態においても、上記実施の形態１，２で述べたような効果を得ることができる。但し、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）に、炭素（Ｃ）のようなゲッタリング用の元素を導入せずに、ソース・ドレイン領域ＳＤにゲッタリング用の元素を導入したことによって、本実施の形態３と上記実施の形態１，２とでは、次のような効果の違いがある。
すなわち、上記実施の形態１，２で述べたように、フォトダイオードＰＤへの汚染金属の拡散を防止して暗時白点を防ぐ効果は、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）にゲッタリング用の元素を導入することよりも、ソース・ドレイン領域ＳＤにゲッタリング用の元素を導入することの方が、小さくなると考えられる。このため、本実施の形態３では、ソース・ドレイン領域ＳＤにゲッタリング用の元素を導入したことで、フォトダイオードＰＤへの汚染金属の拡散を低減させて暗時白点の発生率を低下させる効果は得られるものの、その効果は、上記実施の形態２よりもかなり小さくなり、また、上記実施の形態１よりもやや小さくなる。
また、本実施の形態３では、ソース・ドレイン領域ＳＤにゲッタリング用の元素を導入したことで、ソース・ドレイン領域ＳＤ上に形成された金属シリサイド層ＳＣの抵抗が増大してしまう。一方、上記実施の形態１では、ｎ型半導体領域ＮＲにゲッタリング用の元素を導入したことで、ｎ型半導体領域ＮＲ上に形成された金属シリサイド層ＳＣの抵抗が増大してしまう。このため、ゲッタリング用の元素の導入に起因して抵抗が増加してしまう金属シリサイド層ＳＣが存在する箇所数は、上記実施の形態１よりも本実施の形態３の方が多くなり、金属シリサイド層ＳＣの抵抗増大（ゲッタリング用の元素の導入に起因した抵抗増大）の影響は、上記実施の形態１よりも、本実施の形態３の方が大きくなる。
このため、暗時白点の発生率をできるだけ低下させたい場合は、上記実施の形態１や本実施の形態３よりも上記実施の形態２の方が有利である。また、金属シリサイド層ＳＣの抵抗をできるだけ抑制（低減）しながら、暗時白点の発生率を効率よく低下させたい場合は、上記実施の形態２や本実施の形態３よりも上記実施の形態１の方が有利である。
次に、本発明者が行った実験結果を、図５８〜図６０に示す。
図５８は、各試料１〜４について、暗時白点の発生率を調べた結果を示すグラフである。図５８の縦軸は、暗時白点の発生率に対応し、試料１における暗時白点の発生率で規格化してある。図５９は、各試料１〜４について、活性領域ＡｃＧの半導体基板ＳＢ上（すなわちｐ型の半導体領域上）に形成された金属シリサイド層（ＳＣ）の抵抗（シート抵抗）を示すグラフである。図６０は、各試料１〜４について、ソース・ドレイン領域ＳＤ上（すなわちｎ型の半導体領域上）に形成された金属シリサイド層（ＳＣ）の抵抗（シート抵抗）を示すグラフである。
ここで、図５８〜図６０に示される試料１は、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）とソース・ドレイン領域ＳＤと活性領域ＡｃＧの半導体基板ＳＢのいずれに対しても、炭素（Ｃ）のようなゲッタリング用の元素を導入していない場合に対応しており、第１の比較例に相当するものである。また、図５８〜図６０に示される試料２は、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）とソース・ドレイン領域ＳＤとに対しては、炭素（Ｃ）のようなゲッタリング用の元素を導入していないが、活性領域ＡｃＧの半導体基板ＳＢに対しては、ゲッタリング用の元素として炭素（Ｃ）を導入している場合に対応しており、第２の比較例に相当するものである。また、図５８〜図６０に示される試料３は、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）と活性領域ＡｃＧの半導体基板ＳＢとに対しては、炭素（Ｃ）のようなゲッタリング用の元素を導入していないが、ソース・ドレイン領域ＳＤに対しては、ゲッタリング用の元素として炭素（Ｃ）を導入している場合に対応しており、実施の形態３に相当するものである。また、図５８〜図６０に示される試料４は、活性領域ＡｃＧの半導体基板ＳＢに対しては、炭素（Ｃ）のようなゲッタリング用の元素を導入していないが、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）とソース・ドレイン領域ＳＤとに対しては、ゲッタリング用の元素として炭素（Ｃ）を導入している場合に対応しており、実施の形態２に相当するものである。
図５８のグラフを参照すると、次のことが分かる。
すなわち、試料１と試料２とで、暗時白点の発生率は、ほとんど変わらない。このことから、活性領域ＡｃＧの半導体基板ＳＢに対して炭素（Ｃ）のようなゲッタリング用の元素を導入しても、暗時白点の発生率を低下させる効果はほとんど得られないことが分かる。一方、試料１，２に対して、試料３は、暗時白点の発生率が有意に低下し、試料４は、暗時白点の発生率が更に低下している。このことから、ｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）に対して炭素（Ｃ）のようなゲッタリング用の元素を導入することと、ソース・ドレイン領域ＳＤに対して炭素（Ｃ）のようなゲッタリング用の元素を導入することとは、どちらも、暗時白点の発生率を低下させる効果があることが分かる。
図５９および図６０のグラフを参照すると、次のことが分かる。
すなわち、図５９に示されるように、活性領域ＡｃＧの半導体基板ＳＢに対して炭素（Ｃ）のようなゲッタリング用の元素を導入していない試料１，３，４に比べて、活性領域ＡｃＧの半導体基板ＳＢに対してゲッタリング用の元素として炭素（Ｃ）を導入した試料２は、活性領域ＡｃＧの半導体基板ＳＢ上に形成された金属シリサイド層（ＳＣ）の抵抗が有意に増大している。また、図６０に示されるように、ソース・ドレイン領域ＳＤに対して炭素（Ｃ）のようなゲッタリング用の元素を導入していない試料１，２に比べて、ソース・ドレイン領域ＳＤに対してゲッタリング用の元素として炭素（Ｃ）を導入した試料３，４は、ソース・ドレイン領域ＳＤ上に形成された金属シリサイド層（ＳＣ）の抵抗が有意に増大している。このことから、炭素（Ｃ）のようなゲッタリング用の元素を導入した半導体領域上に金属シリサイド層（ＳＣ）を形成する場合、その半導体領域にゲッタリング用の元素が含有されていることに起因して、形成される金属シリサイド層の抵抗が大きくなってしまうことが分かる。
これらの知見に基づいて、実施の形態１〜３では、ゲッタリング用の元素を導入することで暗時白点の発生率の低下が期待できるｎ型半導体領域ＮＲ（フローティングディフュージョンＦＤ）とソース・ドレイン領域ＳＤとについては、一方または両方に炭素（Ｃ）のようなゲッタリング用の元素を導入することで、暗時白点の発生率の低下を図っている。そして、ゲッタリング用の元素の導入が暗時白点の発生率にほとんど影響しない活性領域ＡｃＧについては、炭素（Ｃ）のようなゲッタリング用の元素を導入しないことで、活性領域ＡｃＧ上に形成された金属シリサイド層ＳＣの抵抗増大（ゲッタリング用の元素の導入に起因した抵抗増大）を回避している。これにより、暗時白点の発生率の低下と、金属シリサイド層ＳＣの抵抗抑制（抵抗低減）とを、両立させることができる。従って、半導体装置の性能を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＡｃＡＳ，ＡｃＧ，ＡｃＬ，ＡｃＲ，ＡｃＴＰ 活性領域
ＰＤ フォトダイオード
Ｐｇ１ プラグ
ＴＸ 転送トランジスタ

Claims (18)

  1. 半導体基板の第１主面側に形成され、平面視において素子分離領域でそれぞれ囲まれた第１活性領域および第２活性領域と、
    前記第１活性領域に形成されたフォトダイオードと、
    前記第１活性領域に形成され、前記フォトダイオードにより生成された電荷を転送するための転送用トランジスタと、
    を含む画素を備えた半導体装置であって、
    前記半導体基板に、前記第１活性領域および前記第２活性領域を平面視において内包するようにｐ型半導体領域が形成され、
    前記第２活性領域の前記ｐ型半導体領域上に、前記ｐ型半導体領域に電気的に接続された、接地電位供給用のコンタクト部が形成されており、
    前記フォトダイオードは、前記第１活性領域の前記ｐ型半導体領域内に形成された第１のｎ型半導体領域を有し、
    前記転送用トランジスタは、前記第１活性領域の前記ｐ型半導体領域内に形成されたドレイン用の第２のｎ型半導体領域を有し、
    前記第１のｎ型半導体領域は、前記転送用トランジスタのソース領域としても機能し、
    前記第２のｎ型半導体領域には、ゲッタリング用元素が導入されているが、前記第２活性領域の前記ｐ型半導体領域には、前記ゲッタリング用元素は導入されていない、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２活性領域の前記ｐ型半導体領域上に第１金属シリサイド層が形成され、
    前記第１金属シリサイド層上に前記コンタクト部が形成されており、
    前記コンタクト部は、前記第１金属シリサイド層を介して前記ｐ型半導体領域に電気的に接続されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記ゲッタリング用元素は炭素である、半導体装置。
  4. 請求項１記載の半導体装置において、
    平面視において、前記第１のｎ型半導体領域と前記第２のｎ型半導体領域との間には、前記素子分離領域は介在していない、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記画素は、
    前記半導体基板の前記第１主面側に形成され、平面視において前記素子分離領域で囲まれた第３活性領域と、
    前記第３活性領域に形成された画素用トランジスタと、
    を更に有し、
    前記ｐ型半導体領域は、前記半導体基板に、前記第１活性領域、前記第２活性領域および前記第３活性領域を平面視において内包するように形成されており、
    前記画素用トランジスタは、前記第３活性領域の前記ｐ型半導体領域内に形成されたソースまたはドレイン用の第３のｎ型半導体領域を有し、
    前記第３のｎ型半導体領域には、前記ゲッタリング用元素は導入されていない、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第３のｎ型半導体領域上には、第２金属シリサイド層が形成されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記画素は、
    前記半導体基板の前記第１主面側に形成され、平面視において前記素子分離領域で囲まれた第３活性領域と、
    前記第３活性領域に形成された画素用トランジスタと、
    を更に有し、
    前記ｐ型半導体領域は、前記半導体基板に、前記第１活性領域、前記第２活性領域および前記第３活性領域を平面視において内包するように形成されており、
    前記画素用トランジスタは、前記第３活性領域の前記ｐ型半導体領域内に形成されたソースまたはドレイン用の第３のｎ型半導体領域を有し、
    前記第３のｎ型半導体領域にも、前記ゲッタリング用元素が導入されている、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第３のｎ型半導体領域上には、第２金属シリサイド層が形成されている、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１のｎ型半導体領域には、前記ゲッタリング用元素は導入されていない、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記半導体基板の前記第１主面には、前記画素が複数、アレイ状に配列されている、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記半導体基板の前記第１主面上に、層間絶縁膜が形成されており、
    前記コンタクト部は、前記層間絶縁膜に埋め込まれた導電性プラグである、半導体装置。
  12. 半導体基板の第１主面側に形成され、平面視において素子分離領域でそれぞれ囲まれた第１活性領域、第２活性領域および第３活性領域と、
    前記第１活性領域に形成されたフォトダイオードと、
    前記第１活性領域に形成され、前記フォトダイオードにより生成された電荷を転送するための転送用トランジスタと、
    前記第３活性領域に形成された画素用トランジスタと、
    を含む画素を備えた半導体装置であって、
    前記半導体基板に、前記第１活性領域、前記第２活性領域および前記第３活性領域を平面視において内包するようにｐ型半導体領域が形成され、
    前記第２活性領域の前記ｐ型半導体領域上に、前記ｐ型半導体領域に電気的に接続された、接地電位供給用のコンタクト部が形成されており、
    前記フォトダイオードは、前記第１活性領域の前記ｐ型半導体領域内に形成された第１のｎ型半導体領域を有し、
    前記転送用トランジスタは、前記第１活性領域の前記ｐ型半導体領域内に形成されたドレイン用の第２のｎ型半導体領域を有し、
    前記画素用トランジスタは、前記第３活性領域の前記ｐ型半導体領域内に形成されたソースまたはドレイン用の第３のｎ型半導体領域を有し、
    前記第１のｎ型半導体領域は、前記転送用トランジスタのソース領域としても機能し、
    前記第３のｎ型半導体領域には、ゲッタリング用元素が導入されているが、前記第２活性領域の前記ｐ型半導体領域には、前記ゲッタリング用元素は導入されていない、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第２活性領域の前記ｐ型半導体領域上に第１金属シリサイド層が形成され、
    前記第１金属シリサイド層上に前記コンタクト部が形成されており、
    前記コンタクト部は、前記第１金属シリサイド層を介して前記ｐ型半導体領域に電気的に接続されている、半導体装置。
  14. 請求項１２記載の半導体装置において、
    前記ゲッタリング用元素は炭素である、半導体装置。
  15. 請求項１２記載の半導体装置において、
    前記第２のｎ型半導体領域にも、前記ゲッタリング用元素が導入されている、半導体装置。
  16. 請求項１２記載の半導体装置において、
    前記第２のｎ型半導体領域には、前記ゲッタリング用元素は導入されていない、半導体装置。
  17. 請求項１２記載の半導体装置において、
    前記第３のｎ型半導体領域上には、第２金属シリサイド層が形成されている、半導体装置。
  18. 請求項１２記載の半導体装置において、
    前記第１のｎ型半導体領域には、前記ゲッタリング用元素は導入されていない、半導体装置。
JP2016010987A 2016-01-22 2016-01-22 半導体装置 Expired - Fee Related JP6612139B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016010987A JP6612139B2 (ja) 2016-01-22 2016-01-22 半導体装置
US15/365,344 US10115751B2 (en) 2016-01-22 2016-11-30 Semiconductor device
KR1020170004984A KR20170088294A (ko) 2016-01-22 2017-01-12 반도체 장치
TW106101082A TWI716528B (zh) 2016-01-22 2017-01-13 半導體裝置
CN201710048806.1A CN106997886A (zh) 2016-01-22 2017-01-20 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016010987A JP6612139B2 (ja) 2016-01-22 2016-01-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2017130626A true JP2017130626A (ja) 2017-07-27
JP6612139B2 JP6612139B2 (ja) 2019-11-27

Family

ID=59359802

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016010987A Expired - Fee Related JP6612139B2 (ja) 2016-01-22 2016-01-22 半導体装置

Country Status (5)

Country Link
US (1) US10115751B2 (ja)
JP (1) JP6612139B2 (ja)
KR (1) KR20170088294A (ja)
CN (1) CN106997886A (ja)
TW (1) TWI716528B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019046924A (ja) * 2017-08-31 2019-03-22 キヤノン株式会社 光電変換装置の製造方法
JP2019057649A (ja) * 2017-09-21 2019-04-11 株式会社リコー 撮像素子、撮像装置および画像入力装置
US10692922B2 (en) 2017-11-28 2020-06-23 Canon Kabushiki Kaisha Photoelectric conversion device, method of manufacturing the same, and equipment

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108831826A (zh) * 2018-06-26 2018-11-16 上海华力微电子有限公司 一种减少图像传感器污点的方法
JP2020088142A (ja) * 2018-11-26 2020-06-04 ソニーセミコンダクタソリューションズ株式会社 受光素子および電子機器
CN112397531A (zh) * 2019-08-13 2021-02-23 联华电子股份有限公司 半导体元件及其制造方法
JP7433863B2 (ja) * 2019-11-27 2024-02-20 キヤノン株式会社 光電変換装置、撮像システム、および移動体
TWI775332B (zh) * 2021-03-02 2022-08-21 力晶積成電子製造股份有限公司 背照式影像感測器及其製造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259887A (ja) * 2004-03-10 2005-09-22 Matsushita Electric Ind Co Ltd 固体撮像装置の製造方法
JP2005353874A (ja) * 2004-06-11 2005-12-22 Renesas Technology Corp 半導体装置
JP2006041080A (ja) * 2004-07-26 2006-02-09 Sony Corp 固体撮像装置
JP2007088450A (ja) * 2005-08-26 2007-04-05 Sony Corp 半導体基板及びこれを用いた半導体装置及びその製造方法並びに固体撮像装置及びその製造方法並びに撮像装置
JP2007165450A (ja) * 2005-12-12 2007-06-28 Nikon Corp 固体撮像素子
JP2008510316A (ja) * 2004-08-16 2008-04-03 マイクロン テクノロジー インコーポレイテッド アレイトランジスタ用のエピタキシャルｓｉｃおよび／または炭化チャンネルを有する低暗電流の画像センサ
JP2014007316A (ja) * 2012-06-26 2014-01-16 Renesas Electronics Corp 半導体装置
JP2014060199A (ja) * 2012-09-14 2014-04-03 Toshiba Corp 固体撮像装置の製造方法及び固体撮像装置
JP2015230952A (ja) * 2014-06-04 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313804A (ja) * 2001-04-16 2002-10-25 Sharp Corp 半導体装置およびその製造方法
KR100630704B1 (ko) * 2004-10-20 2006-10-02 삼성전자주식회사 비평면 구조의 트랜지스터를 구비한 ｃｍｏｓ 이미지 센서및 그 제조 방법
US8672447B2 (en) * 2011-11-11 2014-03-18 Seiko Epson Corporation Wiper unit and liquid ejecting apparatus

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259887A (ja) * 2004-03-10 2005-09-22 Matsushita Electric Ind Co Ltd 固体撮像装置の製造方法
JP2005353874A (ja) * 2004-06-11 2005-12-22 Renesas Technology Corp 半導体装置
JP2006041080A (ja) * 2004-07-26 2006-02-09 Sony Corp 固体撮像装置
JP2008510316A (ja) * 2004-08-16 2008-04-03 マイクロン テクノロジー インコーポレイテッド アレイトランジスタ用のエピタキシャルｓｉｃおよび／または炭化チャンネルを有する低暗電流の画像センサ
JP2007088450A (ja) * 2005-08-26 2007-04-05 Sony Corp 半導体基板及びこれを用いた半導体装置及びその製造方法並びに固体撮像装置及びその製造方法並びに撮像装置
JP2007165450A (ja) * 2005-12-12 2007-06-28 Nikon Corp 固体撮像素子
JP2014007316A (ja) * 2012-06-26 2014-01-16 Renesas Electronics Corp 半導体装置
JP2014060199A (ja) * 2012-09-14 2014-04-03 Toshiba Corp 固体撮像装置の製造方法及び固体撮像装置
JP2015230952A (ja) * 2014-06-04 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019046924A (ja) * 2017-08-31 2019-03-22 キヤノン株式会社 光電変換装置の製造方法
JP2019057649A (ja) * 2017-09-21 2019-04-11 株式会社リコー 撮像素子、撮像装置および画像入力装置
US10692922B2 (en) 2017-11-28 2020-06-23 Canon Kabushiki Kaisha Photoelectric conversion device, method of manufacturing the same, and equipment

Also Published As

Publication number Publication date
US10115751B2 (en) 2018-10-30
TW201733104A (zh) 2017-09-16
TWI716528B (zh) 2021-01-21
KR20170088294A (ko) 2017-08-01
CN106997886A (zh) 2017-08-01
US20170213862A1 (en) 2017-07-27
JP6612139B2 (ja) 2019-11-27

Similar Documents

Publication Publication Date Title
JP6612139B2 (ja) 半導体装置
JP6607777B2 (ja) 半導体装置およびその製造方法
JP5361110B2 (ja) 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法
JP6529221B2 (ja) 光電変換装置及びその製造方法
JP6234173B2 (ja) 固体撮像素子の製造方法
JP6193695B2 (ja) 半導体装置およびその製造方法
JP5985269B2 (ja) 半導体装置
TWI648841B (zh) 半導體裝置之製造方法
JP2017224741A (ja) 半導体装置およびその製造方法
US10056420B2 (en) Semiconductor device and manufacturing method thereof
US9490294B2 (en) Method of manufacturing semiconductor device
JP2015023150A (ja) 半導体装置の製造方法
TW201806138A (zh) 半導體裝置之製造方法
JP2013162077A (ja) 固体撮像装置
JP2018207049A (ja) 固体撮像素子およびその製造方法
JP2006041080A (ja) 固体撮像装置
TW201011907A (en) Image sensor and method for manufacturing the same

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160803

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180921

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190924

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191030

R150 Certificate of patent or registration of utility model

Ref document number: 6612139

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees