CN106997886A - 半导体器件 - Google Patents

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Abstract

本申请涉及半导体器件。实现了半导体器件的性能的提高。半导体器件包括像素，像素包括：在其中形成传输晶体管和光电二极管的第一有源区域和用于提供接地电势的第二有源区域。在第二有源区域中的p型半导体区域上方设置用于提供接地电势的插塞。在用于第一有源区域中形成的传输晶体管的漏极区域的n型半导体区域中引入吸附元素。然而，在第二有源区域中的p型半导体区域中没有引入吸附元素。

Description

半导体器件
相关申请的交叉引用
在此通过参考并入2016年1月22日提交的日本专利申请No.2016-010987的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及一种半导体器件，且适合应用于例如包括固态图像传感元件的半导体器件。
背景技术
作为固态图像传感元件，广泛研究了使用CMOS(互补金属氧化物半导体)的固态图像传感元件(CMOS图像传感器)。CMOS图像传感器包括多个像素，每个像素具有光电二极管和传输晶体管。
日本未审专利申请公开No.2014-7316描述了在CMOS图像传感器中吸附区域(gettering region)在有源区域中的布置，其中在有源区域中设置了施加接地电势的接触部分。
[现有技术文献]
[专利文献]
[专利文献1]日本未审专利申请公开No.2014-7316。
发明内容
已经出现了具有光电转换元件的半导体器件，理想的是这种半导体器件应该具有最大提升性能。
通过本发明的说明书和附图的描述，本发明的其他的目的和新颖特征将变得明显。
根据一个实施例，一种半导体器件包括像素，像素包括：在其中形成传输晶体管和光电二极管的第一有源区域和用于提供接地电势的第二有源区域。在第二有源区域中的p型半导体区域上方形成金属硅化物层，并且在金属硅化物层上方设置用于提供接地电势的接触部分。在用于第一有源区域中形成的传输晶体管的漏极区域的n型半导体区域中引入吸附元素。然而，在第二有源区域中的p型半导体区域中没有引入吸附元素。
备选地，根据该实施例，该半导体器件包括像素，像素包括：在其中形成传输晶体管和光电二极管的第一有源区域、用于提供接地电势的第二有源区域以及在其中形成像素晶体管的第三有源区域。在第二有源区域中的p型半导体区域上方形成金属硅化物层，并且在金属硅化物层上方设置用于提供接地电势的接触部分。在用于第三有源区域中形成的像素晶体管的源极区域或漏极区域的n型半导体区域中引入吸附元素。然而，在第二有源区域中的p型半导体区域中没有引入吸附元素。
根据实施例，可以提高半导体器件的性能。
附图说明
图1是示出实施例的半导体器件的配置的例子的电路框图；
图2是示出像素的配置的例子的电路图；
图3是示出像素的配置的另一个例子的电路图；
图4是示出实施例的半导体器件中的像素的平面图；
图5是示出实施例的半导体器件中的像素的平面图；
图6是示出实施例的半导体器件中的像素的平面图；
图7是示出在其中形成实施例的半导体器件的半导体晶片及其芯片区域的平面图；
图8是示出在实施例的半导体器件的外围电路区域中形成的晶体管的平面图；
图9是示出在实施例的半导体器件的像素区域中形成的多个像素的平面图；
图10是示出在实施例的半导体器件的像素区域中形成的多个像素的平面图；
图11是实施例的半导体器件的主要部分的横截面图；
图12是实施例的半导体器件的主要部分的横截面图；
图13是实施例的半导体器件的主要部分的横截面图；
图14是实施例的半导体器件的主要部分的横截面图；
图15是实施例的半导体器件的主要部分的横截面图；
图16是实施例的半导体器件的主要部分的横截面图；
图17是在制造工艺期间实施例的半导体器件的主要部分的横截面图；
图18是类似于图17的、在制造工艺期间半导体器件的主要部分的横截面图；
图19是类似于图17的、在制造工艺期间半导体器件的主要部分的横截面图；
图20是类似于图17的、在制造工艺期间半导体器件的主要部分的横截面图；
图21是类似于图20的、在制造工艺期间半导体器件的主要部分的横截面图；
图22是类似于图20的、在制造工艺期间半导体器件的主要部分的横截面图；
图23是在图20之后的、在制造工艺期间半导体器件的主要部分的横截面图；
图24是类似于图23的、在制造工艺期间半导体器件的主要部分的横截面图；
图25是类似于图23的、在制造工艺期间半导体器件的主要部分的横截面图；
图26是在图23之后的、在制造工艺期间半导体器件的主要部分的横截面图；
图27是类似于图26的、在制造工艺期间半导体器件的主要部分的横截面图；
图28是类似于图26的、在制造工艺期间半导体器件的主要部分的横截面图；
图29是在图26之后的、在制造工艺期间半导体器件的主要部分的横截面图；
图30是类似于图29的、在制造工艺期间半导体器件的主要部分的横截面图；
图31是类似于图29的、在制造工艺期间半导体器件的主要部分的横截面图；
图32是在图29之后的、在制造工艺期间半导体器件的主要部分的横截面图；
图33是类似于图32的、在制造工艺期间半导体器件的主要部分的横截面图；
图34是类似于图32的、在制造工艺期间半导体器件的主要部分的横截面图；
图35是在图32之后的、在制造工艺期间半导体器件的主要部分的横截面图；
图36是类似于图35的、在制造工艺期间半导体器件的主要部分的横截面图；
图37是类似于图35的、在制造工艺期间半导体器件的主要部分的横截面图；
图38是在图35之后的、在制造工艺期间半导体器件的主要部分的横截面图；
图39是类似于图38的、在制造工艺期间半导体器件的主要部分的横截面图；
图40是类似于图38的、在制造工艺期间半导体器件的主要部分的横截面图；
图41是实施例的半导体器件的主要部分的平面图；
图42是另一个实施例的半导体器件的主要部分的平面图；
图43是另一个实施例的半导体器件的主要部分的平面图；
图44是另一个实施例的半导体器件的主要部分的横截面图；
图45是另一个实施例的半导体器件的主要部分的横截面图；
图46是另一个实施例的半导体器件的主要部分的横截面图；
图47是在制造工艺期间另一个实施例的半导体器件的主要部分的横截面图；
图48是类似于图47的、在制造工艺期间半导体器件的主要部分的横截面图；
图49是类似于图47的、在制造工艺期间半导体器件的主要部分的横截面图；
图50是又一实施例中的半导体器件的主要部分的平面图；
图51是又一实施例中的半导体器件的主要部分的平面图；
图52是又一实施例中的半导体器件的主要部分的横截面图；
图53是又一实施例中的半导体器件的主要部分的横截面图；
图54是又一实施例中的半导体器件的主要部分的横截面图；
图55是在制造工艺期间又一实施例的半导体器件的主要部分的横截面图；
图56是类似于图55的、在制造工艺期间半导体器件的主要部分的横截面图；
图57是类似于图55的、在制造工艺期间半导体器件的主要部分的横截面图；
图58是示出暗时间白斑的发生率的图；
图59是示出金属硅化物层的电阻的图；以及
图60是示出金属硅化物层的电阻的图。
具体实施方式
在以下的每个实施例中，为了方便起见，必要时将分成多个部分或实施例描述实施例，然而，除非另外特别地明确指明，否则这些部分或实施例并非相互独立，而是存在如下这样的关系：一个部分或实施例是另一个部分或实施例的整体或部分的改型、细节、补充解释等。此外，在以下的实施例中，当提到部件的数目(包括数量、数值、量、范围等)时，除非另外特别地明确指明和/或除非原则上明显限于特定数目，否则它们不限于特定数目。元件的数目等可以不小于或不大于特定数目。而且，在以下实施例中，无需说，其组件(也包括要素、步骤等)并非一定是不可或缺的，除非另外特别地明确指明和/或除非这些组件原则上认为明显是不可或缺的。类似地，在以下实施例中，当提到组件的形状、位置关系等时，推定该形状等包括与其基本类似或相似的形状等，除非另外特别地明确指明和/或除非原则上认为它们明显不是。这也同样适用于前述的数值和范围。
以下将参考附图来描述实施例。注意，在用于说明实施例的所有附图中，具有相同功能的部件通过相同的附图标记来表示，并且是省略对其重复描述。在以下的实施例中，除非特别需要原则上不再重复相同或相似部分的描述。
在实施例中使用的附图中，为了使说明更加清楚，即使在横截面图中也省略了阴影；同时为了使说明更加清楚，即使在平面图中也加上了阴影。
(第一实施例)
参加附图，将对第一实施例中的半导体器件的结构及其制造工艺给出详细描述。在第一实施例中，将针对以下例子给出描述：其中半导体器件是CMOS图像传感器，其作为光从半导体衬底的顶表面入射的顶照明图像传感器。
<半导体器件的配置>
图1是示出第一实施例中的半导体器件的配置的例子的电路框图。图2是示出像素的配置的例子的电路图。图1示出了16个像素，其布置成4行和4列(4×4)的阵列(矩阵)形式，但是布置像素的行和列的相应数量不限于此并且可以进行不同的改变。例如，在诸如相机的电子设备中实际使用的像素数可以是数百万个。
在图1所示的像素区域1A中，多个像素PU布置成阵列形式。在像素PU周围，设置诸如垂直扫描电路VSC和水平扫描电路HSC的驱动电路。像素(单元或像素单位)PU设置在选择线SL和输出线(输出信号线)OL的相应交点处。选择线SL耦合到垂直扫描电路VSC。输出线OL耦合到相应的列电路CLC。列电路CLC经由开关SWT耦合到输出放大器AP。每个开关SWT耦合到水平扫描电路HSC并且被水平扫描电路HSC控制。
例如，从通过垂直扫描电路VSC和水平扫描电路HSC选择的像素PU读取的电信号经由输出线OL和输出放大器AP输出。
例如图2或图3所示，每个像素PU包括光电二极管PD和晶体管RST、TX、SEL和AMI。这些晶体管RST、TX、SEL和AMI由相应的n沟道MISFET(金属绝缘体半导体场效应晶体管)形成。在它们当中，晶体管RST是重置晶体管(用于重置的晶体管)，晶体管TX是传输晶体管(用于传输的晶体管)，晶体管SEL是选择晶体管(用于选择的晶体管)，晶体管AMI是放大晶体管(用于放大的晶体管)。注意，传输晶体管TX是传输由光电二极管PD产生的电荷的、用于传输的晶体管。传输晶体管TX、重置晶体管RST、选择晶体管SEL和放大晶体管AMI逐个像素地提供，因此可以被视作是像素晶体管(用于像素的晶体管)。除了这些晶体管以外，在像素PU中还可以包括诸如电容元件的其他晶体管或元件。这些晶体管相互耦合的形式具有各种改型和应用。
图2示出两个像素PU的电路配置的例子。也就是说，图2示出了包括具有光电二极管PD1的像素PU和具有光电二极管PD2的像素PU的总共两个像素PU的电路配置的例子。
注意，图2是出了以下情况的电路例子：其中两个像素PU共享放大晶体管AMI、选择晶体管SEL和重置晶体管RST。在这种情况下，一个传输晶体管TX提供用于每一个光电二极管PD，而放大晶体管AMI、选择晶体管SEL和重置晶体管RST的组合提供用于两个光电二极管PD(PD1和PD2)。提供用于光电二极管PD1的传输晶体管TX是传输晶体管TX1，而提供用于光电二极管PD2的传输晶体管TX是传输晶体管TX2。
在图2所示的电路例子中，在接地电势(GND)和节点N1之间，光电二极管PD1和传输晶体管TX1相互串联耦合并且处在接地电势(GND)和节点N1之间，光电二极管PD2和传输晶体管TX2相互串联耦合。接地电势(GND)也可以被视作是接地电势。在光电二极管(PD1和PD2)和传输晶体管(TX1和TX2)之中，光电二极管(PD1和PD2)耦合到接地电势(GND)并且传输晶体管(TX1和TX2)耦合到节点N1。包括光电二极管PD1和传输晶体管TX1的串联电路以及包括光电二极管PD2和传输晶体管TX2的串联电路相互并联耦合在接地电势(GND)和节点N1之间。也就是说，光电二极管PD1经由传输晶体管TX1耦合到公共节点N1，而光电二极管PD2经由传输晶体管TX2耦合到公共节点N1。光电二极管PD是PN结二极管，并且包括例如多个n型或p型杂质扩散区域(半导体区域)。
在节点N1和电源电势(电源电势线)VDD之间耦合重置晶体管RST。电源电势VDD是电源电势线中的电势。在电源电势VDD和输出线(输出信号线)OL之间，选择晶体管SEL和放大晶体管AMI相互串联耦合。放大晶体管AMI耦合至电源电势VDD，而选择晶体管SEL耦合到输出线OL。放大晶体管AMI的栅电极耦合到节点N1。重置晶体管RST的栅电极耦合到重置线LRST。选择晶体管SEL的栅电极耦合到选择线SL，而传输晶体管TX的栅电极耦合到传输线(第二选择线)LTX。注意，传输晶体管TX1的栅电极耦合到传输线LTX1，并且传输晶体管TX2的栅电极耦合到传输线LTX2。
例如，传输线LTX(LTX1和LTX2)和重置线LRST被升高(至高电平)以使得传输晶体管TX(TX1和TX2)和重置晶体管RST置于接通状态。结果，电荷从光电二极管PD(PD1和PD2)被去除以耗尽光电二极管PD。因此，重置晶体管RST用来从光电二极管PD释放电荷。因此，传输晶体管TX(TX1和TX2)被置于关断状态。
然后，当诸如相机的电子设备的机械快门打开时，在光电二极管PD(PD1和PD2)中从入射光产生电荷，并且电荷在此聚集。也就是说，光电二极管PD(PD1和PD2)接收入射光以产生电荷。
然后，在快门关闭后，重置线LRST被降低(至低电平)以使重置晶体管RST置于关断状态。此外，选择线SL和传输线LTX1被升高(至高电平)以使得选择晶体管SEL和传输晶体管TX1置于接通状态。结果，由光电二极管PD1产生的电荷被传输到与节点N1耦合的传输晶体管TX的端部(浮置扩散部FD1)。这时，浮置扩散部FD1的电势改变到与从光电二极管PD1传输的电荷对应的值，所述电荷通过放大晶体管AMI放大以呈现在输出线OL上。因此，放大晶体管AMI用来将与从光电二极管PD传输到浮置扩散部FD的电荷量对应的电信号放大。输出线OL中的电势用作该电信号(接收光信号)，其作为输出信号经由列电路CLC和开关SWT从输出放大器AP被读取。
通过以与升高传输线LTX1的时序不同的时序来升高传输线LTX2(至高电平)以使传输晶体管TX2处于接通状态，从而将由光电二极管PD2产生的电荷传输到与节点N1耦合的传输晶体管TX2的端部(浮置扩散部FD2)。在这种情况下，浮置扩散部FD2电势也通过放大晶体管AMI放大来呈现在输出线OL上。输出线OL中的电势用作电信号(接收光信号)，其作为输出信号经由列电路CLC和开关SWT从输出放大器AP被读取。
每个浮置扩散部FD(FD1和FD2)具有电荷聚集部分或者浮置扩散层的作用，并且例如可以通过n型杂质扩散区域(半导体区域)形成。传输晶体管TX1的浮置扩散部FD是浮置扩散部FD1。传输晶体管TX2的浮置扩散部FD是浮置扩散部FD2。在图2所示的情况下，传输晶体管TX1的浮置扩散部FD1和传输晶体管TX2的浮置扩散部FD2是分开提供的。然而，也可以将传输晶体管TX1的浮置扩散部FD1和传输晶体管TX2的浮置扩散部FD2提供作为公共浮置扩散部。
图3示出图1所示的像素PU中的一个像素的电路配置的例子。
与以上图2所示的情况不同，在图3所示的情况中，针对一个光电二极管PD提供传输晶体管TX、放大晶体管AMI、选择晶体管SEL和重置晶体管RST的集合。也就是说，在图2所示的情况下，放大晶体管AMI、选择晶体管SEL和重置晶体管RST被两个像素PU共享。相比之下，在图3所示的情况下，放大晶体管AMI、选择晶体管SEL和重置晶体管RST没有被两个像素PU共享，而是针对像素PU中的每个像素被提供。关于光电二极管PD、传输晶体管TX、放大晶体管AMI、选择晶体管SEL和重置晶体管RST之间的耦合关系、它们相应的功能和相应的操作，图3所示的情况中的电路配置与图2所示情况中的相同。因此本文将省略其重复描述。
图4至图6是示出第一实施例的半导体器件中的像素的平面图。图4至图6示出了同一二维区域。
图4示出了有源区域(AcR、AcG、AcTP和AcAS)、栅电极(GR、GT、GA和GS)以及插塞(Pr1、Pr2、Prg、Pg1、Pfd、Pa、Ps、Pag和Psg)。在图4中，虚线表示在栅电极(GR、GT、GA和GS)下方不可见的有源区域(AcTP、AcAS和AcG)的相应外围位置。在图5中，斜影线示出了有源区域(AcR、AcG、AcTP和AcAS)并且虚线示出栅电极(GR、GT、GA和GS)的相应位置。在图5的平面图中，在除了斜影线区域(有源区域AcR、AcG、AcTP和AcAS)以外的区域中，形成了稍后描述的隔离区域ST。在图6中，实线示出了有源区域(AcR、AcG、AcTP和AcAS))的相应外围位置，斜影线示出了引入吸附元素的区域(对应于由参考标记GE表示的区域)，虚线示出栅电极(GR、GT、GA和GS)的相应位置。在图4中示出了插塞(Pr1、Pr2、Prg、Pg1、Pfd、Pa、Ps、Pag和Psg)，但是在图5和图6中省略了对其的图示。
如图4至图6所示，第一实施例的半导体器件中的每个像素PU(见图1)包括在其中设置了光电二极管PD和传输晶体管TX的有源区域AcTP和在其中设置了重置晶体管RST的有源区域AcR。像素PU还包括在其中设置了选择晶体管SEL和放大晶体管AMI的有源区域AcAS和在其中设置了耦合到接地电势线(用于提供接地电势的线)的插塞Pg1的有源区域AcG。
在有源区域AcR中，设置了栅电极GR。在其两侧上的源极/漏极区域上方设置插塞Pr1和Pr2。栅电极GR和源极/漏极区域形成重置晶体管RST。重置晶体管RST的源极/漏极区域形成在有源区域AcR中的半导体衬底中。
在有源区域AcTP上方设置栅电极GT。在平面图中，在栅电极GT两侧中的一侧上设置光电二极管PD。在栅电极GT的另一侧上设置浮置扩散部FD。光电二极管PD和浮置扩散部FD形成在有源区域ACTP中的半导体衬底中。光电二极管PD是PN结二极管并且包括例如多个n型或p型杂质扩散区域(半导体区域)。浮置扩散部FD起到电荷聚集部分或者浮置扩散层的作用，并且例如通过n型杂质扩散区域(半导体区域)形成。在浮置扩散部FD上方设置插塞Pfd。
在有源区域AcAs上方设置栅电极GA和GS。在有源区域AcAs的比较靠近栅电极GA的端部中设置插塞Pa。在有源区域AcAs的比较靠近栅电极GS的端部中设置插塞Ps。在每个栅电极GA和GS的两侧上提供源极/漏极区域。栅电极GA和GS以及源极/漏极区域形成相互串联耦合的选择晶体管SEL和放大晶体管AMI。选择晶体管SEL和放大晶体管AMI相应的源极/漏极区域形成在有源区域AcAS中的半导体衬底中。
在有源区域AcG上方设置插塞Pg1。插塞Pg1耦合到接地电势线(用于提供接地电势的线)。因此，有源区域AcG是用于向半导体衬底(阱区)提供接地电势GND的电源区域。也就是说，有源区域AcG用来提供接地电势。
在栅电极GR、GT、GA和GS上方，分别设置了插塞Prg、Ptg、Pag和Psg。
上述的插塞Pr1、Pr2、Pg1、Pfd、Pa、Ps、Prg、Ptg、Pag和Psg根据需要经由多个布线层(例如稍后描述的图38至图40中所示的导线M1至M3)相互耦合。这允许形成上述的图2或图3中所示的电路。
图7是示出在其中形成第一实施例的半导体器件的半导体晶片及其芯片区域的平面图。如图7所示，半导体晶片WF(等同于稍后描述的半导体衬底SB的半导体晶片)具有多个芯片区域CHP。图1中所示的像素区域1A与外围电路区域2A一起形成在每个芯片区域CHP中。如上所述，在每个芯片区域CHP的像素区域1A中，多个像素PU被设置(布置)成阵列的形式。在芯片区域CHP的每个外围电路区域2A中设置逻辑电路(逻辑电路系统)。逻辑电路例如对从像素区域1A输出的输出信号进行算术运算，并且根据算术运算的结果输出图像数据。每个芯片区域CHP是从中获得一个半导体芯片的区域。在半导体晶片WF的每个芯片区域CHP中形成相同的配置(像素区域1A和外围电路区域2A)。后面通过划片来切割半导体晶片WF，并且单独的经单片化的芯片区域CHP用作半导体芯片。
图8是示出在第一实施例的半导体器件的每个外围电路区域中形成的晶体管的平面图。
如图8所示，在外围电路区域2A中设置作为逻辑晶体管的外围晶体管LT。实际上，在外围电路区域2A中形成多个n沟道MISFET和多个p沟道MISFET作为形成逻辑电路的晶体管。但是在图8中，形成逻辑电路的晶体管中的n沟道MISFET中的一个被示出作为外围晶体管LT。
如图8所示，在外围电路区域2A中形成有源区域AcL。在有源区域AcL中设置外围晶体管LT的栅电极GL。在有源区域AcL中，在栅电极GL的两侧上形成外围晶体管LT的源极/漏极区域。在外围晶体管LT的源极/漏极区域上方分别设置插塞Pt1和Pt2。
图8示出仅一个外围晶体管LT，但是在实际情况中，在外围电路区域2A中设置多个晶体管。通过利用多个布线层(稍后描述的导线M1至M3)将多个晶体管的相应源极/漏极区域上方的插塞或其相应栅电极上方的插塞相互耦合，可以配置逻辑电路。也可以有以下情况：其中除了MISFET以外的元件例如电容元件、具有其他配置的晶体管等，也可以包括在逻辑电路中。
注意，以下将描述其中外围晶体管LT是n沟道MISFET的例子。但是，外围晶体管LT也可以是p沟道MISFET或者是n沟道MISFET和p沟道MISFET二者。
图9和图10是均示出在第一实施例的半导体器件的像素区域中形成的多个像素的平面图。图9和图10中的每个都示出了相同的二维区域。注意，图9示出了在上述图4中所示的相同元件。在图9中，虚线表示在栅电极(GR、GT、GA和GS)下方不可见的有源区域(AcTP、AcAS和AcR)的相应外围位置。图10示出了在上述图6中所示的相同元件。在图10中，实线示出了有源区域(AcR、AcG、AcTP和AcAS)的相应外围位置，斜影线示出了在其中引入吸附元素的区域(对应于参考标记GE表示的区域)，虚线示出栅电极(GR、GT、GA和GS)的相应位置。
如图9和图10所示，在像素区域1A中，每个都在图3中示出的多个像素PU被布置在X方向和Y方向中以形成像素阵列。作为例子，图9和图10中的每个示出了2×2布置中的共计四个像素PU。但是，布置像素的相应行数和相应列数可以不同地改变。在图9和图10所示的情况下，使用以上描述的图2中的电路配置。在图9和图10中，两个垂直布置的像素共享放大晶体管AMI、选择晶体管SEL和重置晶体管RST的集合。图9和图10中的每个示出了在使用上述图2所示的电路配置的情况下像素晶体管(TX、RST、SEL和AMI)的布局。但是在使用上述图3所示的电路配置的情况下，位于图9和图10中垂直相邻的光电二极管之间的像素晶体管的数目大于图9和图10所示情况下的数目。
<像素区域和外围电路区域中的元件结构>
参见第一实施例的半导体器件的横截面图(图11至图16)，将描述第一实施例的半导体器件的结构。
图11至图16是第一实施例的半导体器件的主要部分的横截面图。但是在图11至图16中，省略在层间绝缘膜IL1和导线M1之上的结构的图示。在稍后描述的图38至图40中示出了在层间绝缘膜IL1和导线M1之上的结构。
图11的横截面图基本对应于沿着上述图4中的线A-A的横截面。图12的左手部分中的横截面图基本对应于沿着上述图4中的线B-B的横截面图。图12的右手部分中的横截面图基本对应于沿着上述图4中的线C-C的横截面图。图13的左手部分中的横截面图基本对应于沿着上述图4中的线D-D的横截面图。图13的右手部分中的横截面图基本对应于沿着上述图8中的线E-E的横截面图。因此，图11的横截面图、图12的左手部分中的横截面图、图12的右手部分中的横截面图以及图13的左手部分中的横截面图是像素区域1A(见图7)的主要部分的横截面图。另一方面，图13的右手部分中的横截面图是外围电路区域2A(见上述图7)的主要部分的横截面图。图14示出了与图11所示相同的横截面。图15示出了与图12所示相同的横截面。图16示出了与图13所示相同的横截面。为了更容易理解第一实施例的特性特征，在图14至图16中，省略了在图11至图13所示的半导体衬底SB和半导体衬底SB中形成的半导体区域中的每个中的斜影线，而利用点阴影标出了在其中引入吸附元素的区域(对应于由参考标记GE所示的区域)。通过组合参考图11至图13以及图14至图16，可以容易理解出在其中引入吸附元素的半导体衬底SB的区域。
如图11所示，在半导体衬底SB的像素区域1A中的有源区域AcTP中，形成了光电二极管PD和传输晶体管TX。光电二极管PD包括形成在半导体衬底SB中的p型阱PW1、n型半导体区域(n型阱)NW和p+型半导体区域PR。如图12所示，在半导体衬底SB的像素区域1A中的有源区域AcAS中，形成了选择晶体管SEL和放大晶体管AMI。如图13所示，在半导体衬底SB的像素区域1A中的有源区域AcR中，形成了重置晶体管RST。同样如图13所示，在半导体衬底SB的外围电路区域2A中的有源区域AcL中，形成了外围晶体管LT。
半导体衬底SB由其中引入了例如磷(P)或砷(As)的n型杂质(施主)的n型单晶硅制成。在另一种形式中，半导体衬底SB也可以是所谓的外延晶片。在半导体衬底SB是外延晶片的情况下，半导体衬底SB可以通过以下方式来形成：在例如引入了p型杂质的p+型单晶硅衬底或者引入了n型杂质的n+型单晶硅衬底的主表面上方，生长由引入了n型杂质的n-型单晶硅制成的外延层。
在每个有源区域AcTP、AcR、AcAS、AcG和AcL的外围附近，设置由绝缘体制成的隔离区域ST。也就是说，每个有源区域AcTP、AcR、AcAS、AcG和AcL在平面图中被隔离区域ST包围。每个被隔离区域ST包围的半导体衬底SB的暴露区域用作有源区域，例如有源区域AcTP、AcR、AcAS、AcG和AcL。
注意，在与包括在半导体器件中的半导体衬底SB的主表面平行的平面中观察目标的情况下，可以使用用语“在平面图中”或者“当二维观察时”。
p型阱(p型半导体区域)PW1和p型阱(p型半导体区域)PW2中的每个被形成为距离半导体衬底SB的主表面预定深度。p型阱PW1形成在有源区域AcTP、AcR、AcAS和AcG中的每个中。即，p型阱PW1基本形成在整个像素区域1A上方。因而，有源区域AcTP、AcR、AcAS和AcG在平面图中包括在p型阱PW1中。另一方面，p型阱PW2形成在有源区域AcL中。即，p型阱PW2形成在外围电路区域2A的在其中形成n沟道MISFET的区域(有源区域)中。p型阱PW1和PW2中的每个是引入例如硼(B)的p型杂质的p型半导体区域。
p型阱PW1可以由一个p型半导体区域形成，但是在另一形式中，p型阱PW1也可以由连续连接且相互电耦合的多个p型半导体区域(例如具有不同p型杂质浓度的多个p型半导体区域)形成。因而，后面描述的p型半导体区域PH也可以被视作p型阱PW1的一部分。
如图11所示，在有源区域AcTP中的半导体衬底SB中，n型半导体区域(n型阱)NW被形成为包括在p型阱PW1中。n型半导体区域NW是引入了n型杂质例如磷(P)或砷(As)的n型半导体区域。n型半导体区域NW具有例如大致矩形的二维形状。
n型半导体区域NW是用于形成光电二极管PD的n型半导体区域。传输晶体管TX的源极区域也由n型半导体区域NW形成。即，n型半导体区域NW主要形成在其中形成光电二极管PD的区域中。但是，n型半导体区域NW具有形成在与传输晶体管TX的栅电极GT二维重叠的位置处的部分。n型半导体区域NW被形成为使得其深度(其底表面)比p型阱PW1(其底表面)的深度更浅，以便被包括在p型阱PW1中。
在n型半导体区域NW的顶表面的部分中，形成p+型半导体区域PR。p+型半导体区域PR是在其中以较高浓度引入了诸如硼(B)的p型杂质(或者掺杂有诸如硼(B)的p型杂质)的p+型半导体区域。p+型半导体区域PR的杂质浓度(p型杂质浓度)高于p型阱PW1的杂质浓度(p型杂质浓度)。因而，p+型半导体区域PR的导电率(电导率)比p型阱PW1的导电率(电导率)要高。
p+型半导体区域PR的深度(其底表面)比n型半导体区域NW的深度(其底表面)要浅。p+型半导体区域PR主要形成在n型半导体区域NW的顶层部分(顶表面部分)中。因而，当从厚度方向观察半导体衬底SB时，n型半导体区域NW存在于最上层的p+型半导体区域PR下方，而p型阱PW1存在于n型半导体区域NW下方。
在其中没有形成n型半导体区域NW的区域中，p+型半导体区域PR具有与p型阱PW1接触的部分。换句话说，p+型半导体区域PR具有与直接存在于p+型半导体区域PR下方的n型半导体区域NW接触的部分以及与直接存在于p+型半导体区域PR下方的p型阱PW1接触的部分。
在p型阱PW1和n型半导体区域NW之间形成PN结。另外，在p+型半导体区域PR和n型半导体区域NW之间形成PN结。p型阱PW1(p型半导体区域)、n型半导体区域NW和p+型半导体区域PR形成光电二极管(PN结二极管)PD。
光电二极管(PN结二极管)PD主要由n型半导体区域NW和p型阱PW1(即位于p型阱PW1和n型半导体区域NW之间的PN结)形成。
p+型半导体区域PR被形成为抑制基于在半导体衬底SB的顶表面处形成的大量界面态来产生电子。即，在半导体衬底SB的顶表面区域中，在界面态的影响下，即使没有光照也产生电子，从而造成暗电流的增加。因而，通过在具有电子作为主要载流子的n型半导体区域NW的顶表面中形成具有空穴(正空穴)作为主要载流子的p+型半导体区域PR，可以抑制在没有光照时电子的产生并且抑制暗电流的增加。因此，p+型半导体区域PR具有将从光电二极管的最上表面产生的电子与在p+型半导体区域PR中的空穴进行复合并且减少暗电流的作用。
光电二极管PD是光接收元件。光电二极管PD也可以视作是光电转换元件。光电二极管PD具有对输入光进行光电转换的功能，以便产生电荷并且聚集产生的电荷。传输晶体管TX在光电二极管PD中聚集的电荷从光电二极管PD传输时具有开关的功能。
形成栅电极GT使得在平面图上与n型半导体区域NW的一部分二维重叠。栅电极GT是经由栅极绝缘膜GF形成(设置)在半导体衬底SB上方的传输晶体管TX的栅电极。在栅电极GT的侧壁上方，形成侧壁间隔物(侧壁绝缘膜)SW作为侧壁绝缘膜。
在有源区域AcTP中的半导体衬底SB(p型阱PW1)中，在栅电极GT的两侧中的一侧上形成上述的n型半导体区域NW，并且在另一侧上形成n型半导体区域NR。n型半导体区域NR是以较高浓度引入了诸如磷(P)或砷(As)的n型杂质(掺杂有诸如磷(P)或砷(As)的n型杂质)的n+型半导体区域。n型半导体区域NR用作浮置扩散部(浮置扩散层)FD并且还用作传输晶体管TX的漏极区域。n型半导体区域NR形成在p型阱PW1中。
n型半导体区域NR用作传输晶体管TX的漏极区域，但是也可以被视作是浮置扩散部(浮置扩散层)FD。n型半导体区域NW是光电二极管PD的部件，但是也可以用作传输晶体管TX的源极区域。即，传输晶体管TX的源极区域由n型半导体区域NW形成。因而，n型半导体区域NW和栅电极GT之间优选地具有如下位置关系：使得栅电极GT的(靠近源极的)部分与n型半导体区域NW的部分二维重叠(在平面图中)。n型半导体区域NW和NR被形成为相互间隔开，在它们之间插入有形成传输晶体管TX的沟道的区域(对应于在栅电极GT正下方的衬底区域)。注意，在栅电极GT和形成传输晶体管TX的沟道的区域之间，插入了栅极绝缘膜GF。
光电二极管PD和传输晶体管TX是成对的且形成在公共有源区域AcTP中。即，光电二极管PD和传输晶体管TX在同一有源区域AcTP中形成为彼此相邻。因而，n型半导体区域NW和NR形成在同一有源区域AcTP中。在平面图中，在n型半导体区域NW和NR之间，没有插入隔离区域ST。
在光电二极管PD的顶表面上方，即在n型半导体区域NW和p+型半导体区域PR的相应顶表面上方，形成帽绝缘膜CP。帽绝缘膜CP也可以用作保护膜且可以用来保持良好的顶表面特性即半导体衬底SB的界面特性。帽绝缘膜CP还可以具有抗反射膜的功能。帽绝缘膜CP还可以具有位于栅电极GT上方的部分(端部)。
同样如上述图4的二维视图以及图12和图13的横截面图所示，在像素区域1A中，重置晶体管RST形成在被隔离区域ST外围包围的有源区域AcR中，而选择晶体管SEL和放大晶体管AMI形成在被隔离区域ST外围包围的有源区域AcAS中。
即，在有源区域AcR中，如图13所示，用于重置晶体管RST的栅电极GR经由栅极绝缘膜GF形成在半导体衬底SB(p型阱PW1)上方。在位于栅电极GR两侧上的半导体衬底SB(p型阱PW1)中，形成了用于重置晶体管RST的源极/漏极区域(n型半导体区域)SD。注意，“源极/漏极区域”也可以被示为“源极-漏极区域”且对应于“源极或漏极半导体区域”。如图12所示，在有源区域AcAS中，用于放大晶体管AMI的栅电极GA和用于选择晶体管SEL的栅电极GS经由相应的栅极绝缘膜GF形成在半导体衬底SB(p型阱PW1)上方。同样，在有源区域AcAS中，如图12所示，用于放大晶体管AMI的源极/漏极区域SD形成在位于栅电极GA的两侧上的半导体衬底SB(p型阱PW1)中，而用于选择晶体管SEL的源极/漏极区域DS形成在位于栅电极GS的两侧上的半导体衬底(p型阱PW1)中。注意，相互串联耦合的选择晶体管SEL和放大晶体管AMI共享源极/漏极区域SD中的一个。在栅电极GR、GA和GS的相应侧壁上方，形成侧壁间隔物SW作为侧壁绝缘膜。源极/漏极区域SD中的每个由n型半导体区域制成，但是也可以具有LDD(轻掺杂漏极)结构。
有源区域AcG是用于向半导体衬底SB(p型阱PW1)提供(施加)接地电势(GND)的电源区域，其在平面图中被隔离区域ST外围包围。如图12所示，在有源区域AcG的顶表面(顶层部分)中形成金属硅化物层SC。
在有源区域AcG中的金属硅化物层SC下方存在p型半导体区域PH。在p型半导体区域PH下方存在p型阱PW1。因此，有源区域AcG中的金属硅化物层SC电耦合到p型半导体区域PH，而p型半导体区域PH电耦合到p型阱PW1。p型半导体区域PH的杂质浓度(p型杂质浓度)高于p型阱PW1的杂质浓度(p型杂质浓度)。
在有源区域AcG中的金属硅化物层SC上方，设置用于提供接地电势(GND)的插塞PG，即插塞Pg1。插塞Pg1的底表面与在有源区域AcG的顶表面中的金属硅化物层SC接触并且电耦合。因而，插塞Pg1经由在有源区域AcG的顶表面中的金属硅化物层SC和在金属硅化物层SC下方的p型半导体区域PH中的每个电耦合到有源区域AcG中的半导体衬底SB(p型阱PW1)。插塞Pg1电耦合到导线M1中的用于提供接地电势的导线(M1)。结果，接地电势(GND)经由在有源区域AcG的顶表面中的金属硅化物层SC从插塞Pg1施加到半导体衬底SB(p型半导体区域PH和p型阱PW1)。这允许接地电势(GND)从插塞Pg1提供到像素区域1A中的半导体衬底SB(p型半导体区域PH和p型阱PW1)。从插塞Pg1提供到像素区域1A中的半导体衬底SB(p型半导体区域PH和p型阱PW1)的接地电势还被提供到每个有源区域AcTP、AcAS和AcR中的p型阱PW1。
注意，在图12所示的情况下，在有源区域AcG中的金属硅化物层SC下方存在p型半导体区域PH。然而，在其它形式中，也可以省略p型半导体区域PH的形成。在省略p型半导体区域PH的形成的情况下，随后是在有源区域AcG中的金属硅化物层SC下方存在p型阱PW1。即使在形成p型半导体区域PH的情况下，也可以将p型半导体区域PH和p型阱PW1的整个组合视作是p型半导体区域。在任一情况下，在有源区域AcG中的金属硅化物层SC下方存在p型半导体区域(p型半导体区域PH或p型阱PW1)。换句话说，有源区域AcG中的金属硅化物层SC形成在p型半导体区域(p型半导体区域PH或p型阱PW1)的顶表面中。
另外，如图11所示，在有源区域AcTP中，金属硅化物层SC也形成在浮置扩散部FD(n型半导体区域NR)的顶表面(顶层部分)中。同样如图12和图13所示，在有源区域AcR和AcAS中，金属硅化物层SC甚至形成在源极/漏极区域SD中每个的顶表面(顶层部分)中。在栅电极GA、GS和GR由硅(多晶硅)形成的情况下，金属硅化物层SC也可以形成在栅电极GA、GS和GR中每个的顶表面(顶层部分)中。
同样如上述图8的平面图和图13的右手部分中的横截面图所示，在外围电路区域2A中，外围晶体管LT形成在被隔离区域ST外围包围的有源区域AcL中。
即，在有源区域AcL中，如图13所示，用于外围晶体管LT的栅电极GL经由栅极绝缘膜GF形成在半导体衬底SB(p型阱PW2)上方。在位于栅电极GL两侧上的半导体衬底SB(p型阱PW2)中，形成用于外围晶体管LT的源极/漏极区域(n型半导体区域)SDL。在栅电极GL的侧壁之上，形成侧壁间隔物SW作为侧壁绝缘膜。外围晶体管LT的源极/漏极区域SDL中的每个由n型半导体区域形成并且也可以具有LDD结构。
注意，在实际情况中，在外围电路区域2A中，形成多个n沟道MISFET和多个p沟道MISFET作为包括在逻辑电路中的晶体管。在图13中，包括在逻辑电路中的晶体管中的n沟道MISFET之一被示出作为外围晶体管LT。
也如图13所示，在有源区域AcL中，金属硅化物层SC也形成在源极/漏极区域SDL中每个的顶表面(顶层部分)中。在栅电极GL由硅(多晶硅)形成的情况下，金属硅化物层SC也可以形成在栅电极GL的顶表面(顶层部分)中。
在第一实施例中，在像素区域1A中，光电二极管PD和传输晶体管TX形成在有源区域AcTP中的半导体衬底SB中。在有源区域AcTP中的半导体衬底SB中，在n型半导体区域NR(浮置扩散部FD)中引入诸如碳(C)的吸附元素。另一方面，在有源区域AcTP中的半导体衬底SB中，没有在形成光电二极管PD的区域中引入诸如碳(C)的吸附元素。换句话说，在有源区域AcTP中的半导体衬底SB中，在位于与漏极相邻的栅电极GT的两侧之一上的部分(N型半导体区域NR)中引入诸如碳(C)的吸附元素，但是在半导体衬底SB的位于与源极相邻(与光电二极管PD相邻)的另一侧上的部分中没有引入诸如碳(C)的吸附元素。结果，既没有在n型半导体区域NW中、也没有在p+型半导体区域PR中引入诸如碳(C)的吸附元素。
另外，在像素区域1A中，在放大晶体管AMI、选择晶体管SEL和重置晶体管RST的相应源极/漏极区域SD中，没有引入诸如碳(C)的吸附元素。从另一角度而言，在像素区域1A中，既没有在形成放大晶体管AMI和选择晶体管SEL的有源区域AcAS的半导体衬底SB中、也没有在形成重置晶体管RST的有源区域AcR的半导体衬底SB中引入诸如碳(C)的吸附元素。
同样，在像素区域1A中，没有在用于提供接地电势(GND)的有源区域AcG的半导体衬底SB中引入诸如碳(C)的吸附元素。即，既没有在p型半导体区域PH中、也没有在p型阱PW1中引入诸如碳(C)的吸附元素。
另一方面，在外围电路区域2A中，没有在外围晶体管(LT)的源极/漏极区域(SDL)中引入诸如碳(C)的吸附元素。从另一角度而言，在外围电路区域2A中，没有在形成外围晶体管(LT)的有源区域(AcL)的半导体衬底SB中引入诸如碳(C)的吸附元素。
如稍后将详细描述的，提供吸附元素以便俘获沾污金属并抑制或防止沾污金属扩散到光电二极管PD中。吸附元素优选是碳(C)。
接着，参见图11至图13，将给出在半导体衬底SB上方形成的导线和层间绝缘膜的描述。
如图11至图13所示，在包括像素区域1A和外围电路区域2A的半导体衬底SB的整个主表面上方，形成层间绝缘膜IL1以便覆盖栅电极GT、GR、GA、GS和GL、帽绝缘膜CP和侧壁间隔物SW。层间绝缘膜IL1形成在半导体衬底SB的整个主表面上方。
层间绝缘膜IL1由例如二氧化硅膜形成，二氧化硅膜由作为原材料的TEOS(硅酸四乙酯)制成。在层间绝缘膜IL1中，形成接触孔(穿透孔或通孔)。在相应接触孔中，嵌入了导电插塞(耦合导体部分或接触部分)。插塞PG例如形成在n型半导体区域NR、源极/漏极区域SD和SDL、栅电极GT、GR、GA、GS和GL等的上方。插塞PG可以被视作是接触部分。
设置在栅电极GT上方且电耦合到栅电极GT的插塞PG是上述图4中的插塞Ptg。设置在栅电极GR上方且电耦合到栅电极GR的插塞PG是上述图4中的插塞Ptg。设置在栅电极GA上方且电耦合到栅电极GA的插塞PG是上述图4中的插塞Pag。设置在栅电极GS上方且电耦合到栅电极GS的插塞PG是上述图4中的插塞Psg。设置在n型半导体区域NR(浮置扩散部FD)上方且电耦合到n型半导体区域NR(浮置扩散部FD)的插塞PG是上述图4中的插塞Pfd。设置在有源区域AcG上方且电耦合到有源区域AcG中的半导体衬底SB(p型阱PW1)的插塞PG是上述图4中的插塞Pg1。设置在有源区域AcR中的源极/漏极区域SD(用于重置晶体管RST的源极/漏极区域SD)中的一个上方且电耦合到其的插塞PG是上述图4中的插塞Pr1。设置在有源区域AcR中的源极/漏极区域SD(用于重置晶体管RST的源极/漏极区域SD)中的另一个上方且电耦合到其的插塞PG是上述图4中的插塞Pr2。设置在有源区域AcAs中的源极/漏极区域SD中用于放大晶体管AMI的源极或漏极区域SD上方且电耦合到其的插塞PG是上述图4中的插塞Pa。设置在有源区域AcAs中的源极/漏极区域SD中用于选择晶体管SEL的源极或漏极区域SD上方且电耦合到其的插塞PG是上述图4中的插塞Ps。
在嵌入了插塞PG的层间绝缘膜IL1上方形成导线M1。导线M1是第一布线层中的导线。在相应插塞PG上方存在导线M1。插塞PG电耦合到位于其上方的导线M1。此处省略了对在层间绝缘膜IL1和导线M1之上的结构的图示和描述，但是在稍后描述的图38和图40中示出了层间绝缘膜IL1和导线M1之上的结构。
<半导体器件的制造方法>
接着，参考图17至图40，将给出关于制造第一实施例的半导体器件的方法的描述。
图17至图40是在制造工艺期间第一实施例的半导体器件的主要部分的横截面图。在图17至图40中，图17、20、23、26、29、32、35和38是与上述图11对应的横截面图，即在上述图4中的线A-A对应位置处的横截面图。另外，在图17至图40中，图18、21、24、27、30、33、36和39是与上述图12对应的横截面图，即在上述图4中的线B-B对应位置处的横截面图(在每个图的左手部分中)以及在上述图4中的线C-C对应位置处的横截面图(在每个图的右手部分中)。另外，在图17至图40中，图19、22、25、28、31、34、37和40是与上述图13对应的横截面图，即在上述图4中的线D-D对应位置处的横截面图(在每个图的左手部分中)以及在上述图7中的线E-E对应位置处的横截面图(在每个图的右手部分中)。
为了制造第一实施例的半导体器件，首先，如图17至图19所示，提供(制备)半导体衬底(半导体晶片)SB。
半导体衬底SB是由n型单晶硅制成的半导体衬底(半导体晶片)，其中引入了诸如磷(P)或砷(As)的n型杂质。在另一形式中，半导体衬底SB也可以是所谓的外延晶片。
然后，在半导体衬底SB中形成隔离区域ST。
隔离区域ST由诸如二氧化硅膜的绝缘膜制成。隔离区域ST可以利用STI(浅沟槽隔离)方法来形成。在使用STI方法的情况下，隔离区域ST由嵌入在半导体衬底SB的沟槽中的绝缘膜(例如二氧化硅膜)制成。
即，通过刻蚀等在半导体衬底SB的主表面中形成隔离沟槽(用于隔离的沟槽)，然后在半导体衬底SB上方形成由二氧化硅(例如臭氧TEOS氧化物膜)等制成的绝缘膜以便嵌入在隔离沟槽中。然后，利用CMP(化学机械抛光)方法等来抛光绝缘膜，将位于隔离沟槽外的不需要的绝缘膜去除，同时在隔离沟槽中保留绝缘膜以便能够形成由嵌入在隔离沟槽中的绝缘膜(绝缘体)制成的隔离区域ST。在另一种形式中，也可以利用LOCOS(硅的局域氧化)方法代替STI方法来形成隔离区域ST。
隔离区域ST限定(界定)半导体衬底SB的有源区域，诸如有源区域AcTP、AcR、AcAS、AcG和AcL。注意，有源区域AcTP、AcR、AcAS和AcG形成在像素区域1A中，而有源区域AcL形成在外围电路区域2A中。
接着，如图20至图22所示，在像素区域1A中的半导体衬底SB中形成p型阱(p型半导体区域)PW1。同样，在外围电路区域2A中的半导体衬底SB中形成p型阱(p型半导体区域)PW2。
p型阱PW1和PW2中的每个都被形成为距离半导体衬底SB的主表面预定深度。可以通过向半导体衬底SB中离子注入诸如硼(B)的p型杂质来形成p型阱PW1和PW2。可以先形成p型阱PW1和PW2中的任一个。
p型阱PW1基本形成在整个像素区域1A中。因而，在平面图中，有源区域AcTP、AcR、AcAS、AcG包括在p型阱PW1中。另一方面，p型阱PW2形成在外围电路区域2A中。
接着，在像素区域1A中，在半导体衬底SB(p型阱PW1)上方，经由相应的栅极绝缘膜GF来形成用于传输晶体管TX的栅电极GT、用于重置晶体管RST的栅电极GR、用于选择晶体管SEL的栅电极GS以及用于放大晶体管AMI的栅电极GA。同样，在外围电路区域2A中，在半导体衬底SB(p型阱PW2)上方，经由栅极绝缘膜GF形成用于外围晶体管LT的栅电极GL。
具体来说，栅电极可以如下形成。
也就是说，首先通过清洗处理等清洗半导体衬底SB的主表面。然后在半导体衬底SB的主表面上方形成用于栅极绝缘膜GF的绝缘膜(例如二氧化硅膜)。然后，在半导体衬底SB的上方，即在用于栅极绝缘膜GF的绝缘膜上方，使用CVD(化学气相沉积)方法等形成用于栅电极的导电膜(例如多晶硅膜)。然后使用光刻方法和干法刻蚀方法将用于栅电极的导电膜图案化。通过这种方式，可以形成每个都是由图案化的导电膜(例如多晶硅膜)制成的栅电极GT、GR、GS、GA和GL。保留在栅电极GT、GR、GS、GA和GL下方的用于栅极绝缘膜GF的绝缘膜用作栅极绝缘膜GF。
接着，如图23至图25所示，在像素区域1A中的有源区域AcTP中的半导体衬底SB中，通过离子注入形成n型半导体区域NW。可以通过将诸如磷(P)或砷(As)的n型杂质离子注入到像素区域1A中的有源区域AcTP中的半导体衬底SB中来形成n型半导体区域NW。
n型半导体区域NW用来形成光电二极管PD并且被形成为具有比p型阱PW1的深度(底表面)浅的深度(底表面)且被包括在p型阱PW1中。因此，n型半导体区域NW的底表面和侧表面与p型阱PW1相接触。同样，n型半导体区域NW没有形成在像素区域1A中的整个有源区域AcTP中。n型半导体区域NW形成在位于栅电极GT两侧上的有源区域AcTP中的半导体衬底SB的一个区域(源极侧区域)上，但是没有形成在另一个区域(漏极侧区域)上。在用于形成n型半导体区域NW的离子注入中，除了要形成n型半导体区域NW的区域以外的半导体衬底SB被光致抗蚀剂图案(未示出)覆盖，使得n型杂质被选择性地离子注入到要形成n型半导体区域NW的区域中。
在本文中已经描述了其中在栅极电极GT的形成之后通过离子注入形成n型半导体区域NW的情况。但是在另一种形式中，也可以在栅电极GT的形成之前通过离子注入形成n型半导体区域NW。例如，可以通过在除了要形成n型半导体区域NW的区域以外的半导体衬底SB被光致抗蚀剂图案覆盖的状态下(因此，在要形成栅电极GT的半导体衬底SB的区域等也被光致抗蚀剂图案覆盖的状态下)通过离子注入来形成n型半导体区域NW，并且随后执行形成栅电极的步骤。在栅电极GT的形成之前通过离子注入来形成n型半导体区域NW的情况下，获得以下优势：与栅电极GT的结构(厚度)无关，可以将n型半导体区域NW形成得较深。
接着，在像素区域1A中的有源区域AcTP中的半导体衬底SB中，通过离子注入形成p+型半导体区域PR。
p+型半导体区域PR是在其中以较高浓度引入了p型杂质的p型半导体区域(掺杂有p型杂质)。p+型半导体区域PR的杂质浓度(p型杂质浓度)高于p型阱PW1的杂质浓度(p型杂质浓度)。p+型半导体区域PR的深度(其底表面)比n型半导体区域NW(底表面)的深度浅。p+型半导体区域PR主要形成在n型半导体区域NW的顶层部分(顶表面区域)中。在用于形成p+型半导体区域PR的离子注入中，除了要形成p+型半导体区域PR的区域以外的半导体衬底SB被光致抗蚀剂图案(未示出)覆盖，使得p型杂质被选择性地离子注入到要形成p+型半导体区域PR的区域中。
在通过离子注入形成p+型半导体区域PR之后，还可以执行用于去除晶体缺陷(主要由离子注入导致的晶体缺陷)的退火处理，即热处理。
接着，如图26至图28所示，在像素区域1A中，通过在位于栅电极GT两侧上的有源区域AcTP中的半导体衬底SB的漏极侧区域中的离子注入来形成n-型半导体区域(源极/漏极扩展区域)。n-型半导体区域形成在位于漏极侧(作为与漏极相邻的栅电极GT的两侧中的一侧)上的半导体衬底SB(p型阱PW1)中。注意，漏极侧对应于与形成n型半导体区域NW的一侧相对的侧。在用于形成n-型半导体区域EX1的离子注入中，利用光致抗蚀剂图案(未示出)覆盖其中形成n型半导体区域NW和p+型半导体区域PR的区域(源极侧区域)。因而，n-型半导体区域EX1没有形成在其中形成n型半导体区域NW和p+型半导体区域PR的区域(源极侧区域)中。
同样，在像素区域1A中，在位于有源区域AcAS和ACR中的半导体衬底SB中的、每个栅电极GA、GS和GR两侧上的半导体衬底SB(p型阱PW1)中，通过离子注入来形成n-型半导体区域(源极/漏极扩展区域)EX2。另一方面，在外围电路区域2A中，在位于栅电极GL两侧上的半导体衬底SB(p型阱PW2)中，通过离子注入来形成n-型半导体区域(源极/漏极扩展区域)EX3。
通过相同的离子注入步骤或不同的离子注入步骤来形成n-型半导体区域EX1、EX2和EX3。在任一情况下，通过离子注入n型杂质到半导体衬底SB中来形成n-型半导体区域EX1、EX2和EX3。
接着，在半导体衬底SB的整个主表面上方形成绝缘膜(用于形成侧壁间隔物SW的绝缘膜)，以便覆盖栅电极GT、GA、GS、GR和GL。然后，使用各向异性刻蚀技术回刻蚀绝缘膜以便被选择性地保留在栅电极GT、GA、GS、GR和GL的相应侧壁之上并且形成侧壁间隔物SW。在回刻蚀工艺中，光致抗蚀剂图案(没有示出)形成在用于形成侧壁间隔物SW的绝缘膜上方并且用于形成侧壁间隔物SW的绝缘膜保留在光致抗蚀剂图案下方以便能够形成帽绝缘膜CP。形成帽绝缘膜CP以便覆盖n型半导体区域NW和p+型半导体区域PR。帽绝缘膜CP的一部分(端部部分)位于栅电极GT上方也是可以的。在这种情况下，在作为栅电极GT两个侧壁(源极侧侧壁和漏极侧侧壁)中的一个的漏极侧侧壁上方，形成侧壁间隔物SW。但是，在源极侧侧壁上方没有形成侧壁间隔物SW使得源极侧侧壁被帽绝缘膜CP覆盖。
接着，在像素区域1A中，在位于栅电极GT两侧上的有源区域AcTP中的半导体衬底SB的漏极侧区域中，通过离子注入来形成n型半导体区域NR。n型半导体区域NR形成在位于作为栅电极GT两侧中之一的漏极侧上的半导体衬底SB(p型阱PW1)中。在用于形成n型半导体区域NR的离子注入期间，利用光致抗蚀剂图案(未示出)覆盖其中形成n型半导体区域NW和p+型半导体区域PR的区域(源极侧区域)。因而，n型半导体区域NR没有形成在其中形成n型半导体区域NW和p+型半导体区域PR的区域(源极侧区域)中。
在像素区域1A中，在位于有源区域AcAS和AcR中的每个栅电极GA、GS和GR两侧上的半导体衬底SB(p型阱PW1)中，通过离子注入来形成源极/漏极区域SD。另一方面，在外围电路区域2A中，在位于栅电极GL两侧上的半导体衬底SB(p型阱PW2)中，通过离子注入来形成源极/漏极区域SDL。
可以通过相同的离子注入步骤或不同的离子注入步骤来形成n型半导体区域NR以及源极/漏极区域SD和SDL。在任一情况下，可以通过离子注入n型杂质到半导体衬底SB中来形成n型半导体区域NR以及源极/漏极区域SD和SDL。
注意，在用于形成n-型半导体区域EX1的离子注入期间，栅电极GT可以用作离子注入阻挡掩膜。另一方面，在用于形成n型半导体区域NR的离子注入期间，栅电极GT和在其侧壁之上的侧壁间隔物SW可以用作离子注入阻挡掩膜。因而，n-型半导体区域EX1与栅电极GT的漏极侧侧壁自对准地形成，而n型半导体区域NR与栅电极GT侧壁之上的侧壁间隔物SW自对准地形成。因此，在有源区域AcTP中的半导体衬底SB中，n-型半导体区域EX1被形成为处在侧壁间隔物SW下方且与沟道形成区域(衬底区域的在栅电极GT正下方的部分)相邻。另一方面，n型半导体区域NR形成在距离沟道形成区域一个与n-型半导体区域EX1相对应的距离处的位置，且与n-型半导体区域EX1相邻。n型半导体区域NR具有比n-型半导体区域EX1更高的杂质浓度(n型杂质浓度)并且具有处在比n-型半导体区域EX1底表面更深的位置处的底表面。
同样，在用于形成n-型半导体区域EX2的离子注入期间，栅电极GA、GS和GR可以用作离子注入阻挡掩膜。另一方面，在用于形成源极/漏极区域SD的离子注入期间，栅电极GA、GS和GR和在其相应侧壁之上的侧壁间隔物SW可以用作离子注入阻挡掩膜。因而，n-型半导体区域EX2与栅电极GA、GS和GR的相应侧壁自对准地形成，而源极/漏极区域SD与栅电极GA、GS和GR的相应侧壁之上的侧壁间隔物SW自对准地形成。因此，在有源区域AcAS和AcR中的半导体衬底SB中，n-型半导体区域EX2被形成为处在相应侧壁间隔物SW下方且与沟道形成区域(衬底区域的在栅电极GT正下方的部分)相邻。另一方面，源极/漏极区域SD中的每个形成在距离沟道形成区域一个与n-型半导体区域EX2相对应的距离处的位置，且与n-型半导体区域EX2相邻。源极/漏极区域SD中的每个具有比n-型半导体区域EX2更高的杂质浓度(n型杂质浓度)并且具有处在比n-型半导体区域EX2底表面更深的位置处的底表面。
同样，在用于形成n-型半导体区域EX3的离子注入期间，栅电极GL可以用作离子注入阻挡掩膜。另一方面，在用于形成源极/漏极区域SDL的离子注入期间，栅电极GL和在其相应侧壁之上的侧壁间隔物SW可以用作离子注入阻挡掩膜。因而，n-型半导体区域EX3与栅电极GL的相应侧壁自对准地形成，而源极/漏极区域SDL与栅电极GL的相应侧壁之上的侧壁间隔物SW自对准地形成。因此，在有源区域AcL中的半导体衬底SB中，n-型半导体区域EX3被形成为处在相应侧壁间隔物SW下方且与沟道形成区域(衬底区域的在栅电极GL正下方的部分)相邻。另一方面，源极/漏极区域SDL中的每个形成在距离沟道形成区域一个与n-型半导体区域EX3相对应的距离处的位置，且与n-型半导体区域EX3相邻。源极/漏极区域中的每个具有比n-型半导体区域EX3更高的杂质浓度(n型杂质浓度)并且具有处在比n-型半导体区域EX3的底表面更深的位置处的底表面。
接着，在像素区域1A中，在有源区域AcG中的半导体衬底SB中通过离子注入来形成p型半导体区域PH。p型半导体区域PH具有比p型阱PW1更高的杂质浓度(p型杂质浓度)。另一方面，p型半导体区域PH的底表面比p型阱PW1浅。因而，在有源区域AcG中的半导体衬底SB中，p型半导体区域PH形成在p型阱PW1的上部中，以便接触且电耦合到p型阱PW1。
注意，优选地形成p型半导体区域PH，但是在另一种形式中，也可以省略p型半导体区域PH的形成。在省略p型半导体区域PH的形成的情况下，在后面描述的自对准硅化步骤中，有源区域AcG形成在p型阱PW1的上部(顶层部分)中。
在用于形成p型半导体区域PH的离子注入期间，有源区域AcTP、AcAS、AcR和AcL被光致抗蚀剂图案(未示出)覆盖，使得没有在其中注入p型杂质。在外围电路区域2A中形成p沟道MISFET的情况下，p型半导体区域PH也可以在用于形成p沟道MISFET的源极/漏极区域(未示出)的离子注入步骤中、与p沟道MISFET的源极/漏极区域(未示出)一起形成。在任一情况下，通过向半导体衬底SB离子注入p型杂质来形成p型半导体区域PH。
接着，如图29至图31所示，执行注入吸附元素(离子注入IM1)的步骤。具体如下地执行注入吸附元素的步骤。
即，首先，在半导体衬底SB的主表面上方，使用光刻技术来形成抗蚀剂图案(光致抗蚀剂图案)PR1。注意，光刻技术是这样的技术：通过涂覆方法等在半导体衬底的整个主表面上方形成抗蚀剂膜(光致抗蚀剂膜)，并且曝光/显影抗蚀剂膜以图案化抗蚀剂膜，且由此得到想要的抗蚀剂图案(光致抗蚀剂图案)。抗蚀剂图案PR1具有暴露像素区域1A中的有源区域AcTP的一部分的开口OP1。开口OP1包括在平面图中形成在有源区域AcTP中的n型半导体区域NR。但是，在平面图中，开口OP1既不与n型半导体区域NW重叠也不与p+型半导体区域PR重叠。n型半导体区域NW和p+型半导体区域PR被抗蚀剂图案PR1覆盖。即，在有源区域AcTP中，作为栅电极GT的两侧上的区域之一的源极侧区域(形成光电二极管PD的区域)被抗蚀剂图案PR1覆盖，而作为栅电极GT的两侧上的区域中另一个的漏极侧区域(形成n型半导体区域NR的区域)没有被抗蚀剂图案PR1覆盖，而是从开口OP1暴露。结果，开口OP1的侧表面具有位于栅电极GT上方的部分。同样，像素区域1A中的有源区域AcAS、AcR和AcG被抗蚀剂图案RP1覆盖。另外，因为整个外围电路区域2A被抗蚀剂图案RP1覆盖，所以有源区域AcL也被抗蚀剂图案RP1覆盖。
然后，使用抗蚀剂图案RP1作为离子注入阻挡掩膜，将吸附元素离子注入到半导体衬底SB中。在图29至图31中，通过箭头示意性示出了用于注入吸附元素的离子注入IM1。同样，在图29至图31中，通过离子注入IM1注入吸附元素的半导体衬底SB的区域被利用点来加阴影。吸附元素优选是碳(C)。在离子注入IM1中，可以离子注入碳(C)或碳化合物，例如碳簇(诸如C16Hx+或C7Hx+)。
注入的吸附元素所达到的深度可以被设置成例如大约30nm至70nm。注意，注入的吸附元素所达到的深度对应于从有源区域中的半导体衬底SB的顶表面到其中注入了吸附元素的区域的底表面的距离(在与半导体衬底SB的主表面基本垂直的方向上的距离)。在注入的吸附元素所达到的深度被设置成例如约50nm的情况下，在半导体衬底SB的其中注入吸附元素的区域中，吸附元素被引入到距离半导体衬底SB的顶表面大约50nm的深度。注入的吸附元素所达到的深度可以被设置成基本与n型半导体区域NR(在后面描述的第三实施例中所示的情况下源极/漏极区域SD中的每个)的深度相同，但是也可以大于或小于n型半导体区域NR(在后面描述的第三实施例中所示的情况下源极/漏极区域SD中的每个)的深度。然而，当注入的吸附元素所达到的深度过大时，吸附较浅区域中的沾污金属的效果可能会劣化。因而，更优选地是注入的吸附元素所达到的深度不会过度增加且被设置成不大于100nm。在半导体衬底SB的其中注入吸附元素的区域中吸附元素(优选为碳)的浓度可以被设置为例如大约2×1020/cm3至1×1021/cm3。
因为n型半导体区域NR在平面图中包括在开口OP1中，当执行离子注入IM1时，如从图29所看到的，吸附元素被注入(引入)到n型半导体区域NR中。另一方面，吸附元素没有注入到像素区域1A中的有源区域AcTP中形成光电二极管PD的半导体衬底SB区域(形成n型半导体区域NW和p+型半导体区域PR的区域)中。即，在有源区域AcTP中，吸附元素没有注入到位于栅电极GT的两侧之一上的源极侧区域(形成光电二极管PD的区域)，但是注入到位于栅电极GT的另一侧上的漏极侧区域(形成n型半导体区域NR的区域)。另外，由于栅电极GT和侧壁间隔物SW也可以用作离子注入阻挡掩膜，吸附元素既没有注入到有源区域AcTP中位于栅电极GT正下方的半导体衬底SB的区域中、也没有注入到有源区域AcTP中位于侧壁间隔物SW正下方的半导体衬底SB的区域中。
另外，在离子注入IM1中，抗蚀剂图案RP1用作离子注入阻挡掩膜。因而，同样如从图30和图31可见，即使当执行离子注入IM1时，吸附元素也既不注入(引入)到像素区域1A的有源区域AcAS、AcR和AcG中的半导体衬底SB中，也不注入到外围电路区域2A(包括有源区域AcL)中的半导体衬底SB中。
结果，在离子注入IM1中，吸附元素选择性地注入(引入)到n型半导体区域NR中。
在离子注入IM1之后，通过灰化等去除抗蚀剂图案RP1。
已经针对以下情况给出了描述：其中，在通过离子注入形成了n型半导体区域NR等之后，执行离子注入IM1。在其他形式中，也可以先执行离子注入IM1，然后再通过离子注入形成n型半导体区域NR等。在这种情况下，合适的是：在形成侧壁间隔物SW和帽绝缘膜CP之后执行图29至图31中的上述步骤(注入吸附元素的步骤)，然后形成n型半导体区域NR、源极/漏极区域SD、源极/漏极区域SDL和p型半导体区域PH。
接着，执行用于激活在先前的离子注入步骤中引入的杂质的退火处理(热处理)。
经受离子注入的区域(包括其中注入吸附元素的区域)通过离子注入已经被非晶化，但是在激活退火处理期间可以再结晶。在其中注入吸附元素的区域中，引入的吸附元素可以在结晶期间造成应变，这可以形成缺陷。在其中注入吸附元素的区域中，由此形成的缺陷(吸附位置)俘获沾污金属以能够具有吸附功能。
通过上述的处理步骤，在位于像素区域1A的半导体衬底SB中形成了光电二极管PD、传输晶体管TX、重置晶体管RST、选择晶体管SEL和放大晶体管AMI，同时在位于外围电路区域2A的半导体衬底SB中形成了外围晶体管LT作为MISFET。
接着，如图32至图34所示，使用自对准硅化(自对准硅化物)技术，将金属硅化物层SC形成在p型半导体区域PH、n型半导体区域NR和源极/漏极区域SD和SDL的相应上部(顶层部分)、栅电极GA、GS、GR和GL的相应上部(顶层部分)等中。金属硅化物层SC也可以形成在栅电极GT的上部(顶层部分)中，但在图32中没有示出。
为了形成金属硅化物层SC，例如，在半导体衬底SB上方形成用于形成金属硅化物层的金属膜，以便覆盖栅电极GA、GS、GR和GL、侧壁间隔物SW和帽绝缘膜CP。然后，通过执行热处理，使金属膜与p型半导体区域PH、n型半导体区域NR和源极/漏极区域SD和SDL的相应顶层部分以及栅电极GA、GS、GR和GL的相应顶层部分反应，来形成金属硅化物层(金属硅化物膜)SC作为金属-半导体反应层。然后，金属膜的未反应部分通过湿法刻蚀等被去除。在去除了未反应的金属膜之后，也可以根据需要使半导体衬底SB经受热处理。以这种方式，可以形成金属硅化物层SC。通过形成金属硅化物层SC，可以减少扩散电阻、接触电阻等。金属硅化物层SC可以是钴硅化物层、镍硅化物层或镍铂硅化物层(掺杂有铂的镍硅化物层)。
在形成用于金属硅化物层的金属膜之前，也可以形成不需要被硅化的诸如覆盖硅衬底区域和栅电极的这种绝缘膜(硅化物阻挡膜)。这防止用于形成金属硅化物层的金属膜与被绝缘膜覆盖的硅衬底区域和栅电极接触，使得金属硅化物层SC不被形成。例如，在诸如覆盖栅电极GT和帽绝缘膜CP并且暴露p型半导体区域PH、n型半导体区域NR、源极/漏极区域SD和SDL和栅电极GA、GS、GR和GL的这种绝缘膜(硅化物阻挡膜)形成之后，形成用于形成金属硅化物层的金属膜并将其进行热处理。结果，金属硅化物层SC形成在p型半导体区域PH、n型半导体区域NR、源极/漏极区域SD和SDL和栅电极GA、GS、GR和GL中每个的上部中，但是没有形成在栅电极GT上方。
接着，如图35至图37所示，在半导体衬底SB的主表面(整个主表面)上方，形成层间绝缘膜IL1以便覆盖栅电极GA、GS、GR和GL、侧壁间隔物SW和帽绝缘膜CP。层间绝缘膜IL1例如由单层二氧化硅膜、包括氮化硅膜和在氮化硅膜上方的二氧化硅膜的多层膜等制成。层间绝缘膜IL1可以使用CVD方法等来形成。在沉积层间绝缘膜IL1之后，也可以根据需要通过CMP方法来对层间绝缘膜IL1的上表面进行抛光以便平坦化。
接着，使用形成在层间绝缘膜IL1上方的光致抗蚀剂图案(未示出)作为刻蚀掩膜，干法刻蚀层间绝缘膜IL1以被形成有接触孔。形成接触孔以延伸通过层间绝缘膜IL1。
接着，在层间绝缘膜IL1的接触孔中，由钨(W)等制成的导电插塞PG被形成作为耦合导体部分。例如，插塞PG可以如下形成。
为了形成插塞PG，首先，在包括接触孔的底表面和内壁的层间绝缘膜IL4上方形成势垒导体膜。势垒导体膜由多层膜制成且可以使用溅射方法等形成，多层膜包括例如钛膜和形成在钛膜上方的氮化钛膜。然后，通过CVD方法等在势垒导体膜上方形成由钨膜等制成的主导体膜，以便嵌入在每个接触孔中。然后，通过CMP方法、回刻蚀方法等去除在接触孔以外(在层间绝缘膜IL1上方)的不需要的主导体膜和不需要的势垒导体膜。结果，层间绝缘膜IL1的上表面被暴露且保留嵌入在层间绝缘膜IL1的接触孔中的势垒导体膜和主导体膜形成了插塞PG。注意，为了更简单地在图35至图37中图示，包括在每个插塞PG中的势垒导体膜和主导体膜被整体示出。插塞PG包括上述的插塞Pr1、Pr2、Pg1、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1和Pt2。
接着，如图38至图40所示，在嵌入了插塞PG的层间绝缘膜IL1上方形成层间绝缘膜IL2至IL4以及导线M1至M3。
例如，在嵌入了插塞PG的层间绝缘膜IL1上方，形成用于导线的导电膜(例如铝膜)且然后利用光刻技术和刻蚀技术来图案化，以形成导线M1。插塞PG具有与导线M1的相应下表面接触的相应上表面，以由此电耦合到导线M1。然后，在层间绝缘膜IL1上方，形成层间绝缘膜IL2以便覆盖导线M1。然后，在层间绝缘膜IL2中形成通孔，并且使用与用来形成插塞PG的方法相同的方法在通孔中形成导电过孔部分(插塞)V。然后，在层间绝缘膜IL2上方，使用与用来形成导线M1的方法相同的方法来形成导线M2。导线M2是第二布线层中的导线。根据需要，导线M1和M2经由设置在导线M1和M2之间的过孔部分V1相互电耦合。然后，在层间绝缘膜IL2上方，形成层间绝缘膜IL3以便覆盖导线M2。然后，在层间绝缘膜IL3中形成通孔，并且在通孔中，使用与用来形成插塞PG的方法相同的方法来形成导电过孔部分(插塞)V2。然后，在层间绝缘膜IL3上方，使用与用来形成导线M1的方法相同的方法来形成导线M3。导线M3是第三布线层中的导线。根据需要，导线M2和M3经由设置在导线M2和M3之间的过孔部分V2相互电耦合。然后，在层间绝缘膜IL3上方，形成层间绝缘膜IL4以便覆盖导线M3。
导线M1、M2和M3不限于铝导线。例如，大马士革导线(嵌入导线)也可以用作导线M1、M2和M3。另外，已经示出和描述了在半导体衬底SB上方形成三个布线层的情况，但是布线层的数目不限于3。
导线M1、M2和M3被形成为在平面图中不与光电二极管PD重叠。这旨在防止入射到光电二极管PD上的光不被导线M1、M2和M3阻挡。
接着，在层间绝缘膜IL4上方，形成焊盘(焊盘电极或接合焊盘)。在制造的半导体器件(半导体芯片)中，在平面图中沿着半导体器件(半导体芯片)的外围设置多个焊盘。因而，在图38至图40的横截面中，没有示出焊盘。
接着，在层间绝缘膜IL4上方，形成钝化膜(保护膜或绝缘膜)PV以便覆盖焊盘。注意，上述焊盘的中心部分通过设置在钝化膜PV中的开口(未示出)而暴露。
接着，向钝化膜PV上附接作为片上透镜的微透镜ML，以便在平面图中与光电二极管PD中包括的n型半导体区域NW重叠。注意，在微透镜ML和钝化膜PV中的每个之间，还设置了滤色器CF。备选地，也可以根据需要省略滤色器CF和微透镜ML的附接。
通过上述工艺步骤，可以制造第一实施例中的半导体器件。
图41是第一实施例的半导体器件的主要部分的平面图，并且示出与上述图9中所示相同的二维区域。在图41中，虚线示出了上述图9所示的有源区域AcTP、AcR、AcG和AcAS，而实线示出了微透镜ML。在图41所示的的情况下，微透镜ML逐个像素地被提供。
当光照射像素PU(见图1)时，入射光相继通过微透镜ML、对可见光透明的钝化膜PV以及层间绝缘膜IL4至IL1，以随后入射在帽绝缘膜CP上。在帽绝缘膜CP中，入射光的反射被抑制，使得足量的入射光入射在光电二极管PD(n型半导体区域NW)上。在光电二极管PD中，入射光的能量大于硅的带隙，使得入射光通过光电转换被吸收以产生空穴-电子对。此时产生的电子聚集在n型半导体区域NW中。然后，在合适的定时，传输晶体管TX被接通。具体来说，向传输晶体管TX的栅电极GT施加不小于阈值电压的电压。结果，在传输晶体管TX的栅电极下方的栅极绝缘膜GF的正下方的沟道形成区域中形成了沟道区域(反型层)。这在作为传输晶体管TX的源极区域的n型半导体区域NW和作为传输晶体管TX的漏极区域的n型半导体区域NR(浮置扩散部FD)之间提供了电导通。因而，聚集在n型半导体区域NW中的电子穿过沟道区域以达到漏极区域(n型半导体区域NR)并且从漏极区域(n型半导体区域NR)经过插塞PG和导线进行传播，以被输入到放大晶体管AMI的栅电极GA。
在第一实施例中，已经针对半导体器件是其中光入射在半导体衬底顶表面上的顶照明图像传感器的例子进行了说明。但是，第一实施例也可以应用到其中光入射在半导体衬底背表面上的背照明图像传感器。这同样适用于以下所示的第二实施例和第三实施例。
<关于本发明人的研究>
固态图像传感元件(图像传感器)中的缺陷包括所谓的暗时间白斑(白斑缺陷)。造成暗时间白斑的主要因素之一是在制造工艺期间进入到半导体衬底(半导体晶片)的沾污金属。当在制造工艺期间进入到半导体衬底(半导体晶片)的沾污金属被混合到像素中包括的光电二极管中时，由于沾污金属可以形成发光能级。这种发光能级位于价带和导带之间。即使没有光照，经由发光能级也可以形成空穴-电子对，使得产生的电子形成暗电流。当这种暗电流增加时，虽然没有光照，但是基于信号(噪声)错误发光(白斑)出现。这种错误发光被称作暗时间白斑(白斑缺陷)。暗时间白斑的出现导致半导体器件性能的恶化。因而，理想地是最大化地防止出现暗时间白斑。为了抑制或防止暗时间白斑，需要防止在制造工艺期间半导体衬底的金属沾污或者防止在制造工艺期间已经进入到半导体衬底的沾污金属混合到像素中包括的光电二极管中。
但是，难以完全防止在制造工艺期间半导体衬底的金属沾污。为了完全防止在制造工艺期间半导体衬底的金属沾污，需要严格控制制造工艺。另外，制造工艺的自由度明显被降低，由此增加了半导体器件的制造成本。因而，为了抑制或防止暗时间白斑，需要有效防止在制造工艺期间已经进入到半导体衬底的沾污金属混合到像素中包括的光电二极管中。
其中半导体衬底的金属沾污出现的主要工艺步骤包括离子注入步骤。在离子注入步骤中，预定离子种类被加速和注入到半导体衬底中。这时，不仅要注入的离子种类而且其他的离子种类也可以被注入到半导体衬底中。具体来说，在离子注入给定的一价离子种类到半导体衬底中的情况下，当存在数量为一价离子种类数量的大约两倍的二价离子种类时，二价离子种类难以从离子注入设备中去除且可以被注入到半导体衬底中。类似地，在离子注入给定的一价离子种类到半导体衬底中的情况下，当存在数量为一价离子种类数量的大约三倍的三价离子种类时，三价离子种类难以从离子注入设备中去除且可以被注入到半导体衬底中。具体来说，在离子注入例如As离子(砷离子)的情况下，数量接近As(砷)的整数倍的氟化钨(例如WFx)也可以被注入到半导体衬底中。
由此，在离子注入步骤中，预定离子种类被加速和注入到半导体衬底中。然而，这时，不仅要注入的离子种类而且不需要的金属或金属化合物也可以被注入到半导体衬底中。因此，离子注入容易造成半导体衬底的金属沾污。
另外，随着离子注入步骤中剂量变高，由此造成的金属沾污倾向于更严重。这是因为，随着要注入的离子种类的量(剂量)越大，同时但非特意地注入的沾污金属的量越大。
因而，在高剂量离子注入步骤中、即用于形成高杂质浓度的半导体区域的离子注入步骤中，同时但非特意地注入的沾污金属的量也会增加。因为晶体管的源极/漏极区域具有相对较高的杂质浓度，在用于形成源极/漏极区域的离子注入步骤中，剂量相对较高使得非特意地注入的沾污金属的量往往增加。
BMD(体微缺陷)技术执行利用碳(C)的掺杂来提供吸附层且然后形成用于元件形成的外延层，这种BMD技术对于具有较小扩散系数的沾污金属例如钨(W)具有较小作用且因此作为针对金属沾污的措施是不令人满意的。因此，上述BMD技术针对晶体管的源极/漏极区域等中注入的沾污金属不大有效。
考虑到这个问题，本发明人进行了研究，以找到一种防止在离子注入步骤中引入到半导体衬底中的沾污金属扩散到光电二极管中的方法。本发明人已经发现，为了防止在离子注入步骤中引入到半导体衬底中的沾污金属扩散到光电二极管中，在离子注入中引入金属沾污的区域中引入吸附元素是有效的。作为吸附元素，碳(C)是优选的。
在半导体衬底的引入吸附元素的区域中，可以俘获例如钨(W)的沾污金属且防止沾污金属的扩散。例如，在其中引入吸附元素的区域中，由于离子注入吸附元素而在半导体衬底中出现了晶体缺陷、变形等。通过使得晶体缺陷、变形等(吸附位置)来俘获沾污金属，可以固定沾污金属。在其中引入吸附元素的区域中，通过形成吸附元素和沾污金属的复合物也可以俘获沾污金属且防止沾污金属的扩散。
然而，作为研究结果，本发明人已经发现，在引入了诸如碳(C)的吸附元素的半导体区域上方形成金属硅化物层(对应于上述的金属硅化物层SC)的情况下，由于在半导体区域中包含的吸附元素，所以所形成的金属硅化物层的电阻(方块电阻)增加(参见后面描述的图59和图60)。因此得出吸附元素的引入有助于防止沾污金属的扩散，但是不利之处在于增加了金属硅化物层的电阻。金属硅化物层的电阻的增加导致了半导体器件性能的恶化且因此优选地在实际中尽可能地避免。因而，在其上方要形成金属硅化物层的衬底区域中，当不能预计通过引入吸附元素而获得的有益效果时，理想地是不引入吸附元素和避免由于吸附元素的引入而导致的金属硅化物层的电阻的增加。
因此，本发明人进行了研究发现其中引入吸附元素的区域在防止沾污金属扩散到光电二极管中和防止暗时间白斑方面特别有效。结果，本发明人已经发现，在防止沾污金属扩散到光电二极管PD中和防止暗时间白斑方面，最有效的是将吸附元素引入到其中形成n型半导体区域NR(浮置扩散部FD)的有源区域AcTP的半导体衬底SB的区域中。理由如下。
即，由于n型半导体区域NR(浮置扩散部FD)中的n型杂质浓度相对较高，在n型半导体区域NR的形成期间引入到n型半导体区域NR中的沾污金属的量也往往较大。n型半导体区域NR(浮置扩散部FD)和n型半导体区域NW相互面对，在它们之间插入有传输晶体管TX的沟道形成区域(对应于在栅电极GT正下方的衬底区域)。在n型半导体区域NR和NW之间没有形成隔离区域ST。即，在n型半导体区域NR和NW之间存在传输晶体管TX的沟道形成区域，并且在沟道形成区域中没有形成隔离区域ST。n型半导体区域NR和NW通过沟道形成区域相互连接。结果，当形成n型半导体区域NR时，引入到n型半导体区域NR中的沾污金属通过传输晶体管TX的沟道形成区域往往随后扩散到光电二极管PD中包括的n型半导体区域NW中，而没有被隔离区域ST中断。因而，为了防止沾污金属扩散到光电二极管中和防止暗时间白斑，将吸附元素引入到n型半导体区域NR(浮置扩散部FD)中是有效的。这可以抑制或防止引入到n型半导体区域NR中的沾污金属扩散到光电二极管PD中。
在浮置扩散部FD(n型半导体区域NR)中俘获(吸附)的沾污金属，诸如钨(W)，可能形成能级(发光能级)并且以与在光电二极管PD中存在沾污金属的情况中相同的方式来造成暗电流。然而，在图像传感器的读取操作中，浮置扩散部FD的电势紧接在传输晶体管TX接通之前被读取。因而，在浮置扩散部FD中由于诸如钨(W)的沾污金属导致的暗电流部分作为输出信号被抵消。这样防止了在浮置扩散部FD(n型半导体区域NR)中俘获的诸如钨(W)的沾污金属造成暗时间白斑。
本发明人还发现，在防止沾污金属扩散到光电二极管PD和防止暗时间白斑方面，将吸附元素引入到其中形成源极/漏极区域SD的有源区域AcAS和AcR的半导体衬底SB的区域中也是有效的。理由如下。
即，由于源极/漏极区域SD的n型杂质浓度相对较高，在源极/漏极区域SD的形成期间引入到源极/漏极区域SD中的沾污金属的量也往往较大。但是，在有源区域AcAS和AcR中的每个和有源区域AcTP之间存在隔离区域ST。因而，沾污金属从源极/漏极区域SD到光电二极管PD的扩散在一定程度上被插入在其之间的隔离区域ST中断。因此，可以考虑到：沾污金属从源极/漏极区域SD到光电二极管PD的扩散，比沾污金属从n型半导体区域NR(浮置扩散部FD)到光电二极管PD的扩散可能要少可能地发生。但是，在有源区域AcAS和AcR中的每个和有源区域AcTP之间的空间相对较小。因而，即使当在其之间存在隔离区域ST时，在一定程度上也会发生沾污金属从源极/漏极区域SD到光电二极管PD的扩散。因此，为了防止沾污金属扩散到光电二极管PD和防止暗时间白斑，将吸附元素引入到源极/漏极区域SD中是有效的。这可以抑制或防止引入到源极/漏极区域SD的沾污金属扩散到光电二极管PD中。
然而，与将吸附元素引入到源极/漏极区域SD相比，将吸附元素引入到n型半导体区域NR(浮置扩散部FD)可以更显著地增强防止沾污金属扩散到光电二极管PD和防止暗时间白斑的效果。这是因为，由于隔离区域ST存在于每个源极/漏极区域SD和光电二极管PD之间，而不存在于n型半导体区域NR和光电二极管PD之间，沾污金属从n型半导体区域NR到光电二极管PD的扩散比沾污金属从源极/漏极区域SD到光电二极管PD的扩散更容易发生。
另一方面，形成在外围电路区域2A中的外围晶体管(LT)没有形成在其中以阵列形成布置包括光电二极管PD的像素(PU)的像素区域(1A)中，且用于外围晶体管(LT)的有源区域(AcL)远离光电二极管PD。换句话说，用于外围晶体管(LT)的有源区域(AcL)和光电二极管PD之间的距离大于有源区域AcR和AcAS与光电二极管PD之间的距离。因而，沾污金属从用于外围晶体管(LT)的源极/漏极区域(SDL)到光电二极管PD的扩散很少发生。因而，不管吸附元素是否被引入到形成用于外围晶体管(LT)的源极/漏极区域(SDL)的区域中，沾污金属从用于外围晶体管(LT)的源极/漏极区域(SDL)到光电二极管PD的扩散基本保持不变，很少影响暗时间白斑的发生率。
另外，作为研究结果，本发明人发现，不管是否引入吸附元素到有源区域AcG中的半导体衬底SB(p型半导体区域PH或p型阱PW1)，都几乎不会影响暗时间白斑的发生率(参见稍后描述的图58)。
即，在诸如n型半导体区域NR(浮置扩散部FD)或源极/漏极区域SD的n型半导体区域中，引入诸如碳(C)的吸附元素实现了抑制或防止非特意引入在n型半导体区域中的沾污金属扩散到光电二极管PD中以及减少暗时间白斑的发生率(参见后面描述的图58)。然而，在p型半导体区域中，即使当引入诸如碳(C)的吸附元素时，也很难获得减少暗时间白斑的发生率(参见后面描述的图58)的效果。
可以想到的即使当引入诸如碳(C)的吸附元素时也很难获得减少暗时间白斑的发生率的效果的原因在于：与在用于形成n型半导体区域的n型杂质的离子注入期间相比，例如在离子注入用于形成p型半导体区域的p型杂质期间，不太容易引入沾污金属。在这种情况下，在p型半导体区域中沾污金属的量较少，使得无论是否引入诸如碳(C)的吸附元素，沾污金属从p型半导体区域到光电二极管PD的扩散都基本保持不变，很少影响暗时间白斑的发生率。另一个可以想到的理由在于，诸如碳(C)的吸附元素与诸如硼(B)的p型杂质组合且因而沾污金属不太容易被俘获。在这种情况下，将诸如碳(C)的吸附元素引入到p型半导体区域中的效果降低。不管是否引入了吸附元素，沾污金属从p型半导体区域到光电二极管PD的扩散都基本保持不变，很少影响暗时间白斑的发生率。在任一情况下，有源区域AcG中的半导体衬底SB(p型半导体区域PH或p型阱PW1)是p型半导体区域，且即使在其中引入吸附元素时，也很少影响暗时间白斑的发生率(见后面描述的图58)。
基于本发明人的发现，在第一实施例中的半导体器件中，如下地设置其中引入了吸附元素的区域。
<关于主要特性特征>
第一实施例的主要特性特征中的一个在于，将诸如碳(C)的吸附元素引入到n型半导体区域NR(浮置扩散部FD)中，但是不引入到有源区域AcG的半导体衬底SB中。
由于光电二极管PD和传输晶体管TX形成在相同有源区域AcTP中，在平面图中n型半导体区域NR(浮置扩散部FD)和光电二极管PD通过其中没有形成隔离区域ST的区域(对应于沟道形成区域)相互连接。因而，如上所述，在n型半导体区域NR的形成期间引入到n型半导体区域NR中的沾污金属易于扩散到光电二极管PD包括的n型半导体区域NW中，而没有被隔离区域ST中断。
相比之下，在第一实施例中，诸如碳(C)的吸附元素引入到最有可能有助于沾污金属扩散到光电二极管PD中的n型半导体区域NR(浮置扩散部FD)中。因而，可以抑制或防止在n型半导体区域NR中引入的沾污金属(例如钨)扩散到光电二极管PD中。这可以防止沾污金属扩散到光电二极管PD中且因此减少暗时间白斑的出现几率以及暗时间白斑的发生率。因此，可以提高半导体器件的性能。
同样如上所述，不管是否引入吸附元素到有源区域AcG的半导体衬底SB(p型半导体区域PH或p型阱PW1)中，都基本不会影响暗时间白斑的发生率。另外，如上所述，在其中引入吸附元素的衬底区域上方形成金属硅化物层(SC)的情况下，诸如碳(C)的吸附元素的引入导致金属硅化物层(SC)的电阻的增加。因而，在第一实施例中，在有源区域AcG的半导体衬底SB(p型半导体区域PH或p型阱PW1)中没有引入诸如碳(C)的吸附元素。
与第一实施例不同，在吸附元素被引入到有源区域AcG的半导体衬底SB中的情况下，虽然无法预计暗时间白斑的发生率的减少，但是在有源区域AcG中的半导体衬底SB上方形成的金属硅化物层SC的电阻增加。在第一实施例中，通过不在有源区域AcG中的半导体衬底SB中引入诸如碳(C)的吸附元素，可以避免在有源区域AcG中的半导体衬底SB上方形成的金属硅化物层SC的电阻增加(由于吸附元素的引入而导致的电阻增加)。这可以提高半导体器件的性能。
因此，在第一实施例中，将诸如碳(C)的吸附元素引入到最有可能有助于沾污金属扩散到光电二极管PD中的n型半导体区域NR中。另一方面，不将诸如碳(C)的吸附元素引入到有源区域AcG中的半导体衬底SB中，其中即使在引入吸附元素时也会很少预计暗时间白斑的发生率的减少。这样可以可靠地减少沾污金属扩散到光电二极管PD中且由此有效地减少暗时间白斑的发生率。这样也可以避免在有源区域AcG中的半导体衬底SB上方形成的金属硅化物层SC的电阻增加。结果，可以有效地实现暗时间白斑的发生率的减少以及金属硅化物层SC的电阻的减少。因此，可以提高半导体器件的性能。
此外将给出关于第一实施例的其它特性特征的进一步描述。
在第一实施例中，在形成光电二极管PD的有源区域AcG中的半导体衬底SB的区域中，没有引入诸如碳(C)的吸附元素。这防止光电二极管PD受到诸如碳(C)的吸附元素的不利影响并且允许光电二极管PD保持优秀特性。因此，可以提高半导体器件的性能且还可以提高半导体器件的可靠性。
另外，在第一实施例中，在放大晶体管AMI、选择晶体管SEL和重置晶体管RST的相应源极/漏极区域SD中，没有引入诸如碳(C)的吸附元素。从另一角度而言，在形成放大晶体管AMI和选择晶体管SEL的有源区域AcAS中的半导体衬底SB中以及在形成重置晶体管RST的有源区域AcR中的半导体衬底SB中，没有引入诸如碳(C)的吸附元素。这可以避免形成在源极/漏极区域SD中每个上方的金属硅化物层SC的电阻增加(由于引入吸附元素导致的电阻增加)。结果，可以提高半导体器件的性能。
另外，在第一实施例中，在外围电路区域2A中的外围晶体管(LT)的源极/漏极区域(SDL)中，没有引入诸如碳(C)的吸附元素。从另一角度而言，在形成外围晶体管(LT)的外围电路区域2A中的有源区域(AcL)中的半导体衬底SB中，没有引入诸如碳(C)的吸附元素。这可以避免形成在外围晶体管(LT)的源极/漏极区域(SDL)中每个上方的金属硅化物层SC的电阻增加(由于引入吸附元素导致的电阻增加)。结果，可以提高半导体器件的性能。
注意，用语“引入吸附元素”表示“特意引入吸附元素(特意掺杂有吸附元素)”并且用语“没有引入吸附元素”表示“不是特意地引入吸附元素(未特意地掺杂有吸附元素)”。因而，在没有引入吸附元素的半导体衬底SB的区域中，根本不包含吸附元素，或者即使在非特意地包含吸附元素时，吸附元素的量也极小且小于1×1015/cm3。另一方面，在半导体衬底SB中，其中引入吸附元素的区域中的浓度(吸附元素的浓度)充分大于其中没有引入吸附元素的区域中的浓度(吸附元素的浓度)。具体来说(优选地)，引入吸附元素的区域中的浓度(吸附元素的浓度)不小于1×1020/cm3，且更优选地，大约2×1020/cm3至1×1021/cm3。
(第二实施例)
图42和图43是第二实施例的半导体器件的主要部分的平面图。图44至图46是第二实施例的半导体器件的主要部分的横截面图。图42对应于上述的图6。图43对应于上述的图10。图44对应于上述的图14。图45对应于上述的图15。图46对应于上述的图16。注意上述的图4、图5、图8和图9的平面图以及上述图11至图13的横截面图也在第二实施例中使用。
以上述图6和图10相同的方式，在图42和图43中，也用实线示出了有源区域(AcR、AcG、AcTP和AcAS))的相应外围位置，阴影示出了引入吸附元素的区域(对应于参考标记GE表示的区域)，虚线示出栅电极(GR、GT、GA和GS)的相应位置。
第二实施例中的半导体器件具有上述图11至图13和图44至图46中所示的横截面结构。以与上述图14至图16相同的方式，也省略了上述图11至图13中所示的半导体衬底SB中形成的半导体区域和半导体衬底中每个的斜阴影线，而利用点对引入吸附元素的区域(对应于参考标记GE表示的区域)加以阴影。通过结合参考上述的图11至图13以及图44至图46，可以容易地识别其中引入吸附元素的半导体衬底SB的区域。
第二实施例中的半导体器件与上述第一实施例中的半导体器件的不同之处在于：在源极/漏极区域SD中引入诸如碳(C)的吸附元素。
即，在上述的第一实施例中，诸如碳(C)的吸附元素既没有引入在其中形成放大晶体管AMI和选择晶体管SEL的有源区域AcAS中的半导体衬底SB中，也没有引入在其中形成重置晶体管RST的有源区域ACR中的半导体衬底SB中。因而，在上述的第一实施例中，在放大晶体管AMI、选择晶体管SEL和重置晶体管RST的相应源极/漏极区域SD中，没有引入诸如碳(C)的吸附元素。
相比之下，在第二实施例中，如从上述的图42至图46以及图4、图5、图8和图9和图11至图13所见，在放大晶体管AMI、选择晶体管SEL和重置晶体管RST的相应源极/漏极区域SD中引入诸如碳(C)的吸附元素。
第二实施例的半导体器件其它方面基本与上述第一实施例中的半导体器件相同。
因而，以与上述第一实施例相同的方式，在第二实施例中，在有源区域AcTP中的半导体衬底SB的n型半导体区域NR(浮置扩散部FD)中也引入诸如碳(C)的吸附元素。以与上述第一实施例相同的方式，在第二实施例中，在形成光电二极管PD的有源区域AcTP中的n型半导体衬底SB的区域中也没有引入诸如碳(C)的吸附元素。以与上述第一实施例相同的方式，在第二实施例中，在用于提供接地电势(GND)的有源区域AcG的半导体衬底SB中也没有引入诸如碳(C)的吸附元素。以与上述第一实施例相同的方式，在第二实施例中，在外围电路区域2A中的外围晶体管(LT)的源极/漏极区域(SDL)中也没有引入诸如碳(C)的吸附元素。从另一角度而言，在形成了外围晶体管(LT)的外围电路区域2A中的有源区域(AcL)的半导体衬底SB中，没有引入诸如碳(C)的吸附元素。
图47至图49是在制造工艺期间第二实施例的半导体器件的主要部分的横截面图。图47至图49分别对应于上述的图29至图31且对应于上述的图29至图31中的相同工艺阶段。
第二实施例中的半导体器件的制造工艺与上述第一实施例中的半导体器件的制造工艺的不同之处在于：在执行上述离子注入IM1时用作离子注入阻挡掩膜的抗蚀剂图案RP1的布局。
即，在上述第一实施例中，像素区域1A中的有源区域AcAS和AcR被抗蚀剂图案RP1覆盖。相比之下，在第二实施例中，像素区域1A中的有源区域AcAS和AcR没有被抗蚀剂图案RP1覆盖。即，在第二实施例中，抗蚀剂图案RP1被提供有在平面图中包括有源区域AcAS的开口OP2以及在平面图中包括有源区域AcR的开口OP3。第二实施例与上述第一实施例相同之处在于抗蚀剂图案RP1具有上述开口OP1。第二实施例与上述第一实施例相同之处还在于：有源区域AcG被抗蚀剂图案RP1覆盖，并且外围电路区域2A(包括有源区域AcL)被抗蚀剂图案RP1覆盖。
同样在第二实施例中，使用抗蚀剂图案RP1作为离子注入阻挡掩膜，以与上述第一实施例相同的方式来执行离子注入IM1。以与上述图29至图31相同的方式，在图47至图49中，也利用点对引入了吸附元素的区域加阴影。
关于离子注入IM1，第二实施例和第一实施例的区别在于：由于在执行离子注入IM1时，抗蚀剂图案RP1不仅具有开口OP1还具有开口OP2和OP3，吸附元素不仅注入(引入)到有源区域AcTP中的n型半导体区域NR，还注入到有源区域AcAS和AcR中的源极/漏极区域SD。注意，由于栅电极GA、GS和GR以及在其相应侧壁之上的侧壁间隔物SW也可以用作离子注入阻挡掩膜，吸附元素既没有注入到位于栅电极GA、GS和GR正下方的、有源区域AcAS和AcR中的半导体衬底SB的区域中，也没有注入到位于侧壁间隔物SW正下方的、有源区域AcAS和AcR中的半导体衬底SB的区域中。因而，在第二实施例的离子注入IM1中，吸附元素被选择性注入(引入)到n型半导体区域NR和源极/漏极区域SD。
第二实施例的半导体器件的制造工艺其它方面基本与上述第一实施例中的半导体器件的制造工艺相同。因而，本文省略了对其的重复描述。
在第二实施例中，也可以获得上述第一实施例中的效果。但是，根据吸附元素是否引入在源极/漏极区域SD中，第二实施例获得的效果与第一实施例的不同，如下文所示。
即，如以上在第一实施例中所述，可以考虑到：通过向源极/漏极区域SD引入吸附元素、而不是向n型半导体区域NR(浮置扩散部FD)引入吸附元素，防止沾污金属扩散到光电二极管PD中和防止暗时间白斑的效果可以减少到更低。这是因为，由于隔离区域ST没有存在于n型半导体区域NR和光电二极管PD之间，而是存在于源极/漏极区域SD的每个和光电二极管PD之间，所以与沾污金属从n型半导体区域NR向光电二极管PD的扩散相比，沾污金属从源极/漏极区域SD向光电二极管PD的扩散出现更少。
因而，在上述第一实施例中，吸附元素被选择性地引入到其中预计可以最大可能实现防止暗时间白斑效果的n型半导体区域NR，但是没有引入到有源区域AcAS、AcR、AcG和AcL中的半导体衬底SB中。这可以避免形成在有源区域AcAS、AcR、AcG和AcL中的半导体衬底SB上方的金属硅化物层SC的电阻增加。结果，可以减少除了形成在n型半导体区域NR上方的金属硅化物层SC以外的每个金属硅化物层SC的电阻，即在有源区域AcTP、AcAS、AcR、AcG和AcL中的半导体衬底SB上方形成的金属硅化物层SC之中的、在有源区域AcAS、AcR、AcG和AcL中的半导体衬底SB上方形成的金属硅化物层SC。因而，上述第一实施例中所示的情况的优势在于最小化(减少)金属硅化物层SC的电阻，同时减少沾污金属朝着光电二极管PD的扩散并且有效减少暗时间白斑的发生率。因此，当金属硅化物层SC的电阻要被最小化(减少)时，上述的第一实施例比第二实施例有优势。
另一方面，在第二实施例中，吸附元素不仅选择性地引入在预计最有可能获得防止暗时间白斑效果的n型半导体区域NR(浮置扩散部FD)中，还引入在预计也可以获得防止暗时间白斑效果的源极/漏极区域SD中。因而，在第二实施例中在每个源极/漏极区域SD上方形成的金属硅化物层SC的电阻比在上述的第一实施例中高。然而，在第二实施例中减少沾污金属扩散到光电二极管PD中的效果和减少暗时间白斑的发生率的效果比在上述第一实施例中要高。因此，当要最小化暗时间白斑的发生率时，第二实施例比上述第一实施例有优势。
因而，当要最小化暗时间白斑的发生率时，适于使用第二实施例。另一方面，当想要同时获得暗时间白斑的发生率减少以及尽可能获得金属硅化物层SC的电阻减少时，适于使用上述第一实施例。
(第三实施例)
图50和图51是第三实施例中的半导体器件的主要部分的平面图。图52至图54是第三实施例中的半导体器件的主要部分的横截面图。图50对应于上述的图6和图42。图51对应于上述的图10和图43。图52对应于上述的图14和图44。图53对应于上述的图15和图45。图54对应于上述的图16和图46。注意，上述的图4、图5、图8和图9的平面图以及上述的图11至图13的横截面图也在第三实施例中使用。
以与上述图6、图10、图42和图43相同的方式，在图50和图51中，也用实线示出了有源区域(AcR、AcG、AcTP和AcAS)的相应外围位置，阴影示出了其中引入吸附元素的区域(对应于参考标记GE表示的区域)，虚线示出栅电极(GR、GT、GA和GS)的相应位置。
第三实施例中的半导体器件具有上述图11至图13和图52至图54中所示的横截面结构。以与上述图14至图16以及图47至图49相同的方式，在图52至图54中，也省略了上述图11至图13中所示的半导体衬底SB中形成的半导体区域和半导体衬底中每个的斜阴影线，而利用点对引入吸附元素的区域(对应于参考标记GE表示的区域)加以阴影。通过结合参考上述的图11至图13以及图52至图54，可以容易地识别其中引入吸附元素的半导体衬底SB的区域。
第三实施例中的半导体器件与上述第二实施例中的半导体器件的不同之处在于：没有在n型半导体区域NR(浮置扩散部FD)中引入诸如碳(C)的吸附元素。
即，在上述的第一实施例和第二实施例中，在n型半导体区域NR(浮置扩散部FD)中引入诸如碳(C)的吸附元素。相比之下，在第三实施例中，如从上述的图50至图54以及图4、图5、图8、图9以及图11至图13可见，在n型半导体区域NR(浮置扩散部FD)中没有引入诸如碳(C)的吸附元素。从另一角度而言，在第三实施例中，在有源区域AcTP中的半导体衬底SB中没有引入诸如碳(C)的吸附元素。
第三实施例的半导体器件的其它方面基本与上述第二实施例中的半导体器件相同。
因而，以与上述第二实施例相同的方式，在第三实施例中，在放大晶体管AMI、选择晶体管SEL和重置晶体管RST的相应源极/漏极区域SD中也引入诸如碳(C)的吸附元素。以与上述第二实施例相同的方式，在第三实施例中，在用于提供接地电势(GND)的有源区域AcG的半导体衬底SB中也没有引入诸如碳(C)的吸附元素。以与上述第二实施例相同的方式，在第三实施例中，在外围电路区域2A中的外围晶体管(LT)的源极/漏极区域(SDL)中也没有引入诸如碳(C)的吸附元素。从另一角度而言，在形成了外围晶体管(LT)的外围电路区域2A中的有源区域(AcL)中的半导体衬底SB中没有引入诸如碳(C)的吸附元素。
图55至图57是在制造工艺期间第三实施例的半导体器件的主要部分的横截面图。图55至图57分别对应于上述的图29至图31(或对应于上述的图47至图49)且对应于上述的图29至图31中(或对应于上述的图47至图49)的相同工艺阶段。
第三实施例中的半导体器件的制造工艺与上述第一实施例和第二实施例中每个的制造工艺的不同之处在于：在执行上述离子注入IM1时用作离子注入阻挡掩膜的抗蚀剂图案RP1的布局。
即，在上述第一实施例中，抗蚀剂图案RP1具有开口OP1，而在上述第二实施例中，抗蚀剂图案RP1具有开口OP1、OP2和OP3。然而，在第三实施例中，抗蚀剂图案RP1具有开口OP2和OP3，但是不具有开口OP1。因而，在第三实施例中，像素区域1A中的有源区域AcTP被抗蚀剂图案RP1覆盖。第三实施例中的抗蚀剂图案RP1与上述的第二实施例中的抗蚀剂图案RP1相同，除了第三实施例中的抗蚀剂图案RP1不具有开口OP1。
同样在第三实施例中，使用抗蚀剂图案RP1作为离子注入阻挡掩膜，以与上述第一实施例和第二实施例相同的方式来执行离子注入IM1。以与上述图29至图31以及图47至图49相同的方式，在图55至图57中，也利用点对通过离子注入IM1注入吸附元素的半导体衬底SB的区域加阴影。
关于离子注入IM1，第三实施例与上述第二实施例的区别在于：由于在第三实施例中抗蚀剂图案RP1不具有开口OP1，吸附元素没有被注入(引入)到有源区域AcTP中的n型半导体区域NR中。第三实施例在其它方面与上述第二实施例相同。因而，以与上述第二实施例相同的方式，在第三实施例中抗蚀剂图案PR1也具有开口OP2和OP3。因此，当执行离子注入IM1时，如从图55至图57可见，吸附元素被注入(引入)到有源区域AcAS和AcR的源极/漏极区域SD中。结果，在第三实施例中，在离子注入IM1中，吸附元素被选择性注入(引入)到源极/漏极区域SD中。
第三实施例的半导体器件的制造工艺的其它方面基本与上述第二实施例中的半导体器件的制造工艺相同。因而，本文省略了对其的重复描述。
第三实施例中，也可以获得上述第一实施例和第二实施例中的效果。但是，由于诸如碳(C)的吸附元素没有引入在n型半导体区域NR(浮置扩散部FD)中，而是引入在源极/漏极区域SD中，第三实施例获得的效果与上述第一实施例和第二实施例的不同，如下文所示。
即，如以上在第一实施例和第二实施例所述，可以考虑到：与通过向n型半导体区域NR(浮置扩散部FD)引入吸附元素相比，通过向源极/漏极区域SD引入吸附元素，防止沾污金属扩散到光电二极管PD中和防止暗时间白斑的效果可以减少到更低。因而，通过向源极/漏极区域SD引入吸附元素可以获得减少沾污金属扩散到光电二极管PD中和减少暗时间白斑发生率的效果。但是，效果明显比上述第二实施例低且比上述第一实施例略低。
另外，在第三实施例中，通过向源极/漏极区域SD引入吸附元素，形成在每个源极/漏极区域SD上方的金属硅化物层SC的电阻增加。另一方面，在上述的第一实施例中，通过向n型半导体区域NR引入吸附元素，形成在n型半导体区域NR上方的金属硅化物层SC的电阻增加。因而，斑点的数目在第三实施例中比在上述的第一实施例中要大，在该斑点中存在金属硅化物层SC，该金属硅化物层SC由于吸附元素的引入而具有增加的电阻。因而，金属硅化物层SC的增加的电阻(由于吸附元素的引入而导致增加的电阻)的影响在第三实施例中比在上述第一实施例中要大。
因此，在要最小化暗时间白斑的发生率的情况下，上述第二实施例比上述第一实施例和第三实施例有优势。另一方面，在想要有效减少暗时间白斑的发生率同时最小化(减少)金属硅化物层SC的电阻的情况下，上述第一实施例比上述第二实施例和第三实施例有优势。
图58至图60示出本发明人执行的实验结果。
图58是示出样本1至样本4中的暗时间白斑的发生率的检查结果的图。图58中的纵轴对应于暗时间白斑的发生率，其已经相对于样本1中的暗时间白斑的发生率进行了归一化。图59是示出在样本1至样本4中的有源区域AcG中的半导体衬底SB上方(即在p型半导体区域上方)形成的金属硅化物层(SC)的相应电阻(方块电阻)的图。图60是示出在样本1至样本4中的源极/漏极区域SD上方(即在n型半导体区域上方)形成的金属硅化物层(SC)的相应电阻(方块电阻)的图。
图58至图60中的样本1对应于在有源区域AcG中的半导体衬底SB、源极/漏极区域SD、n型半导体区域NR(浮置扩散部FD)中都没有引入诸如碳(C)的吸附元素的情况。样本1对应于第一比较例子。图58至图60中所示样本2对应于以下情况：既没有在n型半导体区域NR(浮置扩散部FD)中也没有在源极/漏极区域SD中引入诸如碳(C)的吸附元素，而是在有源区域AcG中的半导体衬底SB中引入诸如碳(C)的吸附元素。样本2对应于第二比较例子。图58至图60中所示样本3对应于以下情况：既没有在n型半导体区域NR(浮置扩散部FD)中也没有在有源区域AcG中的半导体衬底SB中引入诸如碳(C)的吸附元素，而是在源极/漏极区域SD中引入。样本3对应于第三实施例。图58至图60中所示样本4对应于以下情况：没有在有源区域AcG中的半导体衬底SB中引入诸如碳(C)的吸附元素，而是在源极/漏极区域SD和n型半导体区域NR(浮置扩散部FD)的每一个中引入。样本4对应于第二实施例。
参考图59和图60的图带来以下发现。
即，在样本1和样本2中，暗时间白斑的发生率基本相同。通过以上描述，可以看出：即使当在有源区域AcG中的半导体衬底SB中引入诸如碳(C)的吸附元素时，也很少可以获得减少暗时间白斑发生率的效果。相比于样本1和样本2，在样本3中，暗时间白斑的发生率显著减少，而在样本4中，暗时间白斑的发生率进一步减少。通过以上描述，可以看出：将诸如碳(C)的吸附元素引入到n型半导体区域NR(浮置扩散部FD)中和将诸如碳(C)的吸附元素引入到源极/漏极区域SD中，具有减少暗时间白斑的发生率的效果。
参考图59和图60的图带来以下发现。
即，如图59所示，与其中诸如碳(C)的吸附元素没有引入到有源区域AcG的半导体衬底SB中的样本1、样本3和样本4中的每个相比，在碳(C)作为吸附元素引入到有源区域AcG中的半导体衬底SB中的样本2中，形成在有源区域AcG中的半导体衬底SB上方的金属硅化物层(SC)的电阻显著增加。另外，如图60所示，与其中诸如碳(C)的吸附元素没有引入到源极/漏极区域SD中的样本1和样本2中的每个相比，在碳(C)作为吸附元素被引入到源极/漏极区域SD中的样本3和样本4中，形成在源极/漏极区域SD中每个上方的金属硅化物层(SC)的电阻显著增加。通过以上描述，可以看出：在引入诸如碳(C)的吸附元素的半导体区域上方形成金属硅化物层(SC)的情况下，由于包含在半导体区域中的吸附元素，所形成的金属硅化物层的电阻增加。
基于这些发现，在第一实施例至第三实施例中，通过引入吸附元素到源极/漏极区域SD和n型半导体区域NR(浮置扩散部FD)中的任意一个或二者中，可以预计暗时间白斑的发生率的减少，因而引入诸如碳(C)的吸附元素以获得暗时间白斑的发生率的减少。另一方面，在引入吸附元素很少影响暗时间白斑发生率的有源区域AcG中没有引入诸如碳(C)的吸附元素，以避免形成在有源区域AcG上方的金属硅化物层SC的电阻增加(由于引入吸附元素造成的电阻增加)。因此，可以同时获得暗时间白斑发生率的减少和金属硅化物层SC的电阻减少。因此，可以提高半导体器件的性能。
虽然至此已经基于实施例具体描述了本发明人实现的本发明，但是本发明不限于上述实施例。应理解，可以在不离开本发明的主旨的情况下在其范围内进行各种改变和改型。

Claims (18)

1.一种半导体器件，包括：
像素，所述像素包括：
第一有源区域和第二有源区域，在平面图中均形成在半导体衬底的第一主表面中并且被隔离区域包围；
光电二极管，形成在所述第一有源区域中；以及
传输晶体管，形成在所述第一有源区域中以传输由所述光电二极管产生的电荷，
其中，在所述半导体衬底中，p型半导体区域被形成以便在平面图中包括所述第一有源区域和所述第二有源区域，
其中，在所述第二有源区域中的所述p型半导体区域上方，用于提供接地电势的接触部分被形成并且被电耦合到所述p型半导体区域，
其中，所述光电二极管具有第一n型半导体区域，所述第一n型半导体区域形成在所述第一有源区域中的所述p型半导体区域中，
其中，所述传输晶体管具有第二n型半导体区域，第二n型半导体区域形成在所述第一有源区域中的所述p型半导体区域中，以用作所述传输晶体管的漏极区域，
其中，所述第一n型半导体区域还用作所述传输晶体管的源极区域，以及
其中，在所述第二n型半导体区域中引入吸附元素，而在所述第二有源区域中的所述p型半导体区域中没有引入所述吸附元素。
2.根据权利要求1所述的半导体器件，
其中，在所述第二有源区域中的所述p型半导体区域上方形成第一金属硅化物层，
其中，在所述第一金属硅化物层上方形成所述接触部分，以及
其中，所述接触部分经由所述第一金属硅化物层电耦合到所述p型半导体区域。
3.根据权利要求1所述的半导体器件，
其中所述吸附元素是碳。
4.根据权利要求1所述的半导体器件，
其中在平面图中，在所述第一n型半导体区域和所述第二n型半导体区域之间没有插入所述隔离区域。
5.根据权利要求1所述的半导体器件，
其中所述像素还包括：
第三有源区域，在平面图中形成在所述半导体衬底的所述第一主表面中并且被所述隔离区域包围；以及
像素晶体管，形成在所述第三有源区域中，
其中，所述p型半导体区域形成在所述半导体衬底中以在平面图中包括所述第一有源区域、所述第二有源区域和所述第三有源区域，
其中，所述像素晶体管具有第三n型半导体区域，所述第三n型半导体区域形成在所述第三有源区域中的所述p型半导体区域中，以用作所述像素晶体管的源极区域或漏极区域，以及
其中，在所述第三n型半导体区域中没有引入所述吸附元素。
6.根据权利要求5所述的半导体器件，
其中，在所述第三n型半导体区域上方形成第二金属硅化物层。
7.根据权利要求1所述的半导体器件，
其中所述像素还包括：
第三有源区域，在平面图中形成在所述半导体衬底的所述第一主表面中并且被所述隔离区域包围；以及
像素晶体管，形成在所述第三有源区域中，
其中，所述p型半导体区域形成在所述半导体衬底中以在平面图中包括所述第一有源区域、所述第二有源区域和所述第三有源区域，
其中，所述像素晶体管具有第三n型半导体区域，所述第三n型半导体区域形成在所述第三有源区域中的所述p型半导体区域中，以用作所述像素晶体管的源极区域或漏极区域，以及
其中，在所述第三n型半导体区域中也引入所述吸附元素。
8.根据权利要求7所述的半导体器件，
其中，在所述第三n型半导体区域上方形成第二金属硅化物层。
9.根据权利要求1所述的半导体器件，
其中，在所述第一n型半导体区域中没有引入所述吸附元素。
10.根据权利要求1所述的半导体器件，
其中，在所述半导体衬底的所述第一主表面上方，多个像素被布置成阵列形式。
11.根据权利要求1所述的半导体器件，
其中，在所述半导体衬底的所述第一主表面上方形成层间绝缘膜，以及
其中，所述接触部分是嵌入在所述层间绝缘膜中的导电插塞。
12.一种半导体器件，包括：
像素，所述像素包括：
第一有源区域、第二有源区域和第三有源区域，在平面图中均形成在半导体衬底的第一主表面中并且被隔离区域包围；
光电二极管，形成在所述第一有源区域中；
传输晶体管，形成在所述第一有源区域中以传输由所述光电二极管产生的电荷；以及
像素晶体管，形成在所述第三有源区域中，
其中，在所述半导体衬底中，p型半导体区域被形成以便在平面图中包括所述第一有源区域、所述第二有源区域和所述第三有源区域；
其中，在所述第二有源区域中的所述p型半导体区域上方，用于提供接地电势的接触部分被形成并且被电耦合到所述p型半导体区域，
其中，所述光电二极管具有第一n型半导体区域，所述第一n型半导体区域形成在所述第一有源区域中的所述p型半导体区域中，
其中，所述传输晶体管具有第二n型半导体区域，所述第二n型半导体区域形成在所述第一有源区域中的所述p型半导体区域中，以用作所述传输晶体管的漏极区域，
其中，所述像素晶体管具有第三n型半导体区域，所述第三n型半导体区域形成在所述第三有源区域中的所述p型半导体区域中，以用作所述像素晶体管的源极区域或漏极区域，
其中，所述第一n型半导体区域还用作所述传输晶体管的源极区域，以及
其中，在所述第三n型半导体区域中引入吸附元素，而在所述第二有源区域中的所述p型半导体区域中没有引入所述吸附元素。
13.根据权利要求12所述的半导体器件，
其中，在所述第二有源区域中的所述p型半导体区域上方形成第一金属硅化物层；
其中，在所述第一金属硅化物层上方形成所述接触部分；以及
其中，所述接触部分经由所述第一金属硅化物层电耦合到所述p型半导体区域。
14.根据权利要求12所述的半导体器件，
其中所述吸附元素是碳。
15.根据权利要求12所述的半导体器件，
其中，在所述第二n型半导体区域中也引入所述吸附元素。
16.根据权利要求12所述的半导体器件，
其中，在所述第二n型半导体区域中没有引入所述吸附元素。
17.根据权利要求12所述的半导体器件，
其中，在所述第三n型半导体区域上方形成第二金属硅化物层。
18.根据权利要求12所述的半导体器件，
其中，在所述第一n型半导体区域上方没有引入所述吸附元素。
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