TW201733104A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201733104A
TW201733104A TW106101082A TW106101082A TW201733104A TW 201733104 A TW201733104 A TW 201733104A TW 106101082 A TW106101082 A TW 106101082A TW 106101082 A TW106101082 A TW 106101082A TW 201733104 A TW201733104 A TW 201733104A
Authority
TW
Taiwan
Prior art keywords
region
type semiconductor
active region
semiconductor region
active
Prior art date
Application number
TW106101082A
Other languages
English (en)
Other versions
TWI716528B (zh
Inventor
神野健
後藤洋太郎
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201733104A publication Critical patent/TW201733104A/zh
Application granted granted Critical
Publication of TWI716528B publication Critical patent/TWI716528B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14698—Post-treatment for the devices, e.g. annealing, impurity-gettering, shor-circuit elimination, recrystallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明之課題係使半導體裝置之性能提高。 半導體裝置具有像素，該像素包含有形成有光電二極體PD及傳送電晶體TX之活性區域AcTP、及接地電位供給用活性區域AcG。於活性區域AcG之 p 型半導體裝置區域上配置有接地電位供給用插塞Pg1。形成於活性區域AcTP之傳送電晶體TX的汲極用 n 型半導體區域導入有吸氣用元素，而活性區域AcG之 p 型半導體區域則未導入吸氣用元素。

Description

半導體裝置
本發明係有關於一種半導體裝置，可適合利用於例如具有固態成像元件之半導體裝置。
固態成像元件進行了使用CMOS(Complementary Metal Oxide Semiconductor：互補金氧半導體)之固態成像元件(CMOS影像感測器)的開發。此CMOS影像感測器具有包含有光電二極體及傳送用電晶體之複數的像素而構成。
日本專利公開公報2014-7316號(專利文獻1)記載有在CMOS影像感測器，於配置有施加接地電位之接觸部的活性區域配置吸除區域。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利公開公報2014-7316號
[發明欲解決之課題] 雖有具有光電轉換元件之半導體裝置，但期望在該種半導體裝置亦可使半導體裝置之性能儘量提高。
其他之課題及新特徵從本說明書之記述及附加圖式應可清楚明白。 [解決課題之手段]
根據一實施形態，半導體裝置具有像素，該像素包含有形成有光電二極體及傳送用電晶體之第1活性區域及接地電位供給用第2活性區域。於第2活性區域之 p 型半導體區域上形成有金屬矽化物層，並於該金屬矽化物層上配置有接地電位供給用接觸部。形成於第1活性區域之傳送用電晶體的汲極用 n 型半導體區域導入有吸氣用元素，而第2活性區域之 p 型半導體區域則未導入吸氣用元素。
又，根據一實施形態，具有像素，該像素包含有形成有光電二極體及傳送用電晶體之第1活性區域、接地電位供給用第2活性區域及形成有像素電晶體之第3活性區域。於第2活性區域之 p 型半導體區域上形成有金屬矽化物層，並於該金屬矽化物層上配置有接地電位供給用接觸部。形成於第3活性區域之像素電晶體的源極或汲極用 n 型半導體區域導入有吸氣用元素，而第2活性區域之 p 型半導體區域則未導入吸氣用元素。 [發明的功效]
根據一實施形態，可使半導體裝置之性能提高。
在以下之實施形態中，為了方便而有其必要時，分割成複數之段或實施形態來說明，除了特別明示之情形外，該等並非彼此無關，有其中一者係另一者之一部分或全部的變形例、細節、補充說明等之關係。又，在以下之實施形態中，提及要件之數等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上顯而易見限定為特定數之情形等外，並非限定在該特定數，可為特定數以上，亦可為以下。再者，在以下之實施形態中，其構成要件(亦包含要件步驟等)除了特別明示之情形及認為原理上顯而易見為必要之情形外，未必為必要是無須贅言的。同樣地，在以下之實施形態中，提及構成要件等之形狀、位置關係等時，除了特別明示之情形及認為原理上顯而易見並非如此之情形等外，包含實質上與其形狀等近似或類似者等。此點上述數值及範圍亦相同。
以下，依據圖式，詳細地說明實施形態。此外，在用以說明實施形態之所有圖中，對具有同一功能之構件附上同一符號，而省略其重複之說明。又，在以下之實施形態中，除了特別必要時以外，原則上不重複同一或同樣之部分的說明。
又，在實施形態使用之圖式中，即使為剖面圖，為了易觀看圖式，亦有省略剖面線之情形。又，即使為平面圖，為了易觀看圖式，亦有附上剖面線之情形。
(實施形態1) 以下，一面參照圖式，一面就本實施形態1之半導體裝置的構造及製程詳細地說明。在本實施形態1中，就半導體裝置係作為從半導體基板之表面側入射光的表面照射型影像感測器之CMOS影像感測器之例作說明。
＜半導體裝置之結構＞ 圖1係顯示本實施形態之半導體裝置的結構例之電路方塊圖。圖2係顯示像素之結構例的電路圖。此外，在圖1中，顯示配置成陣列狀(行列狀)之4行4列(4×4)的16個像素，像素之排列數不限於此，可進行各種變更，舉例而言，實際上用於照相機等電子機器之像素數有數百萬像素數。
在圖1所示之像素區域1A，複數之像素PU配置成陣列狀，並於其周圍配置有垂直掃描電路VSC及水平掃描電路HSC等驅動電路。各像素(單元格、像素單元)PU配置於選擇線SL及輸出線(輸出信號線)OL之交點。選擇線SL與垂直掃描電路VSC連接，輸出線OL分別與列電路CLC連接。列電路CLC透過開關SWT與輸出放大器AP連接。各開關SW與水平掃描電路HSC連接，而以水平掃描電路HSC控制。
舉例而言，從以垂直掃描電路VSC及水平掃描電路HSC選擇之像素PU讀取的電信號透過輸出線OL及輸出放大器AP輸出。
如圖2或圖3所示，像素PU之結構以光電二極體PD及電晶體RST、TX、SEL、AMI構成。該等電晶體RST、TX、SEL、AMI分別以n通道型MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣體半導體場效電晶體)形成。在此當中，電晶體RST係重置電晶體(重置用電晶體)，電晶體TX係傳送電晶體(傳送用電晶體)，電晶體SEL係選擇電晶體(選擇用電晶體)，電晶體AMI係放大電晶體(放大用電晶體)。此外，傳送電晶體TX係傳送以光電二極體PD生成之電荷的傳送用電晶體。由於傳送電晶體TX、重置電晶體RST、選擇電晶體SEL及放大電晶體AMI對各像素而設，故可視為像素電晶體(像素用電晶體)。又，除了該等電晶體外，亦有裝入其他電晶體或電容元件等元件之情形。又，該等電晶體之連接形態有各種變形、應用形態。
於圖2顯示2個像素PU之電路結構例。即，於圖2顯示具有光電二極體PD1之像素PU及具有光電二極體PD2的像素PU共2個像素PU之電路結構例。
此外，圖2顯示2個像素PU共用放大電晶體AMI、選擇電晶體SEL及重置電晶體RST之情形的電路例。此時，對1個光電二極體PD設1個傳送電晶體TX，相對於此，對2個光電二極體PD(PD1、PD2)設1組之放大電晶體AMI、選擇電晶體SEL及重置電晶體RST。對光電二極體PD1設置之傳送電晶體TX係傳送電晶體TX1，對光電二極體PD2設置之傳送電晶體TX係傳送電晶體TX2。
在圖2所示之電路例中，於接地電位(GND)與節點N1之間串聯有光電二極體PD1及傳送電晶體TX1，並於接地電位(GND)與節點N1之間串聯有光電二極體PD2及傳送電晶體TX2。接地電位(GND)亦可視為大地電位。光電二極體(PD1、PD2)及傳送電晶體(TX1、TX2)中，光電二極體(PD1、PD2)在接地電位(GND)側，傳送電晶體(TX1、TX2)在節點N1側。又，光電二極體PD1與傳送電晶體TX1之串聯電路及光電二極體PD2與傳送電晶體TX2之串聯電路並聯於接地電位(GND)與節點N1之間。即，光電二極體PD1透過傳送電晶體TX1且光電二極體PD2透過傳送二極體TX2連接於共通之節點N1。光電二極體PD係PN接合二極體，以例如複數之 n 型或 p 型雜質擴散區域(半導體區域)構成。
於節點N1與電源電位(電源電位線)VDD之間連接有重置電晶體RST。電源電位VDD係電源電位線之電位。於電源電位VDD與輸出線(輸出信號線)OL之間串聯有選擇電晶體SEL及放大電晶體AMI。選擇電晶體SEL及放大電晶體AMI中，放大電晶體AMI在電源電位VDD側，選擇電晶體SEL在輸出線OL側。此放大電晶體AMI之閘極電極連接於節點N1。又，重置電晶體RST之閘極電極連接於重置線LRST。再者，選擇電晶體SEL之閘極電極與選擇線SL連接，傳送電晶體TX之閘極電極與傳送線(第2選擇線)LTX連接。惟，傳送電晶體TX1之閘極電極與傳送線LTX1連接，傳送電晶體TX2之閘極電極與傳送線LTX2連接。
舉例而言，將傳送線LTX(LTX1、LTX2)及重置線LRST起動(呈高位準)而使傳送電晶體TX(TX1、TX2)及重置電晶體RST為開啟狀態。結果，光電二極體PD(PD1、PD2)之電荷脫離而空乏化。因此，重置電晶體RST具有釋出光電二極體PD之電荷的重置電晶體之功能。之後，使傳送電晶體TX(TX1、TX2)為關閉狀態。
隨後，當開啟例如照相機等電子機器之機械快門時，在快門開啟之期間，在光電二極體PD(PD1、PD2)中，以入射光產生電荷並將之儲存。亦即，光電二極體PD(PD1、PD2)接收入射光而生成電荷。
接著，關閉快門後，使重置線LRST停工(呈低位準)而使重置電晶體RST呈關閉狀態。進一步，將選擇線SL及傳送線LTX1起動(呈高位準)，而使選擇電晶體SEL及傳送電晶體TX1為開啟狀態。藉此，可將以光電二極體PD1生成之電荷傳送至傳送電晶體TX1之節點N1側的端部(浮接擴散區域FD1)。此時，浮接擴散區域FD1之電位變化成按照從光電二極體PD1傳送之電荷的值，此值以放大電晶體AMI放大並於輸出線OL顯現。因此，放大電晶體AMI具有放大按照從光電二極體PD傳送至浮接擴散區域FD之電荷的量之電信號的放大電晶體之功能。此輸出線OL之電位形成為電信號(受光信號)，並透過列電路CLC及開關SWT從輸出放大器AP讀取作為輸出信號。
又，將傳送線LTX2與傳送線LTX1錯開時間來起動(呈高位準)而使傳送電晶體TX2為開啟狀態，藉此，可將以光電二極體PD2生成之電荷傳送至傳送電晶體TX2之節點N1側的端部(浮接擴散區域FD2)。此時，浮接擴散區域FD2之電位亦是以放大電晶體AMI放大並於輸出線OL顯現，此輸出線OL之電位形成為電信號(受光信號)，並透過列電路CLC及開關SWT從輸出放大器AP讀取作為輸出信號。
浮接擴散區域FD(FD1、FD2)具有電荷儲存部或浮接擴散層之功能，以例如 n 型雜質擴散區域(半導體區域)構成。傳送電晶體TX1具有之浮接擴散區域FD係浮接擴散區域FD1，傳送電晶體TX2具有之浮接擴散區域FD係浮接擴散區域FD2。於圖2顯示個別設傳送電晶體TX1具有之浮接擴散區域FD1及傳送電晶體TX2具有之浮接擴散區域FD2的情形，亦可將傳送電晶體TX1之浮接擴散區域FD1及傳送電晶體TX2之浮接擴散區域FD2共通化。
圖3顯示圖1所示之1個像素PU的電路結構例。
不同於上述圖2之情形，圖3之情形係對1個光電二極體PD設有1組之傳送電晶體TX、放大電晶體AMI、選擇電晶體SEL及重置電晶體RST。即，上述圖2之情形係放大電晶體AMI、選擇電晶體SEL及重置電晶體RST為2個像素PU所共用，而圖3之情形則是放大電晶體AMI、選擇電晶體SEL及重置電晶體RST並非為2個像素PU所共用，而是對每個像素PU設置。此外，由於有關光電二極體PD、傳送電晶體TX、放大電晶體AMI、選擇電晶體SEL與重置電晶體RST之連接關係、功能及動作，為圖3之電路結構時，亦與上述圖2基本上相同，故在此省略重複之說明。
圖4~圖6係顯示本實施形態之半導體裝置的像素之平面圖。於圖4~圖6顯示相同之平面區域。
於圖4顯示活性區域(AcR、AcG、AcTP、AcAS)、閘極電極(GR、GT、GA、GS)及插塞(Pr1、Pr2、Prg、Pg1、Pfd、Pa、Ps、Pag、Psg)。在圖4，以虛線所示者係隱藏於閘極電極(GR、GT、GA、GS)下方之活性區域(AcTP、AcAS、AcG)的外周位置。在圖5中，將活性區域(AcR、AcG、AcTP、AcAS)附上斜線之剖面線來顯示，並將閘極電極(GR、GT、GA、GS)之位置以虛線顯示。在圖5之平面圖中，於附上斜線之剖面線的區域(活性區域AcR、AcG、AcTP、AcAS)以外之區域形成有後述之元件分離區域ST。又，在圖6中，將活性區域(AcR、AcG、AcTP、AcAS)之外周位置以實線顯示，並將導入有吸氣用元素之區域(對應以符號GE指示之區域)附上斜線之剖面線來顯示，並將閘極電極(GR、GT、GA、GS)之位置以虛線顯示。插塞(Pr1、Pr2、Prg、Pg1、Pfd、Pa、Ps、Pag、Psg)顯示於圖4，在圖5及圖6則省略圖示。
如圖4~圖6所示，本實施形態之半導體裝置的像素PU(參照圖1)具有配置有光電二極體PD及傳送電晶體TX之活性區域AcTP、配置有重置電晶體RST之活性區域AcR。再者，像素PU具有配置有選擇電晶體SEL及放大電晶體AMI之活性區域AcAS、及配置有與接地電位線(用以供給接地電位之配線)連接的插塞Pg1之活性區域AcG。
於活性區域AcR配置有閘極電極GR，並於其兩側之源極汲極區域上配置有插塞Pr1、Pr2。以此閘極電極GR及源極汲極區域構成重置電晶體RST。重置電晶體RST之源極汲極區域形成於活性區域AcR之半導體基板。
於活性區域AcTP配置閘極電極GT，俯視時，於閘極電極GT之兩側中的其中一側配置有光電二極體PD，於另一側配置有浮接擴散區域FD。光電二極體PD及浮接擴散區域FD形成於活性區域AcTP之半導體基板。光電二極體PD係PN接合二極體，以例如複數之 n 型或 p 型雜質擴散區域(半導體區域)構成。又，浮接擴散區域FD具有電荷儲存部或浮接擴散層之功能，以例如 n 型雜質擴散區域(半導體區域)構成。於此浮接擴散區域FD上配置有插塞pfd。
於活性區域AcAS配置有閘極電極GA及閘極電極GS，於活性區域AcAS之閘極電極GA側的端部配置有插塞Pa，於活性區域AcAS之閘極電極GS側的端部配置有插塞Ps。閘極電極GA及閘極電極GS之兩側係源極汲極區域，以此閘極電極GA及閘極電極GS與源極汲極區域構成串聯之選擇電晶體SEL及放大電晶體AMI。選擇電晶體SEL及放大電晶體AMI之源極汲極區域形成於活性區域AcAS之半導體基板。
於活性區域AcG上配置有插塞Pg1。此插塞Pg1與接地電位線(用以供給接地電位之配線)連接。是故，活性區域AcG係用以對半導體基板(阱區域)施加接地電位GND之供電區域。即，活性區域AcG係接地電位供給用活性區域。
又，於閘極電極GR、閘極電極GT、閘極電極GA及閘極電極GS上分別配置有插塞Prg、插塞Ptg、插塞Pag及插塞Psg。
將上述插塞Pr1、Pr2、Pg1、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg依需要以複數之配線層(例如後述之圖38~圖40所示的配線M1~M3)連接。藉此，可形成上述圖2或圖3所示之電路。
圖7係顯示形成本實施形態之半導體裝置的半導體晶圓及晶片區域的平面圖。如圖7所示，半導體晶圓WF(相當於後述半導體基板SB之半導體晶圓)具有複數之晶片區域CHP，圖1所示之像素區域1A與周邊電路區域2A一同形成於1個晶片區域CHP。如上述，在各晶片區域CHP之像素區域1A，複數之像素PU配置(排列)成陣列狀。於各晶片區域CHP之周邊電路區域2A配置有邏輯電路(logic circuit)。此邏輯電路運算從例如像素區域1A輸出之輸出信號，並依據此運算結果，輸出圖像資料。晶片區域CHP係從此處取得1個半導體晶片之區域，半導體晶圓WF之各晶片區域CHP分別形成相同之結構(像素區域1A及周邊電路區域2A)。半導體晶圓WF之後以切割切斷，單片化之各晶片區域CHP形成為半導體晶片。
圖8係顯示形成於本實施形態之半導體裝置的周邊電路區域之電晶體的平面圖。
如圖8所示，於周邊電路區域2A配置有作為邏輯電晶體之周邊電晶體LT。實際上，於周邊電路區域2A形成有複數之n通道型MISFET及複數之p通道型MISFET作為構成邏輯電路之電晶體，於圖8顯示構成邏輯電路之電晶體中的1個n通道型MISFET作為周邊電晶體LT。
如圖8所示，於周邊電路區域2A形成有活性區域AcL，於此活性區域AcL配置有周邊電晶體LT之閘極電極GL，於閘極電極GL之兩側、亦是活性區域AcL之內部形成有周邊電晶體LT之源極汲極區域。又，於周邊電晶體LT之源極汲極區域上配置有插塞Pt1、Pt2。
在圖8中，僅顯示1個周邊電晶體LT，實際上，於周邊電路區域2A配置有複數之電晶體。藉以複數之配線層(後述之配線M1~M3)連接該等複數之電晶體的源極汲極區域上之插塞或閘極電極上之插塞，可構成邏輯電路。又，亦有將MISFET以外之元件、例如電容元件或其他結構之電晶體等裝入至邏輯電路之情形。
此外，在以下，說明周邊電晶體LT為n通道型MISFET之例，周邊電晶體LT可為p通道型MISFET，亦可為n通道型MISFET及p通道型MISFET兩者。
圖9及圖10係顯示形成於本實施形態之半導體裝置的像素區域之複數的像素之平面圖。於圖9及圖10顯示相同之平面區域。此外，圖9顯示與上述圖4相同之要件，在圖9中，以虛線所示者係隱藏於閘極電極(GR、GT、GA、GS)下方之活性區域(AcTP、AcAS、AcR)之外周位置。又，圖10顯示與上述圖6相同之要件，在圖10中，將活性區域(AcR、AcG、AcTP、AcAS)之外周位置以實線顯示，又，將導入有吸氣用元素之區域(對應以符號GE指示之區域)附上斜線之剖面線來顯示，並將閘極電極(GR、GT、GA、GS)之位置以虛線顯示。
如圖9及圖10所示，在像素區域1A，圖3所示之像素PU在X方向及Y方向排列配置複數個，而構成像素陣列。在圖9及圖10中，一例係顯示2×2共4個之像素PU，像素之排列數可作各種變更。又，圖9及圖10之情形採用上述圖2之電路結構，在圖9及圖10上下排列之2個像素共有1組之放大電晶體AMI、選擇電晶體SEL及重置電晶體RST。又，圖9及圖10顯示了根據上述圖2之電路結構時的像素電晶體(TX、RST、SEL、AMI)之配置，而當根據上述圖3之電路結構時，配置於在圖9及圖10之上下相鄰的光電二極體PD之間的像素電晶體之數比圖9及圖10之情形增加。
＜像素區域及周邊電路區域之元件構造＞ 接著，一面參照本實施形態之半導體裝置的剖面圖(圖11~圖16)，一面說明本實施形態之半導體裝置的構造。
圖11~圖16係本實施形態之半導體裝置的主要部分剖面圖。惟，在圖11~圖16，有關層間絕緣膜IL1及配線M1之上方的構造，省略了圖示。有關層間絕緣膜IL1及配線M1之上方的構造，顯示於後述圖38~圖40。
圖11之剖面圖大致對應上述圖4之A-A線的剖面圖，圖12之左側的剖面圖大致對應上述圖4之B-B線的剖面圖，圖12之右側的剖面圖大致對應上述圖4之C-C線的剖面圖。又，圖13之左側的剖面圖大致對應上述圖4之D-D線的剖面圖，圖13之右側的剖面圖大致對應上述圖8之E-E線的剖面圖。因此，圖11之剖面圖、圖12之左側的剖面圖、圖12之右側的剖面圖、圖13之左側的剖面圖係像素區域1A(參照圖7)之主要部分剖面圖，圖13之右側的剖面圖係周邊電路區域2A(參照上述圖7)之主要部分剖面圖。又，圖14顯示與圖11相同之截面，圖15顯示與圖12相同之截面，圖16顯示與圖13相同之截面。為易理解本實施形態之特徵，在圖14~圖16中，省略圖11~圖13所示之半導體基板SB及形成於半導體基板SB內之各半導體區域的斜線之剖面線，並且將導入有吸氣用元素之區域(對應以符號GE指示之區域)附上圓點之剖面線來顯示。藉一併參照圖11~圖13及圖14~圖16，可易理解半導體基板SB之哪個區域導入有吸氣用元素。
如圖11所示，於半導體基板SB之像素區域1A的活性區域AcTP形成有光電二極體PD及傳送電晶體TX。光電二極體PD由形成於半導體基板SB之 p 型阱PW1、 n 型半導體區域( n 型阱)NW及p+ 型半導體區域PR構成。又，如圖12所示，於半導體基板SB之像素區域1A的活性區域AcAS形成有選擇電晶體SEL及放大電晶體AMI。又，如圖13所示，於半導體基板SB之像素區域1A的活性區域AcR形成有重置電晶體RST。再者，如圖13所示，於半導體基板SB之周邊電路區域2A的活性區域AcL形成有周邊電晶體LT。
半導體基板SB係由導入有例如由磷(P)或砷(As)等 n 型雜質(予體)之 n 型單晶矽等構成的半導體基板(半導體晶圓)。另一形態係亦可令半導體基板SB為所謂之磊晶晶圓。當令半導體基板SB為磊晶晶圓時，藉使由導入有 n 型雜質之n- 型單晶矽構成的磊晶層成長於導入有例如 n 型雜質之n+ 型單晶矽基板或導入有 p 型雜質之p+ 型單晶矽基板的主面上，可形成半導體基板SB。
於活性區域AcTP、AcR、AcAS、AcG、AcL各自之外周配置有由絕緣體構成之元件分離區域ST。即，活性區域AcTP、AcR、AcAS、AcG、AcL俯視時，分別以元件分離區域ST包圍。如此，以元件分離區域ST包圍之半導體基板SB的露出區域形成為活性區域AcTP、活性區域AcR、活性區域AcAS、活性區域AcG及活性區域AcL等活性區域。
此外，言及「俯視時」或「從平面上來觀看」等時係指在平行於構成半導體裝置之半導體基板SB的主面之平面觀看的情形。
從半導基板SB之主面至預定深度形成有 p 型阱( p 型半導體區域)PW1、PW2。 p 型阱PW1形成於活性區域AcTP、AcR、AcAS、AcG。即， p 型阱PW1形成在像素區域1A之大約全體。因此，活性區域AcTP、AcR、AcAS、AcG俯視時，被 p 型阱PW1包圍在內。又， p 型阱PW2形成於活性區域AcL。即， p 型阱PW2在周邊電路區域2A，形成於形成有n通道型MISFET之區域(活性區域)。 p 型阱PW1及 p 型阱PW2皆係導入有硼(B)等 p 型雜質之 p 型半導體區域。
又， p 型阱PW1亦可以1個 p 型半導體區域形成，另一形態係亦可藉複數之 p 型半導體區域(例如 p 型雜質濃度不同之複數的 p 型半導體區域)連續連結而相互電性連接，而形成 p 型阱PW1。因此，後述之 p 型半導體區域PH亦可視為 p 型阱PW1之一部分。
如圖11所示，在活性區域AcTP之半導體基板SB中， n 型半導體區域( n 型阱)NW形成為被 p 型阱PW1包圍在內。 n 型半導體區域NW係導入有磷(P)或砷(As)等 n 型雜質之 n 型半導體區域。 n 型半導體區域NW之平面形狀為例如大約矩形。
n 型半導體區域NW係用以形成光電二極體PD之 n 型半導體區域，傳送電晶體TX之源極區域也以 n 型半導體區域NW形成。即， n 型半導體區域NW主要形成於形成有光電二極體PD之區域， n 型半導體區域NW之一部分形成於與傳送電晶體TX之閘極電極GT在平面上(俯視時)重疊之位置。 n 型半導體區域NW(之底面)的深度比 p 型阱PW1(之底面)的深度淺， n 型半導體區域NW形成為被 p 型阱PW1包圍在內。
於 n 型半導體區域NW之表面的一部分形成有p+ 型半導體區域PR。p+ 型半導體區域PR係以高濃度導入(摻雜)有硼(B)等 p 型雜質之p+ 型半導體區域，p+ 型半導體區域PR之雜質濃度( p 型雜質濃度)高於 p 型阱PW1之雜質濃度( p 型雜質濃度)。因此，p+ 型半導體區域PR之導電率(電導率)高於 p 型阱PW1之導電率(電導率)。
p+ 型半導體區域PR(之底面)的深度比 n 型半導體區域NW(之底面)的深度淺。p+ 型半導體區域PR主要形成於 n 型半導體區域NW之表層部分(表面部分)。因此，於半導體基板SB之厚度方向觀看時，便形成為於最上層之p- 型半導體區域PR之下方存在 n 型半導體區域NW且於 n 型半導體區域NW之下方存在 p 型阱PW1的狀態。
又，在未形成 n 型半導體區域NW之區域中，p+ 型半導體區域PR之一部分接觸 p 型阱PW1。即，p+ 型半導體區域PR具有正下方存在 n 型半導體區域NW並與該 n 型半導體區域NW接觸之部分及正下方存在 p 型阱PW1並與該 p 型阱PW1接觸之部分。
於 p 型阱PW1與 n 型半導體區域NW之間形成PN接合。又，於p+ 型半導體區域PR與 n 型半導體區域NW之間形成PN接合。以 p 型阱PW1( p 型半導體區域)、 n 型半導體區域NW及p+ 型半導體區域PR形成光電二極體(PN接合二極體)PD。
光電二極體(PN接合二極體)PD主要以 n 型半導體區域NW及 p 型阱PW1(即，以 n 型半導體區域NW及 p 型阱PW1之PN接合)形成。
p+ 型半導體區域PR係為了抑制依據形成於半導體基板SB之表面的許多界面態的電子之產生而形成的區域。即，在半導體基板SB之表面區域，因界面態之影響，即使在未照射光之狀態下仍產生電子，而有引起暗電流產生之情形。因此，藉於以電子為多數載子之 n 型半導體區域NW的表面形成以電洞(電洞)為多數載子之p+ 型半導體區域PR，可抑制在未照射光之狀態下的電子之產生，而抑制暗電流之增加。因而，p+ 型半導體區域PR具有使從光電二極體最表面湧出之電子與該p+ 型半導體區域PR的電洞再結合而使暗電流降低的功用。
光電二極體PD係受光元件。又，光電二極體PD亦可視為光電轉換元件。光電二極體PD具有將所輸入之光進行光電轉換而生成電荷並儲存所生成之電荷的功能，傳送電晶體TX具有作為從光電二極體PD傳送以光電二極體PD儲存之電荷之際的開關之功用。
又，閘極電極GT形成為與 n 型半導體區域NW之一部分在平面上重疊。此閘極電極GT係傳送電晶體TX之閘極電極，透過閘極絕緣膜GF形成(配置)於半導體基板SB上。側壁間隔件(側壁絕緣膜)SW形成於閘極電極GT之側壁上作為側壁絕緣膜。
在活性區域AcTP之半導體基板SB( p 型阱PW1)，於閘極電極GT之兩側中的其中一側形成有上述 n 型半導體區域NW，於另一側形成 n 型半導體區域NR。 n 型半導體NR係以高濃度導入(摻雜)有磷(P)或砷(As)等 n 型雜質之n+ 型半導體區域。 n 型半導體區域NR係作為浮接擴散區域(浮接擴散層)FD之半導體區域，亦為傳送電晶體TX之汲極區域。 n 型半導體區域NR形成於 p 型阱PW1內。
n 型半導體區域NR具有傳送電晶體TX之汲極區域的功能，亦可視為浮接擴散區域(浮接擴散層)FD。又， n 型半導體區域NW係光電二極體PD之構成要件，亦可具有傳送電晶體TX之源極用半導體區域的功能。即，傳送電晶體TX之源極區域以 n 型半導體區域NW形成。因此， n 型半導體區域NW及閘極電極GT宜為閘極電極GT之一部分(源極側)與 n 型半導體區域NW之一部分在平面上(俯視時)重疊的位置關係。 n 型半導體區域NW與 n 型半導體區域NR形成為彼此隔著傳送電晶體TX之通道形成區域(對應閘極電極GT之正下方的基板區域)而拉開間隔。此外，於閘極電極GT與傳送電晶體TX的通道形成區域之間存在閘極絕緣膜GF。
光電二極體PD與傳送電晶體TX成對地形成於共通之活性區域AcTP。即，光電二極體PD與傳送電晶體TX彼此相鄰地形成於相同之活性區域AcTP。因此， n 型半導體區域NW與 n 型半導體區域NR皆形成於相同之活性區域AcTP，俯視時， n 型半導體區域NW與 n 型半導體區域NR之間並不存在元件分離區域ST。
於光電二極體PD之表面、即 n 型半導體區域NW及p+ 型半導體區域PR之表面形成有蓋式絕緣膜CP。此蓋式絕緣膜CP可具有保護膜之功能，而可發揮功能將半導體基板SB之表面特性、即界面特性保持良好。又，蓋式絕緣膜CP亦有具有反射防止膜之功能的情形。蓋式絕緣膜CP之一部分(端部)亦可上到閘極電極GT上。
又，如上述圖4之平面圖、圖12及圖13之剖面圖所示，在像素區域1A中，重置電晶體RST形成於被元件分離區域ST包圍周圍之活性區域AcR，選擇電晶體SEL及放大電晶體AMI形成於被元件分離區域ST包圍周圍之活性區域AcAS。
即，如圖13所示，在活性區域AcR，重置電晶體RST用閘極電極GR透過閘極絕緣膜GF形成於半導體基板SB( p 型阱PW1)上，並於該閘極電極GR之兩側的半導體基板SB( p 型阱PW1)內形成有重置電晶體RST用之源極汲極區域( n 型半導體區域)SD。另，「源極汲極區域」亦可顯示為「源極/汲極區域」，對應「源極或汲極用半導體區域」。又，如圖12所示，在活性區域AcAS中，放大電晶體AMI用閘極電極GA及選擇電晶體SEL用閘極電極GS透過閘極絕緣膜GF形成於半導體基板SB( p 型阱PW1)上。再者，如圖12所示，在活性區域AcAS，於閘極電極GA之兩側的半導體基板SB( p 型阱PW1)內形成有放大電晶體AMI用源極汲極區域SD，又，於閘極電極GS之兩側的半導體基板SB( p 型阱PW1)內形成有選擇電晶體SEL用源極汲極區域SD。此外，由於選擇電晶體SEL與放大電晶體AMI串聯，故共有其中一源極汲極區域SD。於閘極電極GR、GA、GS之側壁上形成有側壁間隔件SW作為側壁絕緣膜。源極汲極區域SD由 n 型半導體區域構成，亦可具有LDD(Lightly Doped Drain：輕摻雜汲極)構造。
又，活性區域AcG係用以對半導體基板SB( p 型阱PW1)供給(施加)接地電位(GND)之供電區域，俯視時，以元件分離區域ST包圍周圍。如圖12所示，於活性區域AcG之表面(表層部)形成有金屬矽化物層SC。
於活性區域AcG之金屬矽化物層SC的下方存在 p 型半導體區域PH，並於該 p 型半導體區域PH之下方存在 p 型阱PW1。因此，活性區域AcG之金屬矽化物層SC與 p 型半導體區域PH電性連接，又， p 型半導體區域PH與 p 型阱PW1電性連接。 p 型半導體區域PH之雜質濃度( p 型雜質濃度)高於 p 型阱PW1之雜質濃度( p 型雜質濃度)。
於活性區域AcG之金屬矽化物層SC上配置有接地電位(GND)供給用插塞PG、亦即插塞Pg1，插塞Pg1之底面與活性區域AcG之表面的金屬矽化物層SC接觸而電性連接。因此，插塞Pg1透過活性區域AcG之表面的金屬矽化物層SC及金屬矽化物層SC下方之 p 型半導體區域PH，電性連接於活性區域AcG之半導體基板SB( p 型阱PW1)。插塞Pg1電性連接於配線M1中之接地電位供給用配線(M1)。因此，從插塞Pg1透過活性區域AcG之表面的金屬矽化物層SC，對活性區域AcG之半導體基板SB( p 型半導體區域PH及 p 型阱PW1)施加接地電位(GND)。藉此，可從插塞Pg1對像素區域1A之半導體基板SB( p 型半導體區域PH及 p 型阱PW1)供給接地電位(GND)。從插塞Pg1對像素區域1A之半導體基板SB( p 型半導體區域PH及 p 型阱PW1)供給的接地電位(GND)亦可對活性區域AcTP、AcAS、AcR之 p 型阱PW1供給。
此外，圖12之情形係存在活性區域AcG之金屬矽化物層SC的 p 型半導體區域PH，另一形態係亦可省略 p 型半導體區域PH之形成。省略 p 型半導體區域PH之形成時， p 型阱PW1存在於活性區域AcG之金屬矽化物層SC的下方。又，形成 p 型半導體區域PH時，亦可將 p 型半導體區域PH與 p 型阱PW1合併之區域全體視為 p 型半導體區域。不論何種情形， p 型半導體區域( p 型半導體PH或 p 型阱PW1)存在於活性區域AcG之金屬矽化物層SC下方，換言之，活性區域AcG之金屬矽化物層SC形成於 p 型半導體區域( p 型半導體區域PH或 p 型阱PW1)之表面。
又，如圖11所示，在活性區域AcTP中，亦於浮接擴散區域FD( n 型半導體區域NR)之表面(表層部)形成有金屬矽化物層SC，又，如圖12及圖13所示，在活性區域AcR及活性區域AcAS，亦於源極汲極區域SD之表面(表層部)形成有金屬矽化物層SC。又，閘極電極GA、GS、GR以矽(聚矽)形成時，亦可於閘極電極GA、GS、GR之表面(表層部)形成金屬矽化物層SC。
又，如上述圖8之平面圖及圖13之右側的剖面圖所示，在周邊電路區域2A，周邊電晶體LT形成於周圍被元件分離區域ST包圍之活性區域AcL。
即，如圖13所示，在活性區域AcL，周邊電晶體LT用閘極電極GL透過閘極絕緣膜GF形成於半導體基板SB( p 型阱PW2)上，並於該閘極電極GL之兩側的半導體基板SB( p 型阱PW2)內形成有周邊電晶體LT用之源極汲極區域( n 型半導體區域)SDL。於閘極電極GL之側壁上形成有側壁間隔件SW作為側壁絕緣膜。周邊電晶體LT用源極汲極區域SDL由 n 型半導體區域構成，亦可具有LDD構造。
此外，實際上，於周邊電路區域2A形成有複數之n通道型MISFET及複數之p通道型MISFET作為構成邏輯電路之電晶體，於圖13顯示構成邏輯電路之電晶體中的1個n通道型MISFET作為周邊電晶體LT。
又，如圖13所示，在活性區域AcL，亦於源極汲極區域SDL之表面(表層部)形成有金屬矽化物層SC。又，閘極電極GL以矽(聚矽)形成時，亦可於閘極電極GL之表面(表層部)形成金屬矽化物層SC。
在本實施形態中，在像素區域1A，在形成光電二極體PD及傳送電晶體TX之活性區域AcTP的半導體基板SB中， n 型半導體區域NR(浮接擴散區域FD)導入有諸如碳(C)之吸氣用元素。在形成光電二極體PD及傳送電晶體TX之活性區域AcTP的 半導體基板SB，形成有光電二極體PD之區域未導入諸如碳(C)之吸氣用元素。即，諸如碳(C)之吸氣用元素導入至活性區域AcTP之閘極電極GT的兩側中之汲極側( n 型半導體區域NR)，但未導入至源極側(光電二極體PD側)。因此， n 型半導體區域NW及p+ 型半導體區域PR未導入諸如碳(C)之吸氣用元素。
又，在像素區域1A中，放大電晶體AMI、選擇電晶體SEL及重置電晶體RST各自之源極汲極區域SD並未導入諸如碳(C)之吸氣用元素。從另一觀點而言，在像素區域1A中，形成放大電晶體AMI及選擇電晶體SEL之活性區域AcAS的半導體基板SB與形成重置電晶體RST之活性區域AcR的半導體基板並未導入諸如碳(C)之吸氣用元素。
又，在像素區域1A中，接地電位(GND)供給用活性區域AcG之半導體基板SB未導入諸如碳(C)之吸氣用元素。即，活性區域AcG之 p 型半導體區域PH及 p 型阱PW1並未導入諸如碳(C)之吸氣用元素。
又，在周邊電路區域2A，周邊電晶體(LT)之源極汲極區域(SDL)並未導入諸如碳(C)之吸氣用元素。從另一觀點而言，在周邊電路區域2A，形成周邊電晶體(LT)之活性區域(AcL)的半導體基板SB並未導入諸如碳(C)之吸氣用元素。
細節後述，吸氣用元素係為了捕獲污染金屬而抑制或防止污染金屬擴散至光電二極體PD而設。吸氣用元素宜為碳(C)。
接著，參照圖11~圖13，就形成於半導體基板SB上之層間絕緣膜及配線作說明。
如圖11~圖13所示，層間絕緣膜IL1於包含像素區域1A及周邊電路區域2A之半導體基板SB的主面整面上形成為覆蓋閘極電極GT、GR、GA、GS、GL、蓋式絕緣膜CP及側壁間隔件SW。層間絕緣膜IL1形成於半導體基板SB之主面整體上。
層間絕緣膜IL1以將例如TEOS(Tetra Ethyl Ortho Silicate：正矽酸乙酯)作為原料的氧化矽膜形成。於層間絕緣膜IL1形成有接觸孔(貫穿孔、通孔)，於各接觸孔埋入有導電性插塞(連接用導體部、接觸部)PG。插塞PG形成於例如 n 型半導體區域NR上、源極汲極區域SD、SDL上、閘極電極GT、GR、GA、GS、GL上等。插塞PG可視為接觸部。
配置於閘極電極GT上並電性連接之插塞PG係上述圖4之插塞Ptg，配置於閘極電極GR上並電性連接之插塞PG係上述圖4之插塞Prg。又，配置於閘極電極GA上並電性連接之插塞PG係上述圖4之插塞Pag，配置於閘極電極GS上並電性連接之插塞PG係上述圖4之插塞Psg。又，配置於 n 型半導體區域NR(浮接擴散區域FD)並電性連接之插塞PG係上述圖4之插塞Pfd。再者，配置於活性區域AcG上並電性連接於該活性區域AcG之半導體基板SB( p 型阱PW1)的插塞PG係上述圖4之插塞Pg1。又，配置於活性區域AcR之源極汲極區域SD(重置電晶體RST用源極汲極區域SD)中之其中一者上並電性連接之插塞PG係上述圖4之插塞Pr1。又，配置於活性區域AcR之源極汲極區域SD(重置電晶體RST用源極汲極區域SD)中之另一者上並電性連接之插塞PG係上述圖4之插塞Pr2。再者，配置於活性區域AcAS之源極汲極區域SD中的放大電晶體AMI用源極汲極區域SD上並電性連接之插塞PG係上述圖4之插塞Pa。又，配置於活性區域AcAS之源極汲極區域SD中的選擇電晶體SEL用源極汲極區域SD上並電性連接之插塞PG係上述圖4之插塞Ps。
埋入有插塞PG之層間絕緣膜IL1上形成有配線M1。配線M1係第1層配線層之配線。各插塞PG上存在配線M1，插塞PG與插塞PG上之配線M1電性連接。有關層間絕緣膜IL1及配線M1之上方的構造，在此省略其圖示及說明，但顯示於後述之圖38~圖40。
＜半導體裝置之製造方法＞ 接著，就本實施形態的半導體裝置之製造方法，參照圖17~圖40來說明。
圖17~圖40係本實施形態之半導體裝置的製程進行中之主要部分剖面圖。圖17~圖40中，圖17、圖20、圖23、圖26、圖29、圖32、圖35、圖38係相當於上述圖11之剖面圖、亦即在相當於上述圖4之A-A線的位置之剖面圖。又，圖17~圖40中，圖18、圖21、圖24、圖27、圖30、圖33、圖36、圖39係相當於上述圖12之剖面圖、亦即在相當於上述圖4之B-B線的位置之剖面圖(各圖之左側)及在相當於上述圖4之C-C線的位置之剖面圖(各圖之右側)。再者，在圖17~圖40中，圖19、圖22、圖25、圖28、圖31、圖34、圖37、圖40係相當於上述圖13之剖面圖、亦即在相當於上述圖4之D-D線的位置之剖面圖(各圖之左側)及在相當於上述圖7之E-E線的位置之剖面圖(各圖之右側)。
要製造本實施形態之半導體裝置，首先，如圖17~圖19所示，準備(預備)半導體基板(半導體晶圓)SB。
半導體基板SB係由例如導入磷(P)或砷(As)等 n 型雜質之 n 型單晶矽等構成的半導體基板(半導體晶圓)。另一形態係亦可令半導體晶圓SB為所謂之磊晶晶圓。
接著，於半導體基板SB形成元件分離區域ST。
元件分離區域ST由氧化矽膜等絕緣膜構成。元件分離區域ST可使用STI(Shallow Trench Isolation：淺溝槽隔離)法形成。使用STI法時，元件分離區域ST由埋入半導體基板SB之溝內的絕緣膜(例如氧化矽膜)構成。
即，以蝕刻等於半導體基板SB之主面形成元件分離溝(元件分離用溝)後，於半導體基板SB上將由氧化矽(例如臭氧TEOS氧化膜)等構成之絕緣膜形成為填埋元件分離溝。然後，使用CMP(Chemical Mechanical Polishing：化學機械研磨)法等來研磨此絕緣膜，而去除元件分離溝之外部的不必要之絕緣膜且於元件分離溝內留有絕緣膜，藉此，可形成由填埋元件分離溝之絕緣膜(絕緣體)構成的元件分離區域ST。又，另一形態係亦可使用LOCOS(Local oxidation of silicon：矽局部氧化)法取代STI法來形成元件分離區域ST。
以元件分離區域ST規定(劃分)活性區域AcTP、AcR、AcAS、AcG、AcL等半導體基板SB之活性區域。此外，活性區域AcTP、AcR、AcAS、AcG形成於像素區域1A，活性區域AcL形成於周邊電路區域2A。
接著，如圖20~圖22所示，於像素區域1A之半導體基板SB形成 p 型阱( p 型半導體區域)PW1。又，於周邊電路區域2A之半導體基板SB形成 p 型阱( p 型半導體區域)PW2。
p 型阱PW1、PW2分別形成於從半導體基板SB之主面至預定深度。 p 型阱PW1、PW2可藉於半導體基板SB注入例如硼(B)等 p 型雜質離子而形成。 p 型阱PW1及 p 型阱PW2不論先形成哪個皆可。
p 型阱PW1形成在像素區域1A之大致全體。因此，俯視時，活性區域AcTP、活性區域AcR、活性區域AcAS及活性區域AcG被 p 型阱PW1包圍在內。又， p 型阱PW2形成於周邊電路區域2A。
接著，在像素區域1A中，將傳送電晶體TX用閘極電極GT、重置電晶體RST用閘極電極GR、選擇電晶體SEL用閘極電極GS及放大電晶體AMI用閘極電極GA透過閘極絕緣膜GF形成於半導體基板SB( p 型阱PW1)上。又，在周邊電路區域2A，將周邊電晶體LT用閘極電極GL透過閘極絕緣膜GF形成於半導體基板SB( p 型阱PW2)上。
具體而言，可如以下進行，形成閘極電極。
即，首先，以洗淨處理等將半導體基板SB之主面清淨化後，於半導體基板SB之主面形成閘極絕緣膜GF用絕緣膜(例如氧化矽膜)。然後，於半導體基板SB上、亦即閘極絕緣膜GF用絕緣膜上使用CVD(Chemical Vapor Deposition：化學氣相沉積)法等，形成閘極電極用導電膜(例如多晶矽膜)後，使用光刻法及乾蝕刻法將此閘極電極用導電膜圖形化。藉此，可形成由已圖形化之導電膜(例如多晶矽膜)構成之閘極電極GT、GR、GS、GA、GL。殘留於閘極電極GT、GR、GS、GA、GL下方之閘極絕緣膜GF用絕緣形成為閘極絕緣膜GF。
接著，如圖23~圖25所示，以離子注入於像素區域1A之活性區域AcTP的半導體基板SB形成 n 型半導體區域NW。 n 型半導體區域NW可藉於像素區域1A之活性區域AcTP的半導體基板SB注入磷(P)或砷(As)等 n 型雜質離子而形成。
n 型半導體區域NW係用以形成光電二極體PD之 n 型半導體區域， n 型半導體區域NW(之底面)的深度比 p 型阱PW1(之底面)的深度淺， n 型半導體區域NW形成為被 p 型阱PW1包圍在內。因此， n 型半導體區域NW之底面與側面接觸 p 型阱PW1。又， n 型半導體區域NW並非形成於像素區域1A之活性區域AcTP全體，而是形成於活性區域AcTP之半導體基板SB的閘極電極GT之兩側的區域中之其中一側(源極側)，不形成於另一側(汲極側)。進行用以形成 n 型半導體區域NW的離子注入之際， n 型半導體區域NW形成預定區域以外之半導體基板SB以光阻圖形(圖中未示)覆蓋，而於 n 型半導體區域NW形成預定區域選擇性地注入 n 型雜質離子。
又，在此，就於形成閘極電極GT後以離子注入形成 n 型半導體區域NW之情形作了說明，另一形態係亦可於形成閘極電極GT前以離子注入形成 n 型半導體區域NW。舉例而言，亦可在以光阻圖形覆蓋 n 型半導體區域NW形成預定區域以外之狀態(亦即閘極電極GT形成預定區域等也以光阻圖形覆蓋之狀態)下，以離子注入形成 n 型半導體區域NW後，進行閘極電極形成步驟。於形成閘極電極GT前，以離子注入形成 n 型半導體區域NW時，具有不論閘極電極GT之構造(厚度)為何，皆可將 n 型半導體區域NW形成深之優點。
接著，以離子注入於像素區域1A之活性區域AcTP的半導體基板SB形成p+ 型半導體區域PR。
p+ 型半導體區域PR係以高濃度導入(摻雜)有 p 型雜質之 p 型半導體區域，p+ 型半導體區域PR之雜質濃度( p 型雜質濃度)高於 p 型阱PW1之雜質濃度( p 型雜質濃度)。p+ 型半導體區域PR(之底面)的深度比 n 型半導體區域NW(之底面)的深度淺，p+ 型半導體區域PR主要形成於 n 型半導體區域NW之表層部分(表面區域)。進行用以形成p+ 型半導體區域PR的離子注入之際，p+ 型半導體區域PR形成預定區域以外之半導體基板SB以光阻圖形(圖中未示)覆蓋，而於p+ 型半導體區域PR形成預定區域選擇性地注入 p 型雜質離子。
又，以離子注入形成p+ 型半導體區域PR後，亦可進行用以使結晶缺陷(主要因離子注入引起之結晶缺陷)回復之退火處理、亦即熱處理。
接著，如圖26~圖28所示，在像素區域1A中，以離子注入於活性區域AcTP之半導體基板SB的閘極電極GT之兩側的區域中之汲極側形成n- 型半導體區域(源極汲極延伸區域)EX1。n- 型半導體區域形成於閘極電極GT之兩側中的汲極側之半導體基板SB( p 型阱PW1)中。此外，汲極側對應形成有 n 型半導體區域NW之側的相反側。進行用以形成n- 型半導體區域EX1的離子注入之際，由於形成有 n 型半導體區域NW及p+ 型半導體區域PR之區域(源極側)以光阻圖形(圖中未示)覆蓋，故不於形成有 n 型半導體區域NW及p+ 型半導體區域PR之區域(源極側)形成n- 型半導體區域EX1。
又，在像素區域1A中，以離子注入於活性區域AcAS、AcR之半導體基板SB的各閘極電極GA、GS、GR之兩側的半導體基板SB( p 型阱PW1)中形成n- 型半導體區域(源極汲極延伸區域)EX2。又，在周邊電路區域2A中，以離子注入於閘極電極GL之兩側的半導體基板SB( p 型阱PW2)中形成n- 型半導體區域(源極汲極延伸區域)EX3。
n- 型半導體區域EX1、n- 型半導體區域EX2及n- 型半導體區域EX3可以相同之離子注入形成，亦可以不同之離子注入形成，不論如何，皆藉對半導體基板SB注入 n 型雜質離子而形成。
接著，於半導體基板SB之主面整面上將絕緣膜(側壁間隔件SW形成用絕緣膜)形成為覆蓋閘極電極GT、GA、GS、GR、GL後，以非等向蝕刻技術蝕刻該絕緣膜，藉此，於閘極電極GT、GA、GS、GR、GL之側壁上選擇性地留有該絕緣膜而形成側壁間隔件SW。於此蝕刻之際，預先於側壁間隔件SW形成用絕緣膜上形成光阻圖形(圖中未示)，並於該光阻圖形之下方留有側壁間隔件SW形成用絕緣膜，藉此，可形成蓋式絕緣膜CP。蓋式絕緣膜CP形成為覆蓋 n 型半導體區域NW及p+ 型半導體區域PR，蓋式絕緣膜CP之一部分(端部)亦可上至閘極電極GT上。此時，於閘極電極GT之兩側的側壁(源極側之側壁及汲極側之側壁)中的汲極側之側壁上形成側壁間隔件SW，源極側之側壁上則不形成側壁間隔件SW，源極側之側壁以蓋式絕緣膜CP覆蓋。
接著，在像素區域1A中，以離子注入於活性區域AcTP之半導體基板SB的閘極電極GT之兩側中的汲極側形成 n 型半導體區域NR。 n 型半導體區域NR形成於閘極電極GT之兩側中的汲極側之半導體基板SB( p 型阱PW1)中。進行用以形成 n 型半導體區域NR的離子注入之際，由於形成有 n 型半導體區域NW及p+ 型半導體區域PR之區域(源極側)以光阻圖形(圖中未示)覆蓋，故不於形成有 n 型半導體區域NW及p+ 型半導體區域PR之區域(源極側)形成 n 型半導體區域NR。
又，在像素區域1A，以離子注入於活性區域AcAS、AcR之半導體基板SB的各閘極電極GA、GS、GR之兩側的半導體基板SB( p 型阱PW1)中形成源極汲極區域SD。再者，在周邊電路區域2A，以離子注入於閘極電極GL之兩側的半導體基板SB( p 型阱PW2)中形成源極汲極區域SDL。
n 型半導體區域NR、源極汲極區域SD及源極汲極區域SDL可以相同之離子注入形成，亦可以不同之離子注入形成，不論如何，皆藉對半導體基板SB注入 n 型雜質離子而形成。
此外，進行形成n- 型半導體區域EX1的離子注入之際，閘極電極GT具有離子注入阻止遮罩之功能，於進行用以形成 n 型半導體區域NR的離子注入之際，閘極電極GT及其側壁上之側壁間隔件SW可具有離子注入阻止遮罩之功能。因此，n- 型半導體區域EX1可對閘極電極GT之汲極側的側壁自動對準而形成， n 型半導體區域NR可對閘極電極GT之側壁上的側壁間隔件SW自動對準而形成。因而，在活性區域AcTP之半導體基板SB，形成為下述狀態，前述狀態係n- 型半導體區域EX1位於側壁間隔件SW之下方，與通道形成區域(位於閘極電極GT之正下方的部分之基板區域)相鄰形成，又， n 型半導體區域NR與通道形成區域拉開n- 型半導體區域EX1之程度的距離且形成於與n- 型半導體區域EX1相鄰之位置。比起n- 型半導體區域EX1， n 型半導體區域NR之雜質濃度( n 型雜質濃度)較高，且底面之深度位置較深。
又，進行形成n- 型半導體區域EX2的離子注入之際，閘極電極GA、GS、GR具有離子注入阻止遮罩之功能，進行用以形成源極汲極區域SD的離子注入之際，閘極電極GA、GS、GR及其側壁上之側壁間隔件SW可具有離子注入阻止遮罩之功能。因此，n- 型半導體區域EX2對閘極電極GA、GS、GR之側壁自動對準而形成，源極汲極區域SD對閘極電極GA、GS、GR之側壁上的側壁間隔件SW自動對準而形成。因而，在活性區域AcAS、AcR之半導體基板SB，形成為下述狀態，前述狀態係n- 型半導體區域EX2位於側壁間隔件SW之下方，並與通道形成區域(位於閘極電極之正下方的部分之基板區域)相鄰形成，又，源極汲極區域SD與通道形成區域拉開n- 型半導體區域EX2之程度的距離且形成於與n- 型半導體區域EX2相鄰之位置。比起n- 型半導體區域EX2，源極汲極區域SD之雜質濃度( n 型雜質濃度)較高，且底面之深度位置較深。
又，進行形成n- 型半導體區域EX3的離子注入之際，閘極電極GL具有離子注入阻止遮罩之功能，於進行用以形成源極汲極區域SDL的離子注入之際，閘極電極GL及其側壁上之側壁間隔件SW可具有離子注入阻止遮罩之功能。因此，n- 型半導體區域EX3對閘極電極GL之側壁自動對準而形成，源極汲極區域SDL對閘極電極GL之側壁上的側壁間隔件SW自動對準而形成。因而，在活性區域AcL之半導體基板SB，形成為下述狀態，前述狀態係n- 型半導體區域EX3位於側壁間隔件SW之下方，並與通道形成區域(位於閘極電極GL之正下方的部分之基板區域)相鄰形成，又，源極汲極區域SDL與通道形成區域拉開n- 型半導體區域EX3之程度的距離且形成於與n- 型半導體區域EX3相鄰之位置。比起n- 型半導體區域EX3，源極汲極區域SDL之雜質濃度( n 型雜質濃度)較高，且底面之深度位置較深。
接著，在像素區域1A，以離子注入於活性區域AcG之半導體基板SB形成 p 型半導體區域PH。 p 型半導體區域PH之雜質濃度( p 型雜質濃度)比 p 型阱PW1高。又， p 型半導體區域PH之底面的深度比 p 型阱PW1之深度淺。因此，在活性區域AcG之半導體基板SB， p 型半導體區域PH形成於 p 型阱PW1之上部， p 型半導體區域PH接觸 p 型阱PW1並電性連接。
此外，雖以形成 p 型半導體區域PH為較佳，但另一形態係亦可省略 p 型半導體區域PH之形成。當省略 p 型半導體區域PH之形成時，在後述自動對準矽化物製程，在活性區域AcG，金屬矽化物層SC形成於 p 型阱PW1之上部(表層部)。
進行用以形成 p 型半導體區域PH的離子注入之際，活性區域AcTP、AcAS、AcR、AcL以光阻圖形(圖中未示)覆蓋，而無法注入 p 型雜質。又，於周邊電路區域2A形成p通道型MISFET時，在形成該p通道型MISFET之源極汲極區域(圖中未示)的離子注入製程，亦可一起形成 p 型半導體區域PH。不論如何， p 型半導體區域PH係藉對半導體基板SB注入 p 型雜質離子而形成。
接著，如圖29~圖31所示，進行吸氣用元素之注入製程(離子注入IM1)。吸氣用元素之注入製程具體可如以下進行。
即，首先，使用光刻技術，於半導體基板SB之主面上形成抗蝕圖形(光阻圖形)PR1作為遮罩層。此外，光刻技術係以塗佈法等於半導體基板之主面整面上形成抗蝕膜(光阻膜)後，將該抗蝕膜曝光、顯像而圖形化，藉此，獲得所期之抗蝕圖形(光阻圖形)。抗蝕圖形RP1具有使像素區域1A之活性區域AcTP的一部分露出之開口部OP1。開口部OP1俯視時，將形成於活性區域AcTP之 n 型半導體區域NR包圍在內。惟，俯視時，開口部OP1不與 n 型半導體區域NW及p+ 型半導體區域PR重疊， n 型半導體區域NW及p+ 型半導體區域PR以抗蝕圖形RP1覆蓋。即，在活性區域AcTP，閘極電極GT之兩側中的源極側區域(形成有光電二極體PD之區域)以抗蝕圖形RP1覆蓋，汲極側之區域(形成有 n 型半導體區域NR之區域)不以抗蝕圖形RP1覆蓋，而從開口部OP1露出。因此，開口部OP1之側面的一部分位於閘極電極GT上。又，像素區域1A之活性區域AcAS、AcR、AcG以抗蝕圖形PR1覆蓋。又，由於周邊電路區域2A全體也以抗蝕圖形RP1覆蓋，故活性區域AcL也以抗蝕圖形RP1覆蓋。
然後，使用抗蝕圖形RP1作為離子注入阻止遮罩，對半導體基板SB注入吸氣用元素離子。在圖29~圖31，以箭號示意顯示用以注入吸氣用元素之離子注入IM1。又，在圖29~圖31中，對在半導體基板SB中以離子注入IM1注入有吸氣用元素之區域附上圓點剖面線。吸氣用元素宜為碳(C)。在離子注入IM1，可注入碳(C)或碳化合物、例如碳簇(C16 Hx+ 或C7 Hx+ 等)離子。
吸氣用元素之注入深度可為例如30~70nm左右。此外，吸氣用元素之注入深度對應從活性區域之半導體基板SB的表面至注入有吸氣用元素之區域的底面之距離(大約垂直於半導體基板SB之主面的方向之距離)。舉例而言，當令吸氣用元素之注入深度為50nm左右時，在半導體基板SB之注入有吸氣用元素的區域，將吸氣用元素導入至半導體基板SB之表面至約50nm之深度。吸氣用元素之注入深度可與 n 型半導體區域NR(後述實施形態3時，為源極汲極區域SD)之深度大約相同的程度，也可有比 n 型半導體區域NR(後述實施形態3時，為源極汲極區域SD)之深度深的情形或淺之情形。惟，當吸氣用元素之注入深度過深時，有淺區域之污染金屬的吸除作用降低之虞，故吸氣用元素之注入深度不要太深，以100nm以下為較佳。又，在半導體基板SB注入有吸氣用元素之區域的該吸氣用元素(較佳為碳)之濃度可為例如2×1020 /cm3 ~1×1021 /cm3 左右。
由於 n 型半導體區域NR俯視時，被開口部OP1包圍在內，故當進行離子注入IM1時，從圖29亦可知，於 n 型半導體區域NR注入(導入)吸氣用元素。又，像素區域1A之活性區域AcTP的半導體基板SB中形成有光電二極體PD之區域(形成有 n 型半導體區域NW及p+ 型半導體區域PR之區域)不注入吸氣用元素。即，在活性區域AcTP，不於閘極電極GT之兩側中的源極側之區域(形成有光電二極體PD之區域)注入吸氣用元素，而於汲極側之區域(形成有 n 型半導體區域NR之區域)注入吸氣用元素。又，由於閘極電極GT及側壁間隔件SW亦可具有離子注入阻止遮罩之功能，故在活性區域AcTP之半導體基板SB，閘極電極GT之正下方的區域及側壁間隔件SW之正下方的區域皆不注入吸氣用元素。
又，由於在離子注入IM1，抗蝕圖形RP1具有離子注入阻止遮罩之功能，故從圖30及圖31亦可知，即使進行離子注入IM1，亦不於像素區域1A之活性區域AcAS、AcR、AcG之半導體基板SB及周邊電路區域2A(包含活性區域AcL)之半導體基板SB注入(導入)吸氣用元素
因此，在離子注入IM1，於 n 型半導體區域NR選擇性地注入(導入)吸氣用元素。
於離子注入IM1之後，抗蝕圖形RP1以灰化等去除。
此外，在此，就以離子注入形成 n 型半導體區域NR後進行離子注入IM1之情形作了說明。另一形態係亦可先進行離子注入IM1後，以離子注入形成 n 型半導體區域NR等。此時，形成側壁間隔件SW及蓋式絕緣膜CP後，進行上述圖29~圖31之製程(吸氣用元素之注入製程)，之後，只要形成 n 型半導體區域NR、源極汲極區域SD、源極汲極區域SDL及 p 型半導體區域PH即可。
接著，進行用以將以至目前為止之離子注入導入的雜質活性化之退火處理(熱處理)。
又，已注入離子之區域(亦包含注入有吸氣用元素之區域)以離子注入非晶化，而於進行此活性化退火處理之際，則可再結晶化。在注入有吸氣用元素之區域，於此再結晶化之際，可產生導入之吸氣用元素引起的變形，而形成缺陷。在注入有吸氣用元素之區域，可具有污染金屬被如此進行而形成之缺陷(吸除點)捕獲的功能。
藉以上之製程，而於半導體基板SB之像素區域1A形成光電二極體PD、傳送電晶體TX、重置電晶體RST、選擇電晶體SEL及放大電晶體AMI，於半導體基板SB之周邊電路區域2A形成作為MISFET之周邊電晶體LT。
接著，如圖32~圖34所示，以自動對準矽化物(Salicide：Self Aligned Silicide)技術，於 p 型半導體區域PH、 n 型半導體區域NR、源極汲極區域SD及源極汲極區域SDL之上部(表層部)、以及閘極電極GA、GS、GR、GL之上部(表層部)等形成金屬矽化物層SC。雖圖32未示，亦可有於閘極電極GT之上部(表層部)形成金屬矽化物層SC之情形。
要形成金屬矽化物層SC，例如於半導體基板SB上將金屬矽化物層形成用金屬膜形成為覆蓋閘極電極GT、GA、GS、GR、GL、側壁間隔件SW及蓋式絕緣膜CP。然後，藉進行熱處理，使該金屬膜與 p 型半導體區域PH、 n 型半導體區域NR、源極汲極區域SD及源極汲極區域SDL之表層部、閘極電極GT、GA、GS、GR、GL之表層部分反應，而形成金屬半導體反應層亦即金屬矽化物層(金屬矽化物膜)SC。之後，以濕蝕刻等去除金屬膜之未反應部分。去除未反應之金屬膜後，亦可依需要，進一步對半導體基板SB施行熱處理。如此進行，可形成金屬矽化物層SC。藉形成金屬矽化物層SC，可使擴散電阻或接觸電阻等低電阻化。金屬矽化物層SC係鈷矽化物層、鎳矽化物層或鎳白金矽化物層(添加有白金之鎳矽化物層)。
又，形成金屬矽化物層形成用金屬膜前，亦可形成覆蓋不需矽化物化之矽基板區域及閘極電極的絕緣膜(矽化物阻擋膜)，如此一來，由於金屬矽化物層形成用金屬膜不接觸以該絕緣膜覆蓋之矽基板區域及閘極電極，故不會形成金屬矽化物層SC。舉例而言，形成覆蓋閘極電極GT及蓋式絕緣膜CP且使 p 型半導體區域PH、 n 型半導體區域NR、源極汲極區域SD、SDL及閘極電極GA、GS、GR、GL露出之絕緣膜(矽化物阻擋膜)後，形成金屬矽化物層形成用金屬膜，進行熱處理。藉此，金屬矽化物層SC形成於 p 型半導體區域PH、 n 型半導體區域NR、源極汲極區域SD、SDL及閘極電極GA、GS、GR、GL之上部，但不形成於閘極電極GT上。
接著，如圖35~圖37所示，於半導體基板SB之主面(主面整面)上將層間絕緣膜IL1形成為覆蓋閘極電極GT、GA、GS、GR、GL、側壁間隔件SW及蓋式絕緣膜CP。層間絕緣膜IL1由例如氧化矽膜之單體膜或氮化矽膜與該氮化矽膜上之氧化矽膜的積層膜等構成，可使用CVD法等形成。亦可於形成層間絕緣膜IL1後，依需要，以CMP法研磨層間絕緣膜IL1之上面等等，將層間絕緣膜IL1之上面平坦化。
然後，使用形成於層間絕緣膜IL1上之光阻圖形(圖中未示)作為蝕刻遮罩，將層間絕緣膜IL1乾蝕刻，藉此，於層間絕緣膜IL1形成接觸孔。接觸孔形成為貫穿層間絕緣膜IL1。
接著，於層間絕緣膜IL1之接觸孔內形成由鎢(W)等構成之導電性插塞PG作為連接用導電體部。插塞PG可如以下進行而形成。
要形成插塞PG，首先於包含接觸孔之底面及內壁上的層間絕緣膜IL1上形成屏障導體膜。此屏障導體膜由例如鈦膜與形成於該鈦膜上之氮化鈦膜的積層膜構成，可使用濺鍍法等形成。然後，以CVD法等將由鎢膜等構成之主導體膜於屏障導體膜上形成為填埋接觸孔。之後，以CMP法或深蝕刻法等去除接觸孔之外部(層間絕緣膜IL1上)之不必要的主導體膜及屏障導體膜。藉此，層間絕緣膜IL1之上面露出，以埋入層間絕緣膜IL1之接觸孔內而殘留之屏障導體膜及主導體膜形成插塞PG。此外，為簡略化圖式，在圖35~圖37，將構成插塞PG之屏障導體膜及主導體膜一體化來顯示。插塞PG有上述插塞Pr1、Pr2、Pg1、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2。
其次，如圖38~圖40所示，於埋入有插塞PG之層間絕緣膜IL1上形成層間絕緣膜IL2~IL4及配線M1~M3。
舉例而言，於埋入有插塞PG之層間絕緣膜IL上形成配線用導電膜(例如鋁膜)後，使用光刻技術及蝕刻技術，將此導電膜圖形化，藉此，形成配線M1。藉插塞PG之上面與配線M1之下面接觸，插塞PG與該配線M1電性連接。然後，於層間絕緣膜IL1上將層間絕緣膜IL2形成為覆蓋配線M1。之後，於層間絕緣膜IL2形成通孔後，於該通孔內以與插塞PG相同之手法形成導電性介層部(插塞)V1。隨後，於層間絕緣膜IL2上以與配線M1相同之手法形成配線M2。配線M2係第2層配線層之配線。配線M1與配線M2依需要，透過配置於配線M1與配線M2之間的介層部V1電性連接。然後，於層間絕緣膜IL2上將層間絕緣膜IL3形成為覆蓋配線M2。之後，於層間絕緣膜IL3形成通孔後，於該通孔內以與插塞PG相同之手法形成導電性介層部(插塞)V2。接著，於層間絕緣膜IL3上以與配線M1相同之手法形成配線M3。配線M3係第3層配線層之配線。配線M2與配線M3依需要，透過配置於配線M2與配線3之間的介層部V2電性連接。之後，於層間絕緣膜IL3上將層間絕緣膜IL4形成為覆蓋配線M3。
配線M1、M2、M3不限鋁配線，亦可使用例如鑲嵌配線(埋入配線)。又，就形成於半導體基板SB上之配線層為3層的情形作了圖示及說明，配線層之數不限3層。
配線M1、M2、M3形成為俯視時不與光電二極體PD重疊。此係因不使入射至光電二極體PD之光被配線M1、M2、M3遮蔽之故。
接著，於層間絕緣膜IL4形成墊(墊電極、接合墊)。在所製造之半導體裝置(半導體晶片)，俯視時，複數之墊沿著半導體裝置(半導體晶片)之外周排列。因此，在圖38~圖40之截面，不顯示墊。
然後，於層間絕緣膜IL4上將鈍化膜(保護膜、絕緣膜)PV形成為覆蓋墊。惟，上述墊之中央部從設於鈍化膜PV之開口部(圖中未示)露出。
隨後，於鈍化膜PV上將作為晶載透鏡之微透鏡ML安裝成俯視時與構成光電二極體PD之 n 型半導體區域NW重疊。此外，亦可於微透鏡ML與鈍化膜PV之間設濾色片CF。又，若不需要，亦可省略濾色片CF或微透鏡ML之安裝。
藉以上之製程，可製造本實施形態之半導體裝置。
圖41係本實施形態之半導體裝置的主要部分平面圖，顯示與上述圖9相同之平面區域。在圖41，以虛線顯示者係上述圖9所示之活性區域AcTP、AcR、AcG、AcAS，以實線顯示者係微透鏡ML。為圖41時，微透鏡ML依各像素而設。
當將光照射至像素PU(參照圖1)時，首先，入射光通過微透鏡ML，之後，通過對可視光透明之鈍化膜PV及層間絕緣膜IL4~IL1後，入射至蓋式絕緣膜CP。在蓋式絕緣膜CP，抑制入射光之反射，將充分之光量的入射光入射至光電二極體PD( n 型半導體區域NW)。在光電二極體PD，由於入射光之能量大於矽之能帶隙，故以光電轉換吸收入射光而生成電洞電子對。此時所生成之電子儲存於 n 型半導體區域NW。然後，在適當之時間點，開啟傳送電晶體TX。具體而言，對傳送電晶體TX之閘極電極GT施加閾值電壓以上之電壓。如此一來，於傳送電晶體TX之閘極電極GT的下方之閘極絕緣膜GF的正下方之通道形成區域形成通道區域(翻轉層)，作為傳送電晶體TX之源極區域的 n 型半導體區域NW與作為傳送電晶體TX之汲極區域的 n 型半導體區域NR(浮接擴散區域FD)便可電性導通。結果，儲存於 n 型半導體區域NW之電子通過通道區域到達汲極區域( n 型半導體區域NR)，從汲極區域( n 型半導體區域)在插塞PG及配線傳遞而輸入至放大電晶體AMI之閘極電極GA。
又，在本實施形態中，就半導體裝置為將光從半導體基板之表面側入射的表面照射型影像感測器之例作了說明，本實施形態亦可適用於將光從半導體基板之背面側入射的背面照射型影像感測器，此點在以下之實施形態2、3亦相同。
＜本案發明人之檢討＞ 固態成像元件(影像感測器)之缺陷有稱為暗時白點(白點瑕疵)之缺陷。暗時白點的主要成因之一係在製程進行中進入半導體基板(半導體晶圓)中之污染金屬。當在製程進行中進入半導體基板中之污染金屬混入構成像素之光電二極體時，會引起起因於污染金屬之發光位準的形成。此種發光位準位於價帶與傳導帶之間，即使在未照射光之狀態，仍藉由發光位準，生成電洞電子對，而產生所生成之電子引起的暗電流。當此種暗電流增加時，儘管未照射光，仍依信號(雜訊)，而誤點亮(白點)。此種誤點亮便稱為暗時白點(白點瑕疵)。暗時白點之產生與半導體裝置之性能的降低有關。因此，期望儘量防止暗時白點之產生。為抑制或防止暗時白點，需防止製程進行中之半導體基板的金屬污染自身或不使製程進行中進入半導體基板中之污染金屬混入構成像素之光電二極體。
然而，要完全防範製程進行中之半導體基板的金屬污染並不易，要完全防範製程進行中之半導體基板的金屬污染，需嚴格管理製程，又，由於製程之自由度極少，故導致半導體裝置之製造成本的增加。因此，為抑制或防止暗時白點，不使製程進行中進入半導體基板中之污染金屬混入構成像素的光電二極體為有效。
產生半導體基板之金屬污染的主要製程有離子注入製程。在離子注入製程，將預定之離子物種加速而注入至半導體基板。此時，有不僅應注入之離子物種，連其他之離子物種亦注入至半導體基板之虞。即，將某1價之離子物種的離子注入至半導體基板時，若具有該1價之離子物種的約2倍之質量數的2價離子物種存在時，有該2價之離子物種不易在離子注入裝置內排除而注入至半導體基板之虞。同樣地，將某1價之離子物種之離子注入至半導體基板時，若具有該1價之離子物種的約3倍之質量數的3價離子物種存在時，有該3價之離子物種不易在離子注入裝置內排除而注入至半導體基板之虞。具體而言，將例如As離子(砷)注入時，有具有接近As(砷)之質量數的整數倍之質量數的鎢氟化物(WFx 等)也注入至半導體基板之虞。
因此，在離子注入製程，將預定離子物種加速而注入至半導體基板，此時，有不僅應注入之離子物種，連不需要之金屬或金屬化合物亦注入至半導體基板之虞，離子注入易成為半導體基板之金屬污染的原因。
又，在離子注入製程，用量越多，產生之金屬污染易越大。此係因應注入之離子物種的注入量(用量)越多，無意中隨之注入之污染金屬的量亦越多之故。
因此，在用量多之離子注入製程，亦即用以形成高雜質濃度之半導體區域的離子注入製程，有無意中隨之注入的污染金屬之量亦多之虞。由於電晶體之源極汲極區域雜質濃度較高，故在用以形成源極汲極區域之離子注入製程，用量亦較多，是故，無意中注入之污染金屬的量也易多。
又，摻雜碳(C)作為吸除層而且形成元件形成用之磊晶層的BMD(bulk micro defect：塊體微缺陷)技術對諸如鎢(W)之擴散係數小的污染金屬效果小，不足以作為金屬污染對策。因此，對注入至電晶體之源極汲極區域等的污染金屬，上述BMD技術不太有效。
是故，本案發明人檢討了不使以離子注入製程導入至半導體基板中之污染金屬擴散至光電二極體這點。可知要不使以離子注入製程導入至半導體基板中之污染金屬擴散至光電二極體，於以該離子注入導入有污染金屬之區域導入吸氣用元素為有效。吸氣用元素宜為碳(C)。
在半導體基板中，在導入有吸氣用元素之區域，可捕獲鎢(W)等污染金屬，而防範污染金屬之擴散。舉例而言，在導入有吸氣用元素之區域，藉注入吸氣用元素離子，而於半導體基板內產生結晶缺陷或變形等，使此結晶缺陷或變形等(吸除點)捕捉污染金屬並予以固著。又，在導入有吸氣用元素之區域，藉吸氣用元素與污染金屬形成複合體，亦可捕獲污染金屬而防範污染金屬之擴散。
然而，根據本案發明人之檢討，可知於導入有諸如碳(C)之吸氣用元素的半導體區域上形成金屬矽化物層(對應上述金屬矽化物層SC)時，因該半導體區域含有吸氣用元素，形成之金屬矽化物層的電阻(片電阻)增大(參照後述之圖50及圖60)。因此，即使導入吸氣用元素對防範污染金屬之擴散有用，仍會導致金屬矽化物層之電阻的增大這樣之缺點。由於金屬矽化物層之電阻的增大與半導體裝置之性能的降低有關，故期望儘量避免。因而，於上方形成金屬矽化物層之基板區域若無法預期因導入吸氣用元素而發揮之有用效果，便不導入吸氣用元素，而期望避免因吸氣用元素之導入引起的金屬矽化物層之電阻增大。
是故，本案發明人為防止污染金屬擴散至光電二極體而防範暗時白點，乃檢討了於哪個區域導入吸氣用元素特別有效。結果，可知在活性區域AcTP之半導體基板SB，於形成有 n 型半導體區域NR(浮接擴散區域FD)之區域導入吸氣用元素對防止污染金屬擴散至光電二極體PD而防範暗時白點最有效。其理由如下。
即，由於 n 型半導體區域NR(浮接擴散區域FD)之 n 型雜質濃度較大，故於形成 n 型半導體區域NR時，導入至 n 型半導體區域NR之污染金屬的量也易多。再者， n 型半導體區域NR(浮接擴散區域FD)與 n 型半導體區域NW隔著傳送電晶體TX之通道形成區域(對應閘極電極GT之正下方的基板區域)對向， n 型半導體區域NW與 n 型半導體區域NR之間並未形成元件分離區域ST。亦即， n 型半導體區域NR與 n 型半導體區域NW之間存在傳送電晶體TX之通道形成區域，該通道形成區域並未形成元件分離區域ST。 n 型半導體區域NR與 n 型半導體區域NW在通道形成區域連結。因此，於形成 n 型半導體區域NR之際，導入至 n 型半導體區域NR之污染金屬在之後，在不被元件分離區域ST阻礙下，易經由傳送電晶體TX之通道形成區域，擴散至構成光電二極體PD之 n 型半導體區域NW。因此，為防止污染金屬擴散至光電二極體PD而防範暗時白點，於 n 型半導體區域NR(浮接擴散區域FD)導入吸雜用元素為有效，藉此，可抑制或防止導入至 n 型半導體區域NR之污染金屬擴散至光電二極體PD。
又，被捕獲(吸除)至浮接擴散區域FD( n 型半導體區域NR)內之鎢等污染金屬與存在於光電二極體PD內時同樣地有形成能態(發光位準)而使暗電流產生的可能性。然而，在影像感測器之讀取動作，由於在使傳送電晶體TX開啟之前一刻，讀取浮接擴散區域FD之電位，故因浮接擴散區域FD內之污染金屬(鎢等)引起的暗電流成分被取消作為輸出信號。因此，被捕獲至浮接擴散區域FD( n 型半導體區域NR)內之鎢(W)等污染金屬不會導致暗時白點。
又，可知在活性區域AcAS、AcR之半導體基板SB，於形成有源極汲極區域SD之區域導入吸氣用元素亦對防止污染金屬擴散至光電二極體PD而防範暗時白點有效。其理由如下。
即，由於源極汲極區域SD之 n 型雜質濃度較大，故形成源極汲極區域SD時，導入至源極汲極區域SD之污染金屬的量也易多。然而，由於活性區域AcAS、AcR與活性區域AcTP之間存在元件分離區域ST，故從源極汲極區域SD至光電二極體PD之污染金屬的擴散以存在其間之元件分離區域ST遮蔽某程度。因此，比起從 n 型半導體區域NR(浮接擴散區域FD)至光電二極體PD之污染金屬的擴散，從源極汲極區域SD至光電二極體PD之污染金屬的擴散較不易產生。然而，由於活性區域AcAS、AcR與活性區域AcTP之間的間隔較小，故即使之間存在元件分離區域ST，從源極汲極區域SD至光電二極體PD之污染金屬的擴散仍產生某程度。因此，為防止污染金屬擴散至光電二極體PD而防範暗時白點，於源極汲極區域SD導入吸氣用元素為有效，藉此，可抑制或防止導入至源極汲極區域SD之污染金屬擴散至光電二極體PD。
惟，防止污染金屬擴散至光電二極體PD而防範暗時白點的效果係於 n 型半導體區域NR(浮接擴散區域FD)導入吸氣用元素這點大於於源極汲極區域SD導入吸氣用元素這點。此係因源極汲極區域SD與光電二極體PD之間存在元件分離區域ST， n 型半導體區域NR與光電二極體PD之間則不存在元件分離區域ST，而比起從源極汲極區域SD至光電二極體PD之污染金屬的擴散，從 n 型半導體區域NR至光電二極體PD之污染金屬的擴散較易產生。
另一方面，形成於周邊電路區域2A之周邊電晶體(LT)不形成於包含光電二極體PD之像素(PU)排列成陣列狀的像素區域(1A)，周邊電晶體(LT)用之活性區域(AcL)遠離光電二極體PD。即，周邊電晶體(LT)用活性區域(AcL)與光電二極體PD之間的距離大於活性區域AcR、AcAS與光電二極體PD之間的各距離。因此，從周邊電晶體(LT)用源極汲極區域(SDL)至光電二極體PD之污染金屬的擴散幾乎不會產生。因而，不論形成有周邊電晶體(LT)用源極汲極區域(SDL)的區域導入或不導入吸氣用元素，從周邊電晶體(LT)用源極汲極區域(SDL)至光電二極體PD之污染金屬的擴散皆幾乎一樣，而幾乎不影響暗時白點之發生率。
又，根據本案發明人之檢討，可知不論活性區域AcG之半導體基板SB( p 型半導體區域PH或 p 型阱PW1)導入或不導入吸氣用元素，皆幾乎不影響暗時白點之發生率(參照後述圖58)。
即，如 n 型半導體區域NR(浮接擴散區域FD)或源極汲極區域SD般，在 n 型半導體區域，導入諸如碳(C)之吸氣用元素這點發揮抑制或防止無意中導入至該 n 型半導體區域之污染金屬擴散至光電二極體PD而減低暗時白點之發生率的效果(參照後述圖58)。然而，在 p 型半導體區域，即使導入諸如碳(C)之吸氣用元素，仍幾乎無法獲得減低暗時白點之發生率(參照後述圖58)。
在 p 型半導體區域，即使導入諸如碳(C)之吸氣用元素，仍幾乎無法獲得減低暗時白點之發生率的效果之理由係進行例如用以形成 p 型半導體區域之 p 型雜質的離子注入時，比起進行用以形成 n 型半導體區域之 n 型雜質的離子注入時，較不易導入污染金屬。此時，由於在 p 型半導體區域，污染金屬之量自身少，故不論導入或不導入諸如碳(C)之吸氣用元素，從 p 型半導體區域至光電二極體PD之污染金屬的擴散皆幾乎一樣，而幾乎不影響暗時白點之發生率。又，也考量諸如碳(C)之吸氣用元素與諸如硼(B)之 p 型雜質結合而不易捕獲污染金屬之情形。此時，於 p 型半導體區域導入諸如碳(C)之吸氣用元素的效果小，不論導入或不導入吸氣用元素，從 p 型半導體區域至光電二極體PD之污染金屬的擴散皆幾乎一樣，而幾乎不影響暗時白點之發生率。不論如何，活性區域AcG之半導體基板SB( p 型半導體區域PH或 p 型阱PW1)形成為 p 型半導體區域，即使於該處導入吸氣用元素，仍幾乎不影響暗時白點之發生率(參照後述圖58)。
從本案發明人所獲得之該等見解，如以下，在本實施形態之半導體裝置，設定了導入有吸氣用元素之區域。
＜主要之特徵＞ 本實施形態的主要特徵之一係 n 型半導體區域NR(浮接擴散區域FD)導入有諸如碳(C)之吸氣用元素且活性區域AcG之半導體基板SB未導入諸如碳(C)之吸氣用元素。
由於光電二極體PD及傳送電晶體TX形成於相同之活性區域AcTP，故俯視時， n 型半導體區域NR(浮接擴散區域FD)與光電二極體PD透過未形成元件分離區域ST之區域(對應通道形成區域)連結。因此，如上述，於形成 n 型半導體區域NR之際，導入至 n 型半導體區域NR之污染金屬在不被元件元離區域ST阻礙下，易擴散至構成光電二極體PD之 n 型半導體區域NW。
相對於此，由於在本實施形態中，對最有助於污染金屬擴散至光電二極體PD的可能性高之 n 型半導體區域NR(浮接擴散區域FD)導入了諸如碳(C)之吸氣用元素，故可抑制或防止導入至 n 型半導體區域NR之污染金屬(例如鎢)擴散至光電二極體PD。藉此，可防止污染金屬擴散至光電二極體PD，而不易產生暗時白點，而可減低暗時白點之發生率。因而，可使半導體裝置之性能提高。
又，如上述，不論活性區域AcG之半導體基板SB( p 型半導體區域PH或 p 型阱PW1))導入或不導入吸氣用元素，皆幾乎不影響暗時白點之發生率。再者，如上述，導入諸如碳(C)之吸氣用元素這點於導入有吸氣用元素之基板區域上形成金屬矽化物層(SC)時，導致該金屬矽化物層(SC)之電阻增大。因此，在本實施形態，活性區域AcG之半導體基板SB( p 型半導體區域PH及 p 型阱PW1)未導入諸如碳(C)之吸氣用元素。
不同於本實施形態，於活性區域AcG之半導體基板SB導入吸氣用元素時，雖無法期待暗時白點之發生率的降低，卻會導致形成於活性區域AcG之半導體基板SB上之金屬矽化物層SC的電阻增大。在本實施形態中，藉不於活性區域AcG之半導體基板SB導入諸如碳(C)之吸氣用元素，可避免形成於活性區域AcG之半導體基板SB上之金屬矽化物層SC的電阻增大(因吸氣用元素之導入引起的電阻增大)。藉此，可使半導體裝置之性能提高。
如此，在本實施形態中，對最有助於污染金屬擴散至光電二極體PD之可能性高的 n 型半導體區域NR導入諸如碳(C)之吸氣用元素，另一方面，不對即使導入吸氣用元素仍無法太期待暗時白點之發生率的降低之活性區域AcG的半導體基板SB導入諸如碳(C)之吸氣用元素。藉此，可確實地使污染金屬至光電二極體PD之擴散減低而使暗時白點之發生率以高效率降低，並且可避免形成於活性區域AcG之半導體基板SB上的金屬矽化物層SC之電阻增大。因此，可有效地達成暗時白點之發生率的降低及金屬矽化物層SC之電阻抑制。因而，可使半導體裝置之性能提高。
就本實施形態之其他特徵，進一步說明。
在本實施形態中，在活性區域AcTP之半導體基板SB，形成於光電二極體PD之區域未導入諸如碳(C)之吸氣用元素。因此，光電二極體PD不用因諸如碳(C)之吸氣用元素而受到不良影響，而可維持光電二極體PD之良好特性。因而，可使半導體裝置之性能提高。並可使半導體裝置之可靠度提高。
又，在本實施形態中，放大電晶體AMI、選擇電晶體SEL及重置電晶體RST各自之源極汲極區域SD未導入諸如碳(C)之吸氣用元素。從另一觀點而言，形成放大電晶體AMI及選擇電晶體SEL之活性區域AcAS的半導體基板SB及形成重置電晶體RST之活性區域AcR的半導體基板SB未導入諸如碳(C)之吸氣用元素。藉此，可避免形成於源極汲極區域SD上之金屬矽化物層SC的電阻增大(因吸氣用元素之導入引起的電阻增大)。因此，可使半導體裝置之性能提高。
又，在本實施形態中，在周邊電路區域2A，周邊電晶體(LT)之源極汲極區域(SDL)未導入諸如碳(C)之吸氣用元素。從另一觀點而言，在周邊電路區域2A，形成周邊電晶體(LT)之活性區域(AcL)的半導體基板SB未導入諸如碳(C)之吸氣用元素。藉此，可避免形成於周邊電晶體(LT)之源極汲極區域(SDL)上的金屬矽化物層SC之電阻增大(因吸氣用元素之導入引起的電阻增大)。因此，可使半導體裝置之性能提高。
此外，「導入有吸氣用元素」係指「特意導入(摻雜)有吸氣用元素」，「未導入吸氣用元素」係指「未特意導入(摻雜)吸氣用元素」。因此，在半導體基板SB中，在未導入吸氣用元素之區域，並未含有吸氣用元素，抑或即使無意中含有也是極少量，吸氣用元素之濃度為1×1015 /cm3 不到。另一方面，在半導體基板SB，導入有吸氣用元素之區域的濃度(吸氣用元素之濃度)遠大於未導入吸氣用元素之區域的濃度(吸氣用元素之濃度)，具體而言，(較佳)為1×1020 /cm3 以上，特佳為2×1020 /cm3 ~1×1021 /cm3 左右。
(實施形態2) 圖42及圖43係本實施形態2之半導體裝置的主要部分平面圖，圖44~圖46係本實施形態2之半導體裝置的主要部分剖面圖。圖42對應上述圖6，圖43對應上述圖10，圖44對應上述圖14，圖45對應上述圖15，圖46對應上述圖16。此外，上述圖4、圖5、圖8及圖9之平面圖與上述圖11~圖13之剖面圖亦在本實施形態2沿用。
與上述圖6及圖10同樣地，在圖42及圖43，亦以實線顯示活性區域(AcR、AcG、AcTP、AcAS)之外周位置，又，將導入有吸氣用元素之區域(對應以符號GE指示之區域)附上剖面線顯示，再者，將閘極電極(GR、GT、GA、GS)之位置以虛線顯示。
本實施形態2之半導體裝置的截面構造具有上述圖11~圖13及圖44~圖46所示之截面構造。與上述圖14~圖16同樣地，在圖44~圖46，亦省略上述圖11~圖13所示之半導體基板SB及形成於半導體基板SB內之各半導體區域的斜線剖面線，並且將導入有吸氣用元素之區域(對應以符號GE指示之區域)附上圓點剖面線來顯示。藉一併參照上述圖11~圖13及圖44~圖46，可易理解於半導體基板SB之哪個區域導入有吸氣用元素。
本實施形態2之半導體裝置與上述實施形態1之半導體裝置不同之處係是否於源極汲極區域SD導入有諸如碳(C)之吸氣用元素。
即，在上述實施形態1，形成放大電晶體AMI及選擇電晶體SEL之活性區域AcAS的半導體基板SB與形成重置電晶體RST之活性區域AcR的半導體基板SB未導入諸如碳(C)之吸氣用元素。是故，在上述實施形態1，放大電晶體AMI、選擇電晶體SEL、重置電晶體RST各自之源極汲極區域SD未導入諸如碳(C)之吸氣用元素。
相對於此，在本實施形態2中，參照圖42~圖46、上述圖4、圖5、圖8、圖9及圖11~圖13便可知，放大電晶體AMI、選擇電晶體SEL、重置電晶體RST各自之源極汲極區域SD導入有諸如碳(C)之吸氣用元素。
除此以外，本實施形態2之半導體裝置也大致與上述實施形態1之半導體裝置相同。
因此，與上述實施形態1同樣地，在本實施形態2，在活性區域AcTP之半導體基板SB， n 型半導體區域NR(浮接擴散區域FD)也導入有諸如碳(C)之吸氣用元素。又，與上述實施形態1同樣地，在本實施形態2，在活性區域AcTP之半導體基板SB，形成有光電二極體PD之區域也未導入諸如碳(C)之吸氣用元素。再者，與上述實施形態1同樣地，在本實施形態2，接地電位(GND)供給用活性區域AcG之半導體基板SB也未導入諸如碳(C)之吸氣用元素。又，與上述實施形態1同樣地，在本實施形態2，在周邊電路區域2A，周邊電晶體(LT)之源極汲極區域(SDL)也未導入諸如碳(C)之吸氣用元素。從另一觀點而言，在周邊電路區域2A，形成周邊電晶體(LT)之活性區域(AcL)的半導體基板SB未導入諸如碳(C)之吸氣用元素。
圖47~49係本實施形態2之半導體裝置的製程進行中之主要部分剖面圖。圖47~圖49分別對應上述圖29~圖31，對應與上述圖29~圖31相同之製程階段。
本實施形態2之半導體裝置的製程係進行上述離子注入IM1之際使用作為離子注入阻止遮罩之抗蝕圖形RP1的配置與上述實施形態1不同。
即，在上述實施形態1，像素區域1A之活性區域AcAS、AcR以抗蝕圖形RP1覆蓋，而在本實施形態2，像素區域1A之活性區域AcAS、AcR並未以抗蝕圖形RP1覆蓋。即，在本實施形態2，於抗蝕圖形RP1設有俯視時將活性區域AcAS包圍在內之開口部OP2及將活性區域AcR包圍在內之開口部OP3。又，抗蝕圖形RP1具有上述開口部OP1這點本實施形態2亦與上述實施形態1相同。再者，活性區域AcG以抗蝕圖形RP1覆蓋且周邊電路區域2A(包含活性區域AcL)也以抗蝕圖形RP1覆蓋這點本實施形態2也與上述實施形態1相同。
又，在本實施形態2，使用抗蝕圖形RP1作為離子注入阻止遮罩，而與上述實施形態1同樣地，進行離子注入IM1。與上述圖29~圖31同樣地，圖47~49亦對在半導體基板SB以離子注入IM1注入有吸氣用元素之區域附上圓點剖面線。
關於離子注入IM1，與上述實施形態1不同之處是在本實施形態2，由於抗蝕圖形RP1不僅具有開口部OP1，亦具有開口部OP2、OP3，故當進行離子注入IM1時，不僅活性區域AcTP之 n 型半導體區域NR，活性區域AcAS、AcR之源極汲極區域SD亦注入(導入)吸氣用元素。此外，由於閘極電極GA、GS、GR及其側壁上之側壁間隔件SW亦可具有離子注入阻止遮罩之功能，故在活性區域AcAS、AcR之半導體基板SB，閘極電極GA、GS、GR之正下方的區域及側壁間隔件SW之正下方的區域不注入吸氣用元素。因此，在本實施形態，以離子注入IM1於 n 型半導體區域NR及源極汲極區域SD選擇性地注入(導入)吸氣用元素。
此外，由於本實施形態2之半導體裝置的製程也與上述實施形態1之半導體裝置的製程大致相同，故在此，省略重複之說明。
在本實施形態，亦可獲得在上述實施形態1所述之效果。惟，根據源極汲極區域SD是否有導入吸氣用元素，本實施形態2與上述實施形態1有如下之效果的差異。
即，如上述實施形態1所述，防止污染金屬擴散至光電二極體PD而防範暗時白點之效果是於源極汲極區域SD導入吸氣用元素這點小於於 n 型半導體區域NR(浮接擴散區域FD)導入吸氣用元素這點。此係因 n 型半導體區域NR與光電二極體PD之間不存在元件分離區域ST，源極汲極區域SD與光電二極體PD之間則存在元件分離區域ST，而比起從 n 型半導體區域NR至光電二極體PD之污染金屬的擴散，從源極汲極區域SD至光電二極體PD之污染金屬的擴散較不易產生。
因此，在上述實施形態1中，對最可期待防範暗時白點之效果的 n 型半導體區域NR選擇性地導入吸氣用元素，對活性區域AcAS、AcR、AcG、AcL之半導體基板SB則不導入吸氣用元素，藉此，可避免形成於活性區域AcAS、AcR、AcG、AcL之半導體基板SB上的金屬矽化物層SC之電阻增大。藉此，可抑制形成於活性區域AcTP、AcAS、AcR、AcG、AcL之半導體基板SB上的金屬矽化物層SC中，形成於 n 型半導體區域NR上之金屬矽化物層SC以外的金屬矽化物層SC、亦即形成於活性區域AcAS、AcR、AcG、AcL之半導體基板SB上的金屬矽化物層SC之電阻。因此，上述實施形態1在使污染金屬至光電二極體PD之擴散減低而以高效率使暗時白點之發生率降低並且儘量抑制(減低)金屬矽化物層SC之電阻這點有利。因此，欲儘量抑制(減低)金屬矽化物層SC之電阻時，上述實施形態1比本實施形態2有利。
另一方面，在本實形態2，不僅對最可期待防範暗時白點之效果的 n 型半導體區域NR(浮接擴散區域FD)，也對仍可期待防範暗時白點之效果的源極汲極區域SD選擇性地導入吸氣用元素。因此，比起上述實施形態1，本實施形態2之形成於源極汲極區域SD上的金屬矽化物層SC之電阻較大，而減低污染金屬至光電二極體PD之擴散而使暗時白點之發生率降低的效果則是本實施形態2大於上述實施形態1。因此，欲僅量使暗時白點之發生率降低時，本實施形態2比上述實施形態1有利。
因而，欲使暗時白點之發生率儘量降低時，採用本實施形態2，而欲使暗時白點之發生率的降低及金屬矽化物層SC之電阻的抑制(減低)儘量兩立時，則採用上述實施形態1即可。
(實施形態3) 圖50及圖51係本實施形態3之半導體裝置的主要部分平面圖，圖52~圖54係本實施形態3之半導體裝置的主要部分剖面圖。圖50對應上述圖6及上述圖42，圖51對應上述圖10及上述圖43，圖52對應上述圖14及圖44，圖53對應上述圖15及圖45，圖54對應上述圖16及上述圖46。此外，上述圖4、圖5、圖8及圖9之平面圖與上述圖11~圖13之剖面圖亦在本實施形態3沿用。
與上述圖6、圖10、圖42及圖43同樣地，在圖50及圖51，活性區域(AcR、AcG、AcTP、AcAS)之外周位置也是以實線顯示，並將導入有吸氣用元素之區域(對應以符號GE指示之區域)附上剖面線來顯示，再者，以虛線顯示閘極電極(GR、GT、GA、GS)之位置。
本實施形態3之半導體裝置的截面構造具有上述圖11~13及圖52~圖54所示之截面構造。與上述圖14~圖16及上述圖47~圖49同樣地，在圖52~圖54中，亦省略上述圖11~圖13所示之半導體基板SB及形成於半導體基板SB內之各半導體區域的斜線剖面線，並且，將導入有吸氣用元素之區域(對應以符號GE指示之區域)附上圓點剖面線來顯示。藉一併參照上述圖11~圖13及圖52~圖54，可易理解於半導體基板SB之哪個區域導入有吸氣用元素。
本實施形態3之半導體裝置與上述實施形態2的半導體裝置不同之處係是否於 n 型半導體區域NR(浮接擴散區域FD)導入有諸如碳(C)之吸氣用元素。
即，在上述實施形態1、2，於 n 型半導體區域NR(浮接擴散區域FD)導入有諸如碳(C)之吸氣用元素。相對於此，在本實施形態3中，參照圖50~54、上述圖4、圖5、圖8、圖9及圖11~圖13便可知， n 型半導體區域NR(浮接擴散區域FD)未導入諸如碳(C)之吸氣用元素。從另一觀點而言，在本實施形態3中，活性區域AcTP之半導體基板SB未導入諸如碳(C)之吸氣用元素。
除此以外，本實施形態3之半導體裝置亦與上述實施形態2之半導體裝置大致相同。
因此，與上述實施形態2同樣地，在本實施形態3中，放大電晶體AMI、選擇電晶體SEL、重置電晶體RST各自之源極汲極區域SD也導入有諸如碳(C)之吸氣用元素。又，與上述實施形態2同樣地，在本實施形態3中，接地電位(GND)供給用活性區域AcG之半導體基板SB也未導入諸如碳(C)之吸氣用元素。再者，與上述實施形態2同樣地，在本實施形態3，在周邊電路區域2A，周邊電晶體(LT)之源極汲極區域(SDL)也未導入諸如碳(C)之吸氣用元素。從另一觀點而言，在周邊電路區域2A，形成周邊電晶體(LT)之活性區域(AcL)的半導體基板SB未導入諸如碳(C)之吸氣用元素。
圖55~圖57係本實施形態3之半導體裝置的製程進行中之主要部分剖面圖。圖55~圖57分別對應上述圖29~圖31(或上述圖47~圖49)，並對應與上述圖29~圖31(或上述圖47~圖49)相同之製程階段。
本實施形態3之半導體裝置的製程係進行上述離子注入IM1之際使用作為離子注入阻止遮罩的抗蝕圖形PR1之配置與上述實施形態1、2不同。
即，在上述實施形態1，抗蝕圖形RP1具有開口部OP1，在上述實施形態2，抗蝕圖形RP1具有開口部OP1、OP2、OP3，而在本實施形態3，抗蝕圖形RP1具有開口部OP2、OP3，但不具有開口部OP1。因此，在本實施形態3，像素區域1A之活性區域AcTP以抗蝕圖形RP1覆蓋。除了不具有開口部OP1這點以外，本實施形態3之抗蝕圖形RP1與上述實施形態2之抗蝕圖形RP1相同。
又，在本實施形態3中，亦使用抗蝕圖形RP1作為離子注入阻止圖形，而與上述實施形態1、2同樣地，進行離子注入IM1。與上述圖29~圖31及圖47~圖49同樣地，在圖55~圖57，亦對在半導體基板SB以離子注入IM1注入有吸氣用元素之區域附上圓點剖面線。
有關離子注入IM1，與上述實施形態2不同之處係在本實施形態3中，由於抗蝕圖形RP1不具有開口部OP1，故活性區域AcTP之 n 型半導體區域NR不注入(導入)吸氣用元素。除此以外，與上述實施形態2相同。因此，與上述實施形態2同樣地，在本實施形態，由於抗阻圖形RP1也具有開口部OP2、OP3，故進行離子注入IM1時，從圖55~圖57亦可知，於活性區域AcAS、AcR之源極汲極區域SD注入(導入)吸氣用元素。因此，在本實施形態中，以離子注入IM1於源極汲極區域SD選擇性地注入(導入)吸氣用元素。
除此以外，由於本實施形態3之半導體裝置的製程亦與上述實施形態2之半導體裝置的製程大致相同，故在此，省略其重複之說明。
在本實施形態中，亦可獲得如上述實施形態1、2所述之效果。惟，因 n 型半導體區域NR(浮接擴散區域FD)不導入諸如碳(C)之吸氣用元素，而源極汲極區域則導入吸氣用元素，故本實施形態3及上述實施形態1、2有如下之效果的差異。
即，如上述實施形態1、2所述，防止污染金屬擴散至光電二極體PD而防範暗時白點之效果是源極汲極區域SD導入吸氣用元素這點小於 n 型半導體區域NR(浮接擴散區域FD)導入吸氣用元素這點。因此，在本實施形態3中，雖藉源極汲極區域SD導入有吸氣用元素，而獲得使污染金屬至光電二極體PD之擴散減低而使暗時白點之發生率降低的效果，但該效果遠小於上述實施形態2，也略小於上述實施形態1。
又，在本實施形態3，藉源極汲極區域SD導入有吸氣用元素，形成於源極汲極區域SD上之金屬矽化物層SC的電阻增大。另一方面，在上述實施形態1，藉 n 型半導體區域NR導入有吸氣用元素，形成於 n 型半導體區域NR上之金屬矽化物層SC的電阻增大。因此，電阻因吸氣用元素之導入而增加的金屬矽化物層SC存之地點數係本實施形態3多於上述實施形態1，金屬矽化物層SC之電阻增大(因吸氣用元素之導入引起的電阻增大)的影響係本實施形態3大於上述實施形態1。
因此，欲使暗時白點之發生率儘量降低時，上述實施形態2比上述實施形態1及本實施形態3有利。又，欲儘量抑制(減低)金屬矽化物層SC之電阻並且使暗時白點之發生率以高效率降低時，上述實施形態1比上述實施形態2及本實施形態3有利。
接著，於圖58~圖60顯示本案發明人所進行之實驗結果。
圖58係顯示對各試樣1~4調查暗時白點之發生率的結果之曲線圖。圖58之縱軸對應暗時白點之發生率，以試樣1之暗時白點的發生率標定。圖59係顯示各試樣1~4之形成於活性區域AcG的半導體基板SB上(即， p 型半導體區域上)之金屬矽化物層(SC)之電阻(薄片電阻)的曲線圖。圖60係顯示各試樣1~4之形成於源極汲極區域SD上(即， n 型半導體區域上)的金屬矽化物層(SC)之電阻(薄片電阻)的曲線圖。
在此，圖58~圖60所示之試樣1對應對 n 型半導體區域NR(浮接擴散區域FD)、源極汲極區域SD及活性區域AcG之半導體基板SB任一者皆未導入諸如碳(C)之吸氣用元素的情形，相當於第1比較例。又，圖58~圖60所示之試樣2對應下述情形，前述情形係對 n 型半導體區域NR(浮接擴散區域FD)及源極汲極區域SD未導入諸如碳(C)之吸氣用元素，而對活性區域AcG之半導體基板SB則導入有碳(C)作為吸氣用元素，相當於第2比較例。又，圖58~圖60所示之試樣3對應下述情形，前述情形係對 n 型半導體區域NR(浮接擴散區域FD)及活性區域AcG之半導體基板SB未導入諸如碳(C)之吸氣用元素，而對源極汲極區域SD則導入有碳(C)作為吸氣用元素，相當於實施形態3。又，圖58~圖60所示之試樣4對應下述情形，前述情形係對活性區域AcG之半導體基板SB未導入諸如碳(C)之吸氣用元素，而對 n 型半導體區域NR(浮接擴散區域FD)及源極汲極區域SD則導入有碳(C)作為吸氣用元素，相當於實施形態2。
參照圖58之曲線圖，便可知下述事項。
即，試樣1及試樣2之暗時白點的發生率幾乎一樣。從此點可知即使對活性區域AcG之半導體基板SB導入諸如碳(C)之吸氣用元素，仍幾乎無法獲得使暗時白點之發生率降低的效果。另一方面，相對於試樣1、試樣2，試樣3之暗時白點顯著地降低，試樣4之暗時白點的發生率更降低。從此點可知對 n 型半導體區域NR(浮接擴散區域FD)導入諸如碳(C)之吸氣用元素這點及對源極汲極區域SD導入諸如碳(C)之吸氣用元素這點皆有使暗時白點之發生率降低的效果。
參照圖59及圖60之曲線圖，可知以下事項。
即，如圖59所示，比起對活性區域AcG之半導體基板SB未導入諸如碳(C)之吸氣用元素的試樣1、3、4，對活性區域AcG之半導體基板SB導入有碳(C)作為吸氣用元素之試樣2之形成於活性區域AcG的半導體基板SB上之金屬矽化物層(SC)的電阻顯著地增大。又，如圖60所示，比起對源極汲極區域SD未導入諸如碳(C)之吸氣用元素的試樣1、2，對源極汲極區域SD導入有碳(C)作為吸氣用元素之試樣3、4之形成於源極汲極區域SD上的金屬矽化物層(SC)之電阻顯著地增大。從此點可知，於導入有諸如碳(C)之吸氣用元素的半導體區域上形成金屬矽化物層(SC)時，因該半導體區域含有吸氣用元素，故形成之金屬矽化物層的電阻增大。
依據該等見解，在實施形態1~3中，關於藉導入吸氣用元素而可期待暗時白點之發生率的降低之 n 型半導體區域NR(浮接擴散區域FD)及源極汲極區域SD，藉其中一者或兩者導入諸如碳(C)之吸氣用元素，而謀求暗時白點之發生率的降低。又，關於吸氣用元素之導入幾乎不影響暗時白點之發生率的活性區域AcG，藉不導入諸如碳(C)之吸氣用元素，而避免形成於活性區域AcG上之金屬矽化物層SC的電阻增大(因吸氣用元素之導入而引起的電阻增大)。藉此，可使暗時白點之發生率的降低及金屬矽化物層SC之電阻抑制(電阻減低)兩立。因而，可使半導體裝置之性能提高。
以上，將由本案發明人所創作之發明依據其實施形態具體地說明，本發明不限前述實施形態，在不脫離其要旨的範圍可進行各種變更是無須贅言的。
1A‧‧‧像素區域
2A‧‧‧周邊電路區域
AcAS‧‧‧活性區域
AcG‧‧‧活性區域
AcL‧‧‧活性區域
AcR‧‧‧活性區域
AcTP‧‧‧活性區域
AM‧‧‧放大電晶體
AP‧‧‧輸出放大器
CF‧‧‧濾色片
CHP‧‧‧晶片區域
CLC‧‧‧列電路
CP‧‧‧蓋式絕緣膜
EX1‧‧‧n-型半導體區域(源極汲極延伸區域)
EX2‧‧‧n-型半導體區域(源極汲極延伸區域)
EX3‧‧‧n-型半導體區域(源極汲極延伸區域)
FD‧‧‧浮接擴散區域(浮接擴散層)
FD1‧‧‧浮接擴散區域
FD2‧‧‧浮接擴散區域
GND‧‧‧接地電位
GA‧‧‧閘極電極
GE‧‧‧區域
GF‧‧‧閘極絕緣膜
GL‧‧‧閘極電極
GR‧‧‧閘極電極
GS‧‧‧閘極電極
GT‧‧‧閘極電極
HSC‧‧‧水平掃描電路
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
IL3‧‧‧層間絕緣膜
IL4‧‧‧層間絕緣膜
IM1‧‧‧離子注入
LRST‧‧‧重置線
LT‧‧‧周邊電晶體
LTX‧‧‧傳送線(第2選擇線)
LTX1‧‧‧傳送線
LTX2‧‧‧傳送線
ML‧‧‧微透鏡
M1‧‧‧配線
M2‧‧‧配線
M3‧‧‧配線
N1‧‧‧節點
NW‧‧‧n型半導體區域(n型阱)
NR‧‧‧n型半導體區域
OL‧‧‧輸出線(輸出信號線)
OP1‧‧‧開口部
OP2‧‧‧開口部
OP3‧‧‧開口部
Pa‧‧‧插塞
Pag‧‧‧插塞
PD‧‧‧光電二極體
PD1‧‧‧光電二極體
PD2‧‧‧光電二極體
Pfd‧‧‧插塞
Pg1‧‧‧插塞
PG‧‧‧接地電位(GND)供給用插塞
PH‧‧‧p型半導體區域
PR‧‧‧p+型半導體區域
Pr1‧‧‧插塞
Pr2‧‧‧插塞
Prg‧‧‧插塞
Ps‧‧‧插塞
Psg‧‧‧插塞
Ptg‧‧‧插塞
Pt1‧‧‧插塞
Pt2‧‧‧插塞
PU‧‧‧像素
PV‧‧‧鈍化膜(保護膜、絕緣膜)
PW1‧‧‧p型阱(p型半導體區域)
PW2‧‧‧p型阱(p型半導體區域)
RP1‧‧‧抗蝕圖形(光阻圖形)
RST‧‧‧重置電晶體
SB‧‧‧半導體基板
SC‧‧‧金屬矽化物層
SD‧‧‧源極汲極區域
SDL‧‧‧源極汲極區域
SEL‧‧‧選擇電晶體
SL‧‧‧選擇線
ST‧‧‧元件分離區域
SW‧‧‧側壁間隔件
SWT‧‧‧開關
TX‧‧‧傳送電晶體
TX1‧‧‧傳送電晶體
TX2‧‧‧傳送電晶體
VDD‧‧‧電源電位(電源電位線)
VSC‧‧‧垂直掃描電路
V1‧‧‧介層部
V2‧‧‧介層部
WF‧‧‧半導體晶圓
A-A‧‧‧線
B-B‧‧‧線
C-C‧‧‧線
D-D‧‧‧線
圖1係顯示一實施形態之半導體裝置的結構例之電路方塊圖。 圖2係顯示像素之結構例的電路圖。 圖3係顯示像素之另一結構例的電路圖。 圖4係顯示一實施形態之半導體裝置的像素之平面圖。 圖5係顯示一實施形態之半導體裝置的像素之平面圖。 圖6係顯示一實施形態之半導體裝置的像素之平面圖。 圖7係顯示形成一實施形態之半導體裝置的半導體晶圓及晶片區域之平面圖。 圖8係顯示形成於一實施形態之半導體裝置的周邊電路區域之電晶體的平面圖。 圖9係顯示形成於一實施形態之半導體裝置的像素區域之複數的像素之平面圖。 圖10係顯示形成於一實施形態之半導體裝置的像素區域之複數的像素之平面圖。 圖11係一實施形態之半導體裝置的主要部分剖面圖。 圖12係一實施形態之半導體裝置的主要部分剖面圖。 圖13係一實施形態之半導體裝置的主要部分剖面圖。 圖14係一實施形態之半導體裝置的主要部分剖面圖。 圖15係一實施形態之半導體裝置的主要部分剖面圖。 圖16係一實施形態之半導體裝置的主要部分剖面圖。 圖17係一實施形態之半導體裝置的製程進行中之主要部分剖面圖。 圖18係與圖17相同之半導體裝置的製程進行中之主要部分剖面圖。 圖19係與圖17相同之半導體裝置的製程進行中之主要部分剖面圖。 圖20係接續圖17之半導體裝置的製程進行中之主要部分剖面圖。 圖21係與圖20相同之半導體裝置的製程進行中之主要部分剖面圖。 圖22係與圖20相同之半導體裝置的製程進行中之主要部分剖面圖。 圖23係接續圖20之半導體裝置的製程進行中之主要部分剖面圖。 圖24係與圖23相同之半導體裝置的製程進行中之主要部分剖面圖。 圖25係與圖23相同之半導體裝置的製程進行中之主要部分剖面圖。 圖26係接續圖23之半導體裝置的製程進行中之主要部分剖面圖。 圖27係與圖26相同之半導體裝置的製程進行中之主要部分剖面圖。 圖28係與圖26相同之半導體裝置的製程進行中之主要部分剖面圖。 圖29係接續圖26之半導體裝置的製程進行中之主要部分剖面圖。 圖30係與圖29相同之半導體裝置的製程進行中之主要部分剖面圖。 圖31係與圖29相同之半導體裝置的製程進行中之主要部分剖面圖。 圖32係接續圖29之半導體裝置的製程進行中之主要部分剖面圖。 圖33係與圖32相同之半導體裝置的製程進行中之主要部分剖面圖。 圖34係與圖32相同之半導體裝置的製程進行中之主要部分剖面圖。 圖35係接續圖32之半導體裝置的製程進行中之主要部分剖面圖。 圖36係與圖35相同之半導體裝置的製程進行中之主要部分剖面圖。 圖37係與圖35相同之半導體裝置的製程進行中之主要部分剖面圖。 圖38係接續圖35之半導體裝置的製程進行中之主要部分剖面圖。 圖39係與圖38相同之半導體裝置的製程進行中之主要部分剖面圖。 圖40係與圖38相同之半導體裝置的製程進行中之主要部分剖面圖。 圖41係一實施形態之半導體裝置的主要部分平面圖。 圖42係另一實施形態之半導體裝置的主要部分平面圖。 圖43係另一實施形態之半導體裝置的主要部分平面圖。 圖44係另一實施形態之半導體裝置的主要部分剖面圖。 圖45係另一實施形態之半導體裝置的主要部分剖面圖。 圖46係另一實施形態之半導體裝置的主要部分剖面圖。 圖47係另一實施形態之半導體裝置的製程進行中之主要部分剖面圖。 圖48係與圖47相同之半導體裝置的製程進行中之主要部分剖面圖。 圖49係與圖47相同之半導體裝置的製程進行中之主要部分剖面圖。 圖50係另一實施形態之半導體裝置的主要部分平面圖。 圖51係另一實施形態之半導體裝置的主要部分平面圖。 圖52係另一實施形態之半導體裝置的主要部分剖面圖。 圖53係另一實施形態之半導體裝置的主要部分剖面圖。 圖54係另一實施形態之半導體裝置的主要部分剖面圖。 圖55係另一實施形態之半導體裝置的製程進行中之主要部分剖面圖。 圖56係與圖55相同之半導體裝置的製程進行中之主要部分剖面圖。 圖57係與圖55相同之半導體裝置的製程進行中之主要部分剖面圖。 圖58係顯示暗時白點之發生率的曲線圖。 圖59係顯示金屬矽化物層之電阻的曲線圖。 圖60係顯示金屬矽化物層之電阻的曲線圖。
AcAS‧‧‧活性區域
AcG‧‧‧活性區域
AcR‧‧‧活性區域
AcTP‧‧‧活性區域
AMI‧‧‧放大電晶體
FD‧‧‧浮接擴散區域(浮接擴散層)
GA‧‧‧閘極電極
GR‧‧‧閘極電極
GS‧‧‧閘極電極
GT‧‧‧閘極電極
Pa‧‧‧插塞
Pag‧‧‧插塞
PD‧‧‧光電二極體
Pfd‧‧‧插塞
Pg1‧‧‧插塞
Pr1‧‧‧插塞
Pr2‧‧‧插塞
Prg‧‧‧插塞
Ps‧‧‧插塞
Psg‧‧‧插塞
Ptg‧‧‧插塞
RST‧‧‧重置電晶體
SEL‧‧‧選擇電晶體
TX‧‧‧傳送電晶體
A-A‧‧‧線
B-B‧‧‧線
C-C‧‧‧線
D-D‧‧‧線

Claims (18)

  1. 一種半導體裝置，具有像素，該像素並包含有： 第1活性區域及第2活性區域，該等形成於半導體基板之第1主面側，且俯視時分別為元件分離區域所包圍； 光電二極體，其形成於該第1活性區域；及 傳送用電晶體，其形成於該第1活性區域，並用以傳送以該光電二極體生成之電荷； 又， p 型半導體區域於該半導體基板形成為俯視時將該第1活性區域及該第2活性區域包圍在內， 於該第2活性區域之該 p 型半導體區域上形成有電性連接於該 p 型半導體區域之接地電位供給用接觸部， 該光電二極體具有形成於該第1活性區域之該 p 型半導體區域內的第一 n 型半導體區域， 該傳送用電晶體具有形成於該第1活性區域之該 p 型半導體區域內的汲極用第二 n 型半導體區域， 該第一 n 型半導體區域亦具有該傳送用電晶體之源極區域的功能， 該第二 n 型半導體區域導入有吸氣用元素，而該第2活性區域之該 p 型半導體區域則未導入該吸氣用元素。
  2. 如申請專利範圍第1項之半導體裝置，其中， 於該第2活性區域之該 p 型半導體區域上形成有第1金屬矽化物層， 於該第1金屬矽化物層上形成有該接觸部， 該接觸部透過該第1金屬矽化物層電性連接於該 p 型半導體區域。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該吸氣用元素係碳。
  4. 如申請專利範圍第1項之半導體裝置，其中， 俯視時，在該第一 n 型半導體區域與該第二 n 型半導體區域之間不存在該元件分離區域。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該像素更包含有： 第3活性區域，其形成於該半導體基板之該第1主面側，且俯視時為該元件分離區域所包圍；及 像素用電晶體，其形成於該第3活性區域； 該 p 型半導體區域於該半導體基板形成為俯視時將該第1活性區域、該第2活性區域及該第3活性區域包圍在內， 該像素用電晶體具有形成於該第3活性區域之該 p 型半導體區域內的源極或汲極用第三 n 型半導體區域， 該第三 n 型半導體區域未導入該吸氣用元素。
  6. 如申請專利範圍第5項之半導體裝置，其中， 於該第三 n 型半導體區域上形成有第2金屬矽化物層。
  7. 如申請專利範圍第1項之半導體裝置，其中，       該像素更具有： 第3活性區域，其形成於該半導體基板之該第1主面側，且俯視時為該元件分離區域所包圍；及 像素用電晶體，其形成於該第3活性區域； 該 p 型半導體區域於該半導體基板形成為俯視時將該第1活性區域、該第2活性區域及該第3活性區域包圍在內， 該像素用電晶體具有形成於該第3活性區域之該 p 型半導體區域內的源極或汲極用第三 n 型半導體區域， 該第三 n 型半導體區域亦導入有該吸氣用元素。
  8. 如申請專利範圍第7項之半導體裝置，其中， 於該第三 n 型半導體區域上形成有第2金屬矽化物層。
  9. 如申請專利範圍第1項之半導體裝置，其中， 該第一 n 型半導體區域未導入該吸氣用元素。
  10. 如申請專利範圍第1項之半導體裝置，其中， 複數個該像素於該半導體基板之該第1主面排列成矩陣狀。
  11. 如申請專利範圍第1項之半導體裝置，其中， 於該半導體基板之該第1主面上形成有層間絕緣膜， 該接觸部係埋入該層間絕緣膜之導電性插塞。
  12. 一種半導體裝置，具有像素，該像素並包含有： 第1活性區域、第2活性區域及第3活性區域，該等形成於半導體基板之第1主面側，且俯視時分別為元件分離區域所包圍； 光電二極體，其形成於該第1活性區域； 傳送用電晶體，其形成於該第1活性區域，並用以傳送以該光電二極體生成之電荷；及 像素用電晶體，其形成於該第3活性區域； 又， p 型半導體區域於該半導體基板形成為俯視時將該第1活性區域、該第2活性區域及該第3活性區域包圍在內， 於該第2活性區域之該 p 型半導體區域上形成有電性連接於該 p 型半導體區域之接地電位供給用接觸部， 該光電二極體具有形成於該第1活性區域之該 p 型半導體區域內的第一 n 型半導體區域， 該傳送用電晶體具有形成於該第1活性區域之該 p 型半導體區域內的汲極用第二 n 型半導體區域， 該像素用電晶體具有形成於該第3活性區域之該 p 型半導體區域內的源極或汲極用第三 n 型半導體區域， 該第一 n 型半導體區域亦具有該傳送用電晶體之源極區域的功能， 該第三 n 型半導體區域導入有吸氣用元素，而該第2活性區域之該 p 型半導體區域則未導入該吸氣用元素。
  13. 如申請專利範圍第12項之半導體裝置，其中， 於該第2活性區域之該 p 型半導體區域上形成有第1金屬矽化物層， 於該第1金屬矽化物層上形成有該接觸部， 該接觸部透過該第1金屬矽化物層電性連接於該 p 型半導體區域。
  14. 如申請專利範圍第12項之半導體裝置，其中， 該吸氣用元素係碳。
  15. 如申請專利範圍第12項之半導體裝置，其中， 該第二 n 型半導體區域亦導入有吸氣用元素。
  16. 如申請專利範圍第12項之半導體裝置，其中， 該第二 n 型半導體區域未導入該吸氣用元素。
  17. 如申請專利範圍第12項之半導體裝置，其中， 於該第三 n 型半導體區域上形成有第2金屬矽化物層。
  18. 如申請專利範圍第12項之半導體裝置，其中， 該第一 n 型半導體區域未導入該吸氣用元素。
TW106101082A 2016-01-22 2017-01-13 半導體裝置 TWI716528B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-010987 2016-01-22
JP2016010987A JP6612139B2 (ja) 2016-01-22 2016-01-22 半導体装置

Publications (2)

Publication Number Publication Date
TW201733104A true TW201733104A (zh) 2017-09-16
TWI716528B TWI716528B (zh) 2021-01-21

Family

ID=59359802

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106101082A TWI716528B (zh) 2016-01-22 2017-01-13 半導體裝置

Country Status (5)

Country Link
US (1) US10115751B2 (zh)
JP (1) JP6612139B2 (zh)
KR (1) KR20170088294A (zh)
CN (1) CN106997886A (zh)
TW (1) TWI716528B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816935B (zh) * 2018-11-26 2023-10-01 日商索尼半導體解決方案公司 受光元件及電子機器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6598830B2 (ja) * 2017-08-31 2019-10-30 キヤノン株式会社 光電変換装置の製造方法
JP2019057649A (ja) * 2017-09-21 2019-04-11 株式会社リコー 撮像素子、撮像装置および画像入力装置
JP2019102494A (ja) 2017-11-28 2019-06-24 キヤノン株式会社 光電変換装置およびその製造方法、機器
CN108831826A (zh) * 2018-06-26 2018-11-16 上海华力微电子有限公司 一种减少图像传感器污点的方法
JP2020096225A (ja) * 2018-12-10 2020-06-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
CN112397531B (zh) 2019-08-13 2024-07-23 联华电子股份有限公司 半导体元件及其制造方法
JP7535747B2 (ja) 2019-09-05 2024-08-19 パナソニックＩｐマネジメント株式会社 撮像装置
JP7433863B2 (ja) * 2019-11-27 2024-02-20 キヤノン株式会社 光電変換装置、撮像システム、および移動体
TWI775332B (zh) * 2021-03-02 2022-08-21 力晶積成電子製造股份有限公司 背照式影像感測器及其製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313804A (ja) * 2001-04-16 2002-10-25 Sharp Corp 半導体装置およびその製造方法
JP2005259887A (ja) * 2004-03-10 2005-09-22 Matsushita Electric Ind Co Ltd 固体撮像装置の製造方法
JP2005353874A (ja) * 2004-06-11 2005-12-22 Renesas Technology Corp 半導体装置
JP2006041080A (ja) * 2004-07-26 2006-02-09 Sony Corp 固体撮像装置
US7385238B2 (en) * 2004-08-16 2008-06-10 Micron Technology, Inc. Low dark current image sensors with epitaxial SiC and/or carbonated channels for array transistors
KR100630704B1 (ko) * 2004-10-20 2006-10-02 삼성전자주식회사 비평면 구조의 트랜지스터를 구비한 ｃｍｏｓ 이미지 센서및 그 제조 방법
JP4997879B2 (ja) * 2005-08-26 2012-08-08 ソニー株式会社 半導体装置及びその製造方法並びに固体撮像装置及びその製造方法並びに撮像装置
JP2007165450A (ja) * 2005-12-12 2007-06-28 Nikon Corp 固体撮像素子
US8672447B2 (en) * 2011-11-11 2014-03-18 Seiko Epson Corporation Wiper unit and liquid ejecting apparatus
JP5985269B2 (ja) 2012-06-26 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2014060199A (ja) * 2012-09-14 2014-04-03 Toshiba Corp 固体撮像装置の製造方法及び固体撮像装置
JP6246664B2 (ja) * 2014-06-04 2017-12-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816935B (zh) * 2018-11-26 2023-10-01 日商索尼半導體解決方案公司 受光元件及電子機器

Also Published As

Publication number Publication date
JP6612139B2 (ja) 2019-11-27
US20170213862A1 (en) 2017-07-27
JP2017130626A (ja) 2017-07-27
TWI716528B (zh) 2021-01-21
US10115751B2 (en) 2018-10-30
CN106997886A (zh) 2017-08-01
KR20170088294A (ko) 2017-08-01

Similar Documents

Publication Publication Date Title
TWI716528B (zh) 半導體裝置
JP6607777B2 (ja) 半導体装置およびその製造方法
JP5361110B2 (ja) 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法
JP6671864B2 (ja) 撮像装置の製造方法および撮像装置
JP6234173B2 (ja) 固体撮像素子の製造方法
JP5985269B2 (ja) 半導体装置
TWI648841B (zh) 半導體裝置之製造方法
JP2012094719A (ja) 固体撮像装置、固体撮像装置の製造方法、及び電子機器
US10056420B2 (en) Semiconductor device and manufacturing method thereof
JP2015023150A (ja) 半導体装置の製造方法
JP2016058635A (ja) 半導体装置の製造方法
TW201806138A (zh) 半導體裝置之製造方法
JP2018186129A (ja) 半導体装置およびその製造方法
JP2009176950A (ja) 固体撮像素子及びその製造方法
JP2018207049A (ja) 固体撮像素子およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees