KR20170088294A - 반도체 장치 - Google Patents

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KR20170088294A
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semiconductor region
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다께시 가미노
요따로 고또
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 반도체 장치의 성능을 향상시키는 것을 과제로 한다. 반도체 장치는, 포토다이오드 PD 및 전송 트랜지스터 TX가 형성된 활성 영역 AcTP와 접지 전위 공급용 활성 영역 AcG를 포함하는 화소를 구비하고 있다. 활성 영역 AcG의 p형 반도체 영역 위에는, 접지 전위 공급용 플러그 Pg1이 배치되어 있다. 활성 영역 AcTP에 형성된 전송 트랜지스터 TX의 드레인용 n형 반도체 영역에는, 게터링용 원소가 도입되어 있지만, 활성 영역 AcG의 p형 반도체 영역에는, 게터링용 원소는 도입되어 있지 않다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 예를 들어 고체 촬상 소자를 포함하는 반도체 장치에 바람직하게 이용할 수 있는 것이다.
고체 촬상 소자로서, CMOS(Complementary Metal Oxide Semiconductor)를 사용한 고체 촬상 소자(CMOS 이미지 센서)의 개발이 진행되고 있다. 이 CMOS 이미지 센서는, 포토다이오드와 전송용 트랜지스터를 갖는 복수의 화소를 포함하여 구성된다.
일본 특허공개 제2014-7316호 공보(특허문헌 1)에는, CMOS 이미지 센서에 있어서, 접지 전위가 인가되는 콘택트부가 배치되어 있는 활성 영역에 게터링 영역을 배치하는 것이 기재되어 있다.
일본 특허공개 제2014-7316호 공보
광전 변환 소자를 갖는 반도체 장치가 있지만, 그와 같은 반도체 장치에 있어서도, 가능한 한 반도체 장치의 성능을 향상시키는 것이 요망된다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 포토다이오드 및 전송용 트랜지스터가 형성된 제1 활성 영역과 접지 전위 공급용 제2 활성 영역을 포함하는 화소를 구비하고 있다. 제2 활성 영역의 p형 반도체 영역 위에는 금속 실리사이드층이 형성되고, 그 금속 실리사이드층 위에 접지 전위 공급용 콘택트부가 배치되어 있다. 제1 활성 영역에 형성된 전송용 트랜지스터의 드레인용 n형 반도체 영역에는, 게터링용 원소가 도입되어 있지만, 제2 활성 영역의 p형 반도체 영역에는, 게터링용 원소는 도입되어 있지 않다.
또한, 일 실시 형태에 의하면, 포토다이오드 및 전송용 트랜지스터가 형성된 제1 활성 영역과 접지 전위 공급용 제2 활성 영역과 화소 트랜지스터가 형성된 제3 활성 영역을 포함하는 화소를 구비하고 있다. 제2 활성 영역의 p형 반도체 영역 위에는 금속 실리사이드층이 형성되고, 그 금속 실리사이드층의 위에 접지 전위 공급용 콘택트부가 배치되어 있다. 제3 활성 영역에 형성된 화소 트랜지스터의 소스 또는 드레인용 n형 반도체 영역에는, 게터링용 원소가 도입되어 있지만, 제2 활성 영역의 p형 반도체 영역에는, 게터링용 원소는 도입되어 있지 않다.
일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은, 일 실시 형태의 반도체 장치의 구성예를 나타내는 회로 블록도이다.
도 2는, 화소의 구성예를 나타내는 회로도이다.
도 3은, 화소의 다른 구성예를 나타내는 회로도이다.
도 4는, 일 실시 형태의 반도체 장치의 화소를 나타내는 평면도이다.
도 5는, 일 실시 형태의 반도체 장치의 화소를 나타내는 평면도이다.
도 6은, 일 실시 형태의 반도체 장치의 화소를 나타내는 평면도이다.
도 7은, 일 실시 형태의 반도체 장치가 형성되는 반도체 웨이퍼 및 칩 영역을 나타내는 평면도이다.
도 8은, 일 실시 형태의 반도체 장치의 주변 회로 영역에 형성되는 트랜지스터를 나타내는 평면도이다.
도 9는, 일 실시 형태의 반도체 장치의 화소 영역에 형성되는 복수의 화소를 나타내는 평면도이다.
도 10은, 일 실시 형태의 반도체 장치의 화소 영역에 형성되는 복수의 화소를 나타내는 평면도이다.
도 11은, 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 12는, 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 13은, 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 14는, 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 15는, 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 16은, 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 17은, 일 실시 형태인 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 18은, 도 17과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 19는, 도 17과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 20은, 도 17에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 21은, 도 20과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 22는, 도 20과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 23은, 도 20에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 24는, 도 23과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 25는, 도 23과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 26은, 도 23에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 27은, 도 26과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 28은, 도 26과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 29는, 도 26에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 30은, 도 29와 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 31은, 도 29와 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 32는, 도 29에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 33은, 도 32와 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 34는, 도 32와 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 35는, 도 32에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 36은, 도 35와 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 37은, 도 35와 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 38은, 도 35에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 39는, 도 38과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 40은, 도 38과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 41은, 일 실시 형태의 반도체 장치의 주요부 평면도이다.
도 42는, 다른 실시 형태의 반도체 장치의 주요부 평면도이다.
도 43은, 다른 실시 형태의 반도체 장치의 주요부 평면도이다.
도 44는, 다른 실시 형태의 반도체 장치의 주요부 단면도이다.
도 45는, 다른 실시 형태의 반도체 장치의 주요부 단면도이다.
도 46은, 다른 실시 형태의 반도체 장치의 주요부 단면도이다.
도 47은, 다른 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 48은, 도 47과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 49는, 도 47과 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 50은, 다른 실시 형태의 반도체 장치의 주요부 평면도이다.
도 51은, 다른 실시 형태의 반도체 장치의 주요부 평면도이다.
도 52는, 다른 실시 형태의 반도체 장치의 주요부 단면도이다.
도 53은, 다른 실시 형태의 반도체 장치의 주요부 단면도이다.
도 54는, 다른 실시 형태의 반도체 장치의 주요부 단면도이다.
도 55는, 다른 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 56은, 도 55와 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 57은, 도 55와 동일한 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 58은, 암시 백색점의 발생률을 나타내는 그래프이다.
도 59는, 금속 실리사이드층의 저항을 나타내는 그래프이다.
도 60은, 금속 실리사이드층의 저항을 나타내는 그래프이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것이 아니라, 특정한 수 이상이어도 이하여도 된다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이러한 점은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 넣는 경우도 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태 1의 반도체 장치의 구조 및 제조 공정에 대하여 상세히 설명한다. 본 실시 형태 1에서는, 반도체 장치가, 반도체 기판의 표면측으로부터 광을 입사하는 표면 조사형의 이미지 센서로서의 CMOS 이미지 센서인 예에 대하여 설명한다.
<반도체 장치의 구성>
도 1은, 본 실시 형태의 반도체 장치의 구성예를 나타내는 회로 블록도이다. 도 2는, 화소의 구성예를 나타내는 회로도이다. 또한, 도 1에서는, 어레이 형상(행렬 형상)으로 배치된 4행 4열(4×4)의 16개의 화소를 나타내지만, 화소의 배열수는 이것으로 한정되지 않고, 다양하게 변경 가능하며, 예를 들어 실제로 카메라 등의 전자 기기에 사용되는 화소수는 수백만의 것이 있다.
도 1에 도시한 화소 영역(1A)에는, 복수의 화소 PU가 어레이 형상으로 배치되고, 그 주위에는, 수직 주사 회로 VSC나 수평 주사 회로 HSC 등의 구동 회로가 배치되어 있다. 각 화소(셀, 화소 유닛) PU는, 선택선 SL 및 출력선(출력 신호선) OL의 교점에 배치되어 있다. 선택선 SL은 수직 주사 회로 VSC와 접속되고, 출력선 OL은 각각 열 회로 CLC와 접속되어 있다. 열 회로 CLC는 스위치 SWT를 통하여 출력 증폭기 AP와 접속되어 있다. 각 스위치 SWT는 수평 주사 회로 HSC와 접속되고, 수평 주사 회로 HSC에 의해 제어된다.
예를 들어, 수직 주사 회로 VSC 및 수평 주사 회로 HSC에 의해 선택된 화소 PU로부터 판독된 전기 신호는, 출력선 OL 및 출력 증폭기 AP를 통하여 출력된다.
화소 PU의 구성은, 예를 들어 도 2 또는 도 3에 도시된 바와 같이, 포토다이오드 PD와, 트랜지스터 RST, TX, SEL, AMI로 구성된다. 이들 트랜지스터 RST, TX, SEL, AMI는, 각각 ｎ채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)에 의해 형성된다. 이 중, 트랜지스터 RST는 리셋 트랜지스터(리셋용 트랜지스터)이며, 트랜지스터 TX는 전송 트랜지스터(전송용 트랜지스터)이며, 트랜지스터 SEL은 선택 트랜지스터(선택용 트랜지스터)이며, 트랜지스터 AMI는 증폭 트랜지스터(증폭용 트랜지스터)이다. 또한, 전송 트랜지스터 TX는, 포토다이오드 PD에 의해 생성된 전하를 전송하는 전송용 트랜지스터이다. 전송 트랜지스터 TX, 리셋 트랜지스터 RST, 선택 트랜지스터 SEL 및 증폭 트랜지스터 AMI는, 각 화소에 대하여 설치되어 있기 때문에, 화소 트랜지스터(화소용 트랜지스터)로 간주할 수 있다. 또한, 이들 트랜지스터 외에, 다른 트랜지스터나 용량 소자 등의 소자가 내장되는 경우도 있다. 또한, 이들 트랜지스터의 접속 형태에는 다양한 변형·응용 형태가 있다.
도 2에는, 2개의 화소 PU의 회로 구성예가 도시되어 있다. 즉, 도 2에는, 포토다이오드 PD1을 갖는 화소 PU와 포토다이오드 PD2를 갖는 화소 PU의 합계 2개의 화소 PU의 회로 구성예가 도시되어 있다.
또한, 도 2의 경우, 2개의 화소 PU에서 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST가 공용되어 있는 경우의 회로예가 도시되어 있다. 이 경우, 1개의 포토다이오드 PD에 대하여 1개의 전송 트랜지스터 TX가 설치되는 것에 대하여, 2개의 포토다이오드 PD(PD1, PD2)에 대하여, 1조의 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST가 설치된다. 포토다이오드 PD1에 대하여 설치된 전송 트랜지스터 TX가 전송 트랜지스터 TX1이며, 포토다이오드 PD2에 대하여 설치된 전송 트랜지스터 TX가 전송 트랜지스터 TX2이다.
도 2에 도시한 회로예에 있어서는, 접지 전위(GND)와 노드 N1의 사이에 포토다이오드 PD1과 전송 트랜지스터 TX1이 직렬로 접속되고, 또한 접지 전위(GND)와 노드 N1의 사이에 포토다이오드 PD2와 전송 트랜지스터 TX2가 직렬로 접속되어 있다. 접지 전위(GND)는, 접지 전위로 간주할 수도 있다. 포토다이오드(PD1, PD2) 및 전송 트랜지스터(TX1, TX2) 중, 포토다이오드(PD1, PD2)가 접지 전위(GND)측이며, 전송 트랜지스터(TX1, TX2)가 노드 N1측이다. 그리고, 포토다이오드 PD1과 전송 트랜지스터 TX1의 직렬 회로와, 포토다이오드 PD2와 전송 트랜지스터 TX2의 직렬 회로가, 접지 전위(GND)와 노드 N1의 사이에 병렬로 접속되어 있다. 즉, 포토다이오드 PD1은 전송 트랜지스터 TX1을 통하여, 포토다이오드 PD2는 전송 트랜지스터 TX2를 통하여, 공통의 노드 N1에 접속되어 있다. 포토다이오드 PD는, PN 접합 다이오드이며, 예를 들어 복수의 n형 또는 p형의 불순물 확산 영역(반도체 영역)에 의해 구성된다.
노드 N1과 전원 전위(전원 전위선) VDD의 사이에는 리셋 트랜지스터 RST가 접속되어 있다. 전원 전위 VDD는, 전원 전위선의 전위이다. 전원 전위 VDD와 출력선(출력 신호선) OL의 사이에는, 선택 트랜지스터 SEL 및 증폭 트랜지스터 AMI가 직렬로 접속되어 있다. 선택 트랜지스터 SEL 및 증폭 트랜지스터 AMI 중, 증폭 트랜지스터 AMI가 전원 전위 VDD측이며, 선택 트랜지스터 SEL이 출력선 OL측이다. 이 증폭 트랜지스터 AMI의 게이트 전극은 노드 N1에 접속되어 있다. 또한, 리셋 트랜지스터 RST의 게이트 전극은 리셋선 LRST에 접속되어 있다. 또한, 선택 트랜지스터 SEL의 게이트 전극은 선택선 SL과 접속되고, 전송 트랜지스터 TX의 게이트 전극은 전송선(제2 선택선) LTX와 접속되어 있다. 단, 전송 트랜지스터 TX1의 게이트 전극은, 전송선 LTX1과 접속되고, 전송 트랜지스터 TX2의 게이트 전극은, 전송선 LTX2와 접속되어 있다.
예를 들어, 전송선 LTX(LTX1, LTX2) 및 리셋선 LRST를 상승시켜서(하이 레벨로 하여), 전송 트랜지스터 TX(TX1, TX2) 및 리셋 트랜지스터 RST를 온 상태로 한다. 이 결과, 포토다이오드 PD(PD1, PD2)의 전하가 빠져나가 공핍화된다. 이로 인해, 리셋 트랜지스터 RST는, 포토다이오드 PD의 전하를 방출하는 리셋 트랜지스터로서 기능한다. 그 후, 전송 트랜지스터 TX(TX1, TX2)를 오프 상태로 한다.
이 후, 예를 들어 카메라 등의 전자 기기의 메커니컬 셔터를 열면, 셔터가 열려 있는 동안, 포토다이오드 PD(PD1, PD2)에 있어서, 입사광에 의해 전하가 발생하고, 축적된다. 즉, 포토다이오드 PD(PD1, PD2)는, 입사광을 수광하여 전하를 생성한다.
계속해서, 셔터를 닫은 후, 리셋선 LRST를 하강시켜서(로우 레벨로 하여), 리셋 트랜지스터 RST를 오프 상태로 한다. 또한, 선택선 SL 및 전송선 LTX1을 상승시켜서(하이 레벨로 하여), 선택 트랜지스터 SEL 및 전송 트랜지스터 TX1을 온 상태로 한다. 이에 의해, 포토다이오드 PD1에 의해 생성된 전하가 전송 트랜지스터 TX1의 노드 N1측의 단부(플로팅 디퓨전 FD1)로 전송된다. 이때, 플로팅 디퓨전 FD1의 전위는, 포토다이오드 PD1로부터 전송된 전하에 따른 값으로 변화되고, 이 값이, 증폭 트랜지스터 AMI에 의해 증폭되어 출력선 OL로 표현된다. 이로 인해, 증폭 트랜지스터 AMI는, 포토다이오드 PD로부터 플로팅 디퓨전 FD로 전송된 전하의 양에 따른 전기 신호를 증폭하는 증폭 트랜지스터로서 기능한다. 이 출력선 OL의 전위가, 전기 신호(수광 신호)로 되고, 열 회로 CLC 및 스위치 SWT를 통하여 출력 증폭기 AP로부터 출력 신호로서 판독된다.
또한, 전송선 LTX1과 타이밍을 어긋나게 하여 전송선 LTX2를 상승시켜서(하이 레벨로 하여) 전송 트랜지스터 TX2를 온 상태로 함으로써, 포토다이오드 PD2에 의해 생성된 전하가 전송 트랜지스터 TX2의 노드 N1측의 단부(플로팅 디퓨전 FD2)로 전송된다. 이 경우에도, 플로팅 디퓨전 FD2의 전위는, 증폭 트랜지스터 AMI에 의해 증폭되어 출력선 OL로 표현되고, 이 출력선 OL의 전위가, 전기 신호(수광 신호)로 되고, 열 회로 CLC 및 스위치 SWT를 통하여 출력 증폭기 AP로부터 출력 신호로서 판독된다.
플로팅 디퓨전 FD(FD1, FD2)는, 전하 축적부 또는 부유 확산층으로서의 기능을 갖고 있으며, 예를 들어 n형의 불순물 확산 영역(반도체 영역)으로 구성된다. 전송 트랜지스터 TX1이 갖는 플로팅 디퓨전 FD가, 플로팅 디퓨전 FD1이며, 전송 트랜지스터 TX2가 갖는 플로팅 디퓨전 FD가, 플로팅 디퓨전 FD2이다. 도 2에는, 전송 트랜지스터 TX1이 갖는 플로팅 디퓨전 FD1과, 전송 트랜지스터 TX2가 갖는 플로팅 디퓨전 FD2가, 따로따로 설치된 경우가 도시되어 있지만, 전송 트랜지스터 TX1의 플로팅 디퓨전 FD1과 전송 트랜지스터 TX2의 플로팅 디퓨전 FD2를 공통화할 수도 있다.
도 3은, 도 1에 도시된 1개의 화소 PU의 회로 구성예가 도시되어 있다.
상기 도 2의 경우와는 달리, 도 3의 경우에는, 1개의 포토다이오드 PD에 대하여, 1조의 전송 트랜지스터 TX와 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST가 설치되어 있다. 즉, 상기 도 2의 경우에는, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST는, 2개의 화소 PU에서 공용되고 있었지만, 도 3의 경우에는, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST는, 2개의 화소 PU에서 공용되어 있는 것이 아니라, 1개의 화소 PU마다 설치되어 있다. 그 이외에는, 포토다이오드 PD와 전송 트랜지스터 TX와 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST와의 접속 관계와 기능과 동작에 대해서는, 도 3의 회로 구성의 경우도, 상기 도 2의 경우와 기본적으로는 동일하므로, 여기서는 그 반복되는 설명은 생략한다.
도 4 내지 도 6은, 본 실시 형태의 반도체 장치의 화소를 나타내는 평면도이다. 도 4 내지 도 6에는, 동일한 평면 영역이 도시되어 있다.
도 4에는, 활성 영역(AcR, AcG, AcTP, AcAS)과 게이트 전극(GR, GT, GA, GS)과 플러그(Pr1, Pr2, Prg, Pg1, Pfd, Pa, Ps, Pag, Psg)가 도시되어 있다. 도 4에 있어서, 점선으로 도시되어 있는 것은, 게이트 전극(GR, GT, GA, GS)의 아래에 숨겨져 있는 활성 영역(AcTP, AcAS, AcG)의 외주 위치이다. 도 5에 있어서는, 활성 영역(AcR, AcG, AcTP, AcAS)을 사선의 해칭을 넣어 나타내고, 또한 게이트 전극(GR, GT, GA, GS)의 위치를 점선으로 나타내고 있다. 도 5의 평면도에 있어서, 사선의 해칭을 넣은 영역(활성 영역 AcR, AcG, AcTP, AcAS) 이외의 영역에는, 후술하는 소자 분리 영역 ST가 형성되어 있다. 또한, 도 6에 있어서는, 활성 영역(AcR, AcG, AcTP, AcAS)의 외주 위치를 실선으로 나타내고, 또한 게터링용 원소를 도입한 영역(부호 GE로 가리킨 영역에 대응)을 사선의 해칭을 넣어 나타내고, 또한 게이트 전극(GR, GT, GA, GS)의 위치를 점선으로 나타내고 있다. 플러그(Pr1, Pr2, Prg, Pg1, Pfd, Pa, Ps, Pag, Psg)에 대해서는, 도 4에 도시하고 있지만, 도 5 및 도 6에서는 도시를 생략하였다.
도 4 내지 도 6에 도시된 바와 같이, 본 실시 형태의 반도체 장치의 화소 PU(도 1 참조)는, 포토다이오드 PD와 전송 트랜지스터 TX가 배치되어 있는 활성 영역 AcTP와, 리셋 트랜지스터 RST가 배치되어 있는 활성 영역 AcR을 갖고 있다. 또한, 화소 PU는, 선택 트랜지스터 SEL과 증폭 트랜지스터 AMI가 배치되어 있는 활성 영역 AcAS와, 접지 전위선(접지 전위를 공급하기 위한 배선)과 접속되어 있는 플러그 Pg1이 배치되어 있는 활성 영역 AcG를 갖고 있다.
활성 영역 AcR에는, 게이트 전극 GR이 배치되고, 그 양측의 소스·드레인 영역 위에는 플러그 Pr1, Pr2가 배치되어 있다. 이 게이트 전극 GR과 소스·드레인 영역에 의해 리셋 트랜지스터 RST가 구성된다. 리셋 트랜지스터 RST의 소스·드레인 영역은, 활성 영역 AcR의 반도체 기판에 형성되어 있다.
활성 영역 AcTP에는, 게이트 전극 GT가 배치되고, 평면에서 볼 때, 게이트 전극 GT의 양측 중 한쪽에는, 포토다이오드 PD가 배치되고, 다른 쪽에는, 플로팅 디퓨전 FD가 배치되어 있다. 포토다이오드 PD 및 플로팅 디퓨전 FD는, 활성 영역 AcTP의 반도체 기판에 형성되어 있다. 포토다이오드 PD는, PN 접합 다이오드이며, 예를 들어 복수의 n형 또는 p형의 불순물 확산 영역(반도체 영역)에 의해 구성된다. 또한, 플로팅 디퓨전 FD는, 전하 축적부 또는 부유 확산층으로서의 기능을 갖고 있으며, 예를 들어 n형의 불순물 확산 영역(반도체 영역)으로 구성된다. 이 플로팅 디퓨전 FD 위에는, 플러그 Pfd가 배치되어 있다.
활성 영역 AcAS에는, 게이트 전극 GA 및 게이트 전극 GS가 배치되고, 활성 영역 AcAS의 게이트 전극 GA측의 단부에는 플러그 Pa가 배치되고, 활성 영역 AcAS의 게이트 전극 GS측의 단부에는 플러그 Ps가 배치되어 있다. 게이트 전극 GA 및 게이트 전극 GS의 양측은, 소스·드레인 영역이며, 이 게이트 전극 GA 및 게이트 전극 GS와 소스·드레인 영역에 의해, 직렬로 접속된 선택 트랜지스터 SEL 및 증폭 트랜지스터 AMI가 구성되어 있다. 선택 트랜지스터 SEL 및 증폭 트랜지스터 AMI의 소스·드레인 영역은, 활성 영역 AcAS의 반도체 기판에 형성되어 있다.
활성 영역 AcG 위에는 플러그 Pg1이 배치되어 있다. 이 플러그 Pg1은, 접지 전위선(접지 전위를 공급하기 위한 배선)과 접속된다. 따라서, 활성 영역 AcG는, 반도체 기판(웰 영역)에, 접지 전위 GND를 인가하기 위한 급전 영역이다. 즉, 활성 영역 AcG는, 접지 전위 공급용 활성 영역이다.
또한, 게이트 전극 GR, 게이트 전극 GT, 게이트 전극 GA 및 게이트 전극 GS 위에는, 플러그 Prg, 플러그 Ptg, 플러그 Pag 및 플러그 Psg가 각각 배치되어 있다.
상기 플러그 Pr1, Pr2, Pg1, Pfd, Pa, Ps, Prg, Ptg, Pag, Psg를, 복수의 배선층(예를 들어 후술하는 도 38 내지 도 40에 도시된 배선 M1 내지 M3)에 의해 필요에 따라서 접속한다. 이에 의해, 상기 도 2 또는 도 3에 도시된 회로를 형성할 수 있다.
도 7은, 본 실시 형태의 반도체 장치가 형성되는 반도체 웨이퍼 및 칩 영역을 나타내는 평면도이다. 도 7에 도시한 바와 같이, 반도체 웨이퍼 WF(후술하는 반도체 기판 SB에 상당하는 반도체 웨이퍼)는, 복수의 칩 영역 CHP를 갖고, 도 1에 도시한 화소 영역(1A)은, 주변 회로 영역(2A)과 함께 1개의 칩 영역 CHP에 형성된다. 전술한 바와 같이, 각 칩 영역 CHP의 화소 영역(1A)에는, 복수의 화소 PU가 어레이 형상으로 배치(배열)되어 있다. 각 칩 영역 CHP의 주변 회로 영역(2A)에는, 논리 회로(로직 회로)가 배치되어 있다. 이 논리 회로는, 예를 들어 화소 영역(1A)으로부터 출력되는 출력 신호를 연산하고, 이 연산 결과에 기초하여 화상 데이터가 출력된다. 칩 영역 CHP는, 그곳으로부터 1개의 반도체 칩이 취득되는 영역이며, 반도체 웨이퍼 WF에 있어서의 각 칩 영역 CHP는, 각각 동일한 구성(화소 영역(1A) 및 주변 회로 영역(2A))이 형성된다. 반도체 웨이퍼 WF는, 후에 다이싱에 의해 절단되고, 개편화된 개개의 칩 영역 CHP가, 반도체 칩으로 된다.
도 8은, 본 실시 형태의 반도체 장치의 주변 회로 영역에 형성되는 트랜지스터를 나타내는 평면도이다.
도 8에 도시된 바와 같이, 주변 회로 영역(2A)에는, 로직 트랜지스터로서의 주변 트랜지스터 LT가 배치되어 있다. 실제로는, 주변 회로 영역(2A)에는, 논리 회로를 구성하는 트랜지스터로서, 복수의 ｎ채널형 MISFET와 복수의 p채널형 MISFET가 형성되어 있지만, 도 8에는, 논리 회로를 구성하는 트랜지스터 중 1개의 ｎ채널형 MISFET가, 주변 트랜지스터 LT로서 도시되어 있다.
도 8에 도시된 바와 같이, 주변 회로 영역(2A)에는, 활성 영역 AcL이 형성되고, 이 활성 영역 AcL에는, 주변 트랜지스터 LT의 게이트 전극 GL이 배치되고, 게이트 전극 GL의 양측으로서, 활성 영역 AcL의 내부에는, 주변 트랜지스터 LT의 소스·드레인 영역이 형성되어 있다. 또한, 주변 트랜지스터 LT의 소스·드레인 영역 위에는, 플러그 Pt1, Pt2가 배치되어 있다.
도 8에 있어서는, 1개의 주변 트랜지스터 LT만을 나타내고 있지만, 실제로는, 주변 회로 영역(2A)에는, 복수의 트랜지스터가 배치되어 있다. 이들 복수의 트랜지스터의 소스·드레인 영역 위의 플러그 또는 게이트 전극 위의 플러그를 복수의 배선층(후술하는 배선 M1 내지 M3)에 의해 접속함으로써, 논리 회로를 구성할 수 있다. 또한, MISFET 이외의 소자, 예를 들어 용량 소자나 다른 구성의 트랜지스터 등이 논리 회로에 내장되는 경우도 있다.
또한, 이하에서는, 주변 트랜지스터 LT가 ｎ채널형 MISFET인 예를 설명하지만, 주변 트랜지스터 LT는 p채널형 MISFET이어도 되며, 또한 ｎ채널형 MISFET와 p채널형 MISFET의 양쪽이어도 된다.
도 9 및 도 10은, 본 실시 형태의 반도체 장치의 화소 영역에 형성되는 복수의 화소를 나타내는 평면도이다. 도 9 및 도 10에는, 동일한 평면 영역이 도시되어 있다. 또한, 도 9는, 상기 도 4와 마찬가지의 요소가 도시되어 있으며, 도 9에 있어서, 점선으로 나타내고 있는 것은, 게이트 전극(GR, GT, GA, GS)의 아래에 숨겨져 있는 활성 영역(AcTP, AcAS, AcR)의 외주 위치이다. 또한, 도 10은, 상기 도 6과 마찬가지의 요소가 도시되어 있으며, 도 10에 있어서는, 활성 영역(AcR, AcG, AcTP, AcAS)의 외주 위치를 실선으로 나타내고, 또한 게터링용 원소를 도입한 영역(부호 GE로 가리킨 영역에 대응)을 사선의 해칭을 넣어 나타내고, 또한 게이트 전극(GR, GT, GA, GS)의 위치를 점선으로 나타내고 있다.
도 9 및 도 10에 도시된 바와 같이, 화소 영역(1A)에는, 도 3에 도시한 화소 PU가 X 방향 및 Y 방향으로 복수 배열하여 배치되고, 화소 어레이를 구성하고 있다. 도 9 및 도 10에서는, 예로서 2×2의 합계 4개의 화소 PU를 나타내고 있지만, 화소의 배열수는 다양하게 변경 가능하다. 또한, 도 9 및 도 10의 경우에는, 상기 도 2의 회로 구성을 채용하고 있으며, 도 9 및 도 10에 있어서 상하로 배열하는 2개의 화소에서, 1조의 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST를 공유하고 있다. 또한, 도 9 및 도 10은, 상기 도 2의 회로 구성에 따른 경우의 화소 트랜지스터(TX, RST, SEL, AMI)의 레이아웃이 도시되어 있지만, 상기 도 3의 회로 구성에 따른 경우에는, 도 9 및 도 10의 상하에 인접하는 포토다이오드 PD의 사이에 배치하는 화소 트랜지스터의 수가, 도 9 및 도 10의 경우보다도 증가하게 된다.
<화소 영역 및 주변 회로 영역의 소자 구조>
다음으로, 본 실시 형태의 반도체 장치의 단면도(도 11 내지 도 16)를 참조하면서, 본 실시 형태의 반도체 장치의 구조를 설명한다.
도 11 내지 도 16은, 본 실시 형태의 반도체 장치의 주요부 단면도이다. 단, 도 11 내지 도 16에 있어서는, 층간 절연막 IL1 및 배선 M1보다도 위의 구조에 대해서는, 도시를 생략하였다. 층간 절연막 IL1 및 배선 M1보다도 위의 구조에 대해서는, 후술하는 도 38 내지 도 40에 도시되어 있다.
도 11의 단면도는, 상기 도 4의 A-A선의 단면도에 거의 대응하고, 도 12의 좌측의 단면도는, 상기 도 4의 B-B선의 단면도에 거의 대응하고, 도 12의 우측의 단면도는, 상기 도 4의 C-C선의 단면도에 거의 대응하고 있다. 또한, 도 13의 좌측의 단면도는, 상기 도 4의 D-D선의 단면도에 거의 대응하고, 도 13의 우측의 단면도는, 상기 도 8의 E-E선의 단면도에 거의 대응하고 있다. 이로 인해, 도 11의 단면도와, 도 12의 좌측의 단면도와, 도 12의 우측의 단면도와, 도 13의 좌측의 단면도는, 화소 영역(1A)(도 7 참조)의 주요부 단면도이며, 도 13의 우측의 단면도는, 주변 회로 영역(2A)(상기 도 7 참조)의 주요부 단면도이다. 또한, 도 14는, 도 11과 동일한 단면이 도시되고, 도 15는, 도 12와 동일한 단면이 도시되고, 도 16은, 도 13과 동일한 단면이 도시되어 있다. 본 실시 형태의 특징을 이해하기 쉽게 하기 위해서, 도 14 내지 도 16에서는, 도 11 내지 도 13에 도시되어 있는 반도체 기판 SB 및 반도체 기판 SB 내에 형성된 각 반도체 영역의 사선 해칭을 생략함과 함께, 게터링용 원소를 도입한 영역(부호 GE로 표시한 영역에 대응)을 도트의 해칭을 넣어 나타내고 있다. 도 11 내지 도 13과 도 14 내지 도 16을 함께 참조함으로써, 반도체 기판 SB의 어느 영역에 게터링용 원소가 도입되어 있는지를 용이하게 이해할 수 있다.
도 11에 도시된 바와 같이, 반도체 기판 SB의 화소 영역(1A)의 활성 영역 AcTP에는, 포토다이오드 PD와 전송 트랜지스터 TX가 형성되어 있다. 포토다이오드 PD는, 반도체 기판 SB에 형성된 p형 웰 PW1, n형 반도체 영역(n형 웰) NW 및 p+형 반도체 영역 PR을 포함한다. 또한, 도 12에 도시된 바와 같이, 반도체 기판 SB의 화소 영역(1A)의 활성 영역 AcAS에는, 선택 트랜지스터 SEL 및 증폭 트랜지스터 AMI가 형성되어 있다. 또한, 도 13에 도시된 바와 같이, 반도체 기판 SB의 화소 영역(1A)의 활성 영역 AcR에는, 리셋 트랜지스터 RST가 형성되어 있다. 또한, 도 13에 도시된 바와 같이, 반도체 기판 SB의 주변 회로 영역(2A)의 활성 영역 AcL에는, 주변 트랜지스터 LT가 형성되어 있다.
반도체 기판 SB는, 예를 들어 인(P) 또는 비소(As) 등의 n형 불순물(도너)이 도입된 n형의 단결정 실리콘 등을 포함하는 반도체 기판(반도체 웨이퍼)이다. 다른 형태로서, 반도체 기판 SB를, 소위 에피택셜 웨이퍼로 할 수도 있다. 반도체 기판 SB를 에피택셜 웨이퍼로 하는 경우, 예를 들어 n형 불순물이 도입된 n+형의 단결정 실리콘 기판 또는 p형 불순물이 도입된 p+형의 단결정 실리콘 기판의 주면 위에, n형 불순물이 도입된 n-형 단결정 실리콘을 포함하는 에피택셜층을 성장시킴으로써, 반도체 기판 SB를 형성할 수 있다.
활성 영역 AcTP, AcR, AcAS, AcG, AcL의 각각의 외주에는, 절연체를 포함하는 소자 분리 영역 ST가 배치되어 있다. 즉, 활성 영역 AcTP, AcR, AcAS, AcG, AcL의 각각은, 평면에서 볼 때, 소자 분리 영역 ST로 둘러싸여 있다. 이와 같이, 소자 분리 영역 ST로 둘러싸인 반도체 기판 SB의 노출 영역이, 활성 영역 AcTP, 활성 영역 AcR, 활성 영역 AcAS, 활성 영역 AcG 및 활성 영역 AcL 등의 활성 영역으로 된다.
또한, 「평면에서 볼 때」 또는 「평면적으로 볼 때」등이라 할 때에는, 반도체 장치를 구성하는 반도체 기판 SB의 주면에 평행한 평면에서 본 경우를 의미하는 것으로 한다.
반도체 기판 SB의 주면으로부터 소정의 깊이에 걸쳐서, p형 웰(p형 반도체 영역) PW1, PW2가 형성되어 있다. p형 웰 PW1은, 활성 영역 AcTP, AcR, AcAS, AcG에 형성되어 있다. 즉, p형 웰 PW1은, 화소 영역(1A)의 거의 전체에 걸쳐 형성되어 있다. 이로 인해, 활성 영역 AcTP, AcR, AcAS, AcG는, 평면에서 볼 때, p형 웰 PW1에 내포되어 있다. 또한, p형 웰 PW2는, 활성 영역 AcL에 형성되어 있다. 즉, p형 웰 PW2는, 주변 회로 영역(2A)에 있어서, ｎ채널형의 MISFET가 형성되어 있는 영역(활성 영역)에 형성되어 있다. p형 웰 PW1 및 p형 웰 PW2는, 모두, 붕소(B) 등의 p형 불순물이 도입된 p형의 반도체 영역이다.
또한, p형 웰 PW1은, 1개의 p형 반도체 영역에 의해 형성할 수도 있지만, 다른 형태로서, 복수의 p형 반도체 영역(예를 들어 p형 불순물 농도가 상이한 복수의 p형 반도체 영역)이 연속적으로 연결되어 서로 전기적으로 접속됨으로써, p형 웰 PW1을 형성할 수도 있다. 이로 인해, 후술하는 p형 반도체 영역 PH도, p형 웰 PW1의 일부로 간주할 수도 있다.
도 11에 도시된 바와 같이, 활성 영역 AcTP의 반도체 기판 SB에 있어서, p형 웰 PW1에 내포된 바와 같이, n형 반도체 영역(n형 웰) NW가 형성되어 있다. n형 반도체 영역 NW는, 인(P) 또는 비소(As) 등의 n형 불순물이 도입된 n형의 반도체 영역이다. n형 반도체 영역 NW의 평면 형상은, 예를 들어 대략 직사각 형상이다.
n형 반도체 영역 NW는, 포토다이오드 PD를 형성하기 위한 n형 반도체 영역이지만, 전송 트랜지스터 TX의 소스 영역도 n형 반도체 영역 NW에 의해 형성된다. 즉, n형 반도체 영역 NW는, 주로, 포토다이오드 PD가 형성되어 있는 영역에 형성되어 있지만, n형 반도체 영역 NW의 일부는, 전송 트랜지스터 TX의 게이트 전극 GT와 평면적으로(평면에서 볼 때) 겹치는 위치에, 형성되어 있다. n형 반도체 영역 NW(의 저면)의 깊이는, p형 웰 PW1(의 저면)의 깊이보다도 얕고, n형 반도체 영역 NW는, p형 웰 PW1에 내포되도록 형성되어 있다.
n형 반도체 영역 NW의 표면의 일부에는, p+형 반도체 영역 PR이 형성되어 있다. p+형 반도체 영역 PR은, 붕소(B) 등의 p형 불순물이 고농도로 도입(도프)된 p+형의 반도체 영역이며, p+형 반도체 영역 PR의 불순물 농도(p형 불순물 농도)는, p형 웰 PW1의 불순물 농도(p형 불순물 농도)보다도 높다. 이로 인해, p+형 반도체 영역 PR의 도전율(전기 전도율)은, p형 웰 PW1의 도전율(전기 전도율)보다도 높다.
p+형 반도체 영역 PR(의 저면)의 깊이는, n형 반도체 영역 NW(의 저면)의 깊이보다도 얕다. p+형 반도체 영역 PR은, 주로, n형 반도체 영역 NW의 표층 부분(표면 부분)에 형성된다. 이로 인해, 반도체 기판 SB의 두께 방향에서 보면, 최상층의 p+형 반도체 영역 PR의 아래에 n형 반도체 영역 NW가 존재하고, n형 반도체 영역 NW의 아래에 p형 웰 PW1이 존재하는 상태로 된다.
또한, n형 반도체 영역 NW가 형성되지 않은 영역에 있어서, p+형 반도체 영역 PR의 일부는 p형 웰 PW1에 접하고 있다. 즉, p+형 반도체 영역 PR은, 바로 아래에 n형 반도체 영역 NW가 존재하여 그 n형 반도체 영역 NW에 접하는 부분과, 바로 아래에 p형 웰 PW1이 존재하여 그 p형 웰 PW1에 접하는 부분을 갖고 있다.
p형 웰 PW1과 n형 반도체 영역 NW의 사이에는, PN 접합이 형성된다. 또한, p+형 반도체 영역 PR과 n형 반도체 영역 NW의 사이에는, PN 접합이 형성된다. p형 웰 PW1(p형 반도체 영역)과 n형 반도체 영역 NW와 p+형 반도체 영역 PR에 의해, 포토다이오드(PN 접합 다이오드) PD가 형성된다.
포토다이오드(PN 접합 다이오드) PD는, 주로, n형 반도체 영역 NW와 p형 웰 PW1에 의해(즉 n형 반도체 영역 NW와 p형 웰 PW1과의 PN 접합에 의해), 형성된다.
p+형 반도체 영역 PR은, 반도체 기판 SB의 표면에 다수 형성되어 있는 계면 준위에 기초하는 전자의 발생을 억제할 목적으로 형성되는 영역이다. 즉, 반도체 기판 SB의 표면 영역에서는, 계면 준위의 영향에 의해, 광이 조사되지 않은 상태에서도 전자가 발생하여, 암전류의 증가를 야기하는 경우가 있다. 이로 인해, 전자를 다수 캐리어로 하는 n형 반도체 영역 NW의 표면에, 정공(홀)을 다수 캐리어로 하는 p+형 반도체 영역 PR을 형성함으로써, 광이 조사되지 않은 상태에서의 전자의 발생을 억제하고, 암전류의 증가를 억제할 수 있다. 따라서, p+형 반도체 영역 PR은, 포토다이오드 최표면으로부터 흘러나오는 전자를 그 p+형 반도체 영역 PR의 홀과 재결합시켜서, 암전류를 저하시키는 역할이 있다.
포토다이오드 PD는, 수광 소자이다. 또한, 포토다이오드 PD는, 광전 변환 소자로 간주할 수도 있다. 포토다이오드 PD는, 입력된 광을 광전 변환하여 전하를 생성하여, 생성한 전하를 축적하는 기능을 갖고, 전송 트랜지스터 TX는, 포토다이오드 PD에서 축적된 전하를 포토다이오드 PD로부터 전송할 때의 스위치로서의 역할을 갖고 있다.
또한, n형 반도체 영역 NW의 일부와 평면적으로 겹치도록, 게이트 전극 GT가 형성되어 있다. 이 게이트 전극 GT는, 전송 트랜지스터 TX의 게이트 전극이며, 반도체 기판 SB 위에 게이트 절연막 GF를 통하여 형성(배치)되어 있다. 게이트 전극 GT의 측벽 위에는, 측벽 절연막으로서 사이드 월 스페이서(측벽 절연막) SW가 형성되어 있다.
활성 영역 AcTP의 반도체 기판 SB(p형 웰 PW1)에 있어서, 게이트 전극 GT의 양측 중 한쪽의 측에는, 상기 n형 반도체 영역 NW가 형성되어 있으며, 다른 쪽의 측에는, n형 반도체 영역 NR이 형성되어 있다. n형 반도체 영역 NR은, 인(P) 또는 비소(As) 등의 n형 불순물이 고농도로 도입(도프)된 n+형 반도체 영역이다. n형 반도체 영역 NR은, 플로팅 디퓨전(부유 확산층) FD로서의 반도체 영역이며, 전송 트랜지스터 TX의 드레인 영역이기도 하다. n형 반도체 영역 NR은, p형 웰 PW1 내에 형성되어 있다.
n형 반도체 영역 NR은, 전송 트랜지스터 TX의 드레인 영역으로서 기능하지만, 플로팅 디퓨전(부유 확산층) FD로 간주할 수도 있다. 또한, n형 반도체 영역 NW는, 포토다이오드 PD의 구성 요소이지만, 전송 트랜지스터 TX의 소스용 반도체 영역으로서도 기능할 수 있다. 즉, 전송 트랜지스터 TX의 소스 영역은, n형 반도체 영역 NW에 의해 형성된다. 이로 인해, n형 반도체 영역 NW와 게이트 전극 GT는, 게이트 전극 GT의 일부(소스측)가, n형 반도체 영역 NW의 일부와 평면적으로(평면에서 볼 때) 겹치는 위치 관계로 되어 있는 것이 바람직하다. n형 반도체 영역 NW와 n형 반도체 영역 NR은, 전송 트랜지스터 TX의 채널 형성 영역(게이트 전극 GT의 바로 아래의 기판 영역에 대응)을 사이에 두고 서로 이격하도록 형성되어 있다. 또한, 게이트 전극 GT와 전송 트랜지스터 TX의 채널 형성 영역의 사이에는, 게이트 절연막 GF가 개재되어 있다.
포토다이오드 PD와 전송 트랜지스터 TX는, 쌍으로 되어 공통의 활성 영역 AcTP에 형성되어 있다. 즉, 포토다이오드 PD와 전송 트랜지스터 TX는, 동일한 활성 영역 AcTP에 서로 인접하여 형성되어 있다. 이로 인해, n형 반도체 영역 NW와 n형 반도체 영역 NR도, 동일한 활성 영역 AcTP에 형성되어 있으며, 평면에서 볼 때, n형 반도체 영역 NW와 n형 반도체 영역 NR의 사이에는, 소자 분리 영역 ST는 개재되어 있지 않다.
포토다이오드 PD의 표면, 즉 n형 반도체 영역 NW 및 p+형 반도체 영역 PR의 표면에는, 캡 절연막 CP가 형성되어 있다. 이 캡 절연막 CP는, 보호막으로서 기능할 수 있어, 반도체 기판 SB의 표면 특성, 즉 계면 특성을 양호하게 유지하도록 기능할 수 있다. 또한, 캡 절연막 CP는, 반사 방지막으로서의 기능을 갖는 경우도 있다. 캡 절연막 CP의 일부(단부)는, 게이트 전극 GT 위에 놓일 수도 있다.
또한, 상기 도 4의 평면도나, 도 12 및 도 13의 단면도에 도시된 바와 같이, 화소 영역(1A)에 있어서, 리셋 트랜지스터 RST가, 소자 분리 영역 ST에 주위를 둘러싸인 활성 영역 AcR에 형성되고, 선택 트랜지스터 SEL 및 증폭 트랜지스터 AMI가, 소자 분리 영역 ST에 주위를 둘러싸인 활성 영역 AcAS에 형성되어 있다.
즉, 활성 영역 AcR에 있어서, 도 13에 도시된 바와 같이, 반도체 기판 SB(p형 웰 PW1) 위에 게이트 절연막 GF를 통하여 리셋 트랜지스터 RST용 게이트 전극 GR이 형성되어 있으며, 그 게이트 전극 GR의 양측의 반도체 기판 SB(p형 웰 PW1) 내에, 리셋 트랜지스터 RST용의 소스·드레인 영역(n형 반도체 영역) SD가 형성되어 있다. 또한, 「소스·드레인 영역」은, 「소스/드레인 영역」이라고 표현할 수도 있으며, 「소스 또는 드레인용 반도체 영역」에 대응하고 있다. 또한, 활성 영역 AcAS에 있어서, 도 12에 도시된 바와 같이, 반도체 기판 SB(p형 웰 PW1) 위에 게이트 절연막 GF를 통하여 증폭 트랜지스터 AMI용 게이트 전극 GA와 선택 트랜지스터 SEL용 게이트 전극 GS가 형성되어 있다. 또한, 활성 영역 AcAS에 있어서, 도 12에 도시된 바와 같이, 게이트 전극 GA의 양측의 반도체 기판 SB(p형 웰 PW1) 내에, 증폭 트랜지스터 AMI용 소스·드레인 영역 SD가 형성되고, 또한 게이트 전극 GS의 양측의 반도체 기판 SB(p형 웰 PW1) 내에, 선택 트랜지스터 SEL용 소스·드레인 영역 SD가 형성되어 있다. 또한, 선택 트랜지스터 SEL과 증폭 트랜지스터 AMI는, 직렬로 접속되어 있기 때문에, 한쪽의 소스·드레인 영역 SD를 공유하고 있다. 게이트 전극 GR, GA, GS의 측벽 위에는, 측벽 절연막으로서 사이드 월 스페이서 SW가 형성되어 있다. 소스·드레인 영역 SD는, n형 반도체 영역을 포함하지만, LDD(Lightly Doped Drain) 구조를 가질 수도 있다.
또한, 활성 영역 AcG는, 반도체 기판 SB(p형 웰 PW1)에, 접지 전위(GND)를 공급(인가)하기 위한 급전 영역이며, 평면에서 볼 때 주위를 소자 분리 영역 ST로 둘러싸고 있다. 도 12에 도시된 바와 같이, 활성 영역 AcG의 표면(표층부)에는, 금속 실리사이드층 SC가 형성되어 있다.
활성 영역 AcG의 금속 실리사이드층 SC의 아래에는, p형 반도체 영역 PH가 존재하고, 그 p형 반도체 영역 PH의 아래에는, p형 웰 PW1이 존재하고 있다. 이로 인해, 활성 영역 AcG의 금속 실리사이드층 SC는 p형 반도체 영역 PH와 전기적으로 접속되고, 또한 p형 반도체 영역 PH는 p형 웰 PW1과 전기적으로 접속되어 있다. p형 반도체 영역 PH의 불순물 농도(p형 불순물 농도)는, p형 웰 PW1의 불순물 농도(p형 불순물 농도)보다도 높다.
활성 영역 AcG의 금속 실리사이드층 SC 위에, 접지 전위(GND) 공급용 플러그 PG, 즉 플러그 Pg1이 배치되어 있으며, 플러그 Pg1의 저면은, 활성 영역 AcG의 표면의 금속 실리사이드층 SC에 접하여 전기적으로 접속되어 있다. 이로 인해, 플러그 Pg1은, 활성 영역 AcG의 표면의 금속 실리사이드층 SC와 금속 실리사이드층 SC 아래의 p형 반도체 영역 PH를 통하여, 활성 영역 AcG의 반도체 기판 SB(p형 웰 PW1)에 전기적으로 접속되어 있다. 플러그 Pg1은, 배선 M1 중 접지 전위 공급용 배선(M1)과 전기적으로 접속되어 있다. 이로 인해, 플러그 Pg1로부터, 활성 영역 AcG의 표면의 금속 실리사이드층 SC를 통하여 활성 영역 AcG의 반도체 기판 SB(p형 반도체 영역 PH 및 p형 웰 PW1)에 접지 전위(GND)가 인가된다. 이에 의해, 플러그 Pg1로부터, 화소 영역(1A)의 반도체 기판 SB(p형 반도체 영역 PH 및 p형 웰 PW1)에 접지 전위(GND)를 공급할 수 있다. 플러그 Pg1로부터, 화소 영역(1A)의 반도체 기판 SB(p형 반도체 영역 PH 및 p형 웰 PW1)에 공급된 접지 전위는, 활성 영역 AcTP, AcAS, AcR의 p형 웰 PW1에도 공급된다.
또한, 도 12의 경우에는, 활성 영역 AcG의 금속 실리사이드층 SC의 p형 반도체 영역 PH가 존재하고 있지만, 다른 형태로서, p형 반도체 영역 PH의 형성을 생략할 수도 있다. p형 반도체 영역 PH의 형성을 생략한 경우에는, 활성 영역 AcG의 금속 실리사이드층 SC의 아래에는, p형 웰 PW1이 존재하게 된다. 또한, p형 반도체 영역 PH를 형성한 경우에도, p형 반도체 영역 PH와 p형 웰 PW1을 합한 것 전체를, p형 반도체 영역으로 간주할 수도 있다. 어떠한 경우도, 활성 영역 AcG의 금속 실리사이드층 SC의 아래에는, p형의 반도체 영역(p형 반도체 영역 PH 또는 p형 웰 PW1)이 존재하게 되고, 바꾸어 말하면, 활성 영역 AcG의 금속 실리사이드층 SC는, p형의 반도체 영역 영역(p형 반도체 영역 PH 또는 p형 웰 PW1)의 표면에 형성되어 있게 된다.
또한, 도 11에 도시된 바와 같이, 활성 영역 AcTP에 있어서, 플로팅 디퓨전 FD(n형 반도체 영역 NR)의 표면(표층부)에도 금속 실리사이드층 SC가 형성되고, 또한 도 12 및 도 13에 도시된 바와 같이, 활성 영역 AcR 및 활성 영역 AcAS에 있어서, 소스·드레인 영역 SD의 표면(표층부)에도 금속 실리사이드층 SC가 형성되어 있다. 또한, 게이트 전극 GA, GS, GR이 실리콘(폴리실리콘)에 의해 형성되어 있는 경우에는, 게이트 전극 GA, GS, GR의 표면(표층부)에도 금속 실리사이드층 SC가 형성될 수 있다.
또한, 상기 도 8의 평면도나, 도 13의 우측의 단면도에 도시된 바와 같이, 주변 회로 영역(2A)에 있어서, 주변 트랜지스터 LT가, 소자 분리 영역 ST에 주위를 둘러싸인 활성 영역 AcL에 형성되어 있다.
즉, 활성 영역 AcL에 있어서, 도 13에 도시된 바와 같이, 반도체 기판 SB(p형 웰 PW2) 위에 게이트 절연막 GF를 통하여 주변 트랜지스터 LT용 게이트 전극 GL이 형성되어 있으며, 그 게이트 전극 GL의 양측의 반도체 기판 SB(p형 웰 PW2) 내에, 주변 트랜지스터 LT용 소스·드레인 영역(n형 반도체 영역) SDL이 형성되어 있다. 게이트 전극 GL의 측벽 위에는, 측벽 절연막으로서 사이드 월 스페이서 SW가 형성되어 있다. 주변 트랜지스터 LT용 소스·드레인 영역 SDL은, n형 반도체 영역을 포함하지만, LDD 구조를 가질 수도 있다.
또한, 실제로는, 주변 회로 영역(2A)에는, 논리 회로를 구성하는 트랜지스터로서, 복수의 ｎ채널형 MISFET와 복수의 p채널형 MISFET가 형성되어 있지만, 도 13에는, 논리 회로를 구성하는 트랜지스터 중 1개의 ｎ채널형 MISFET가, 주변 트랜지스터 LT로서 도시되어 있다.
또한, 도 13에 도시된 바와 같이, 활성 영역 AcL에 있어서, 소스·드레인 영역 SDL의 표면(표층부)에도 금속 실리사이드층 SC가 형성되어 있다. 또한, 게이트 전극 GL이 실리콘(폴리실리콘)에 의해 형성되어 있는 경우에는, 게이트 전극 GL의 표면(표층부)에도 금속 실리사이드층 SC가 형성될 수 있다.
본 실시 형태에서는, 화소 영역(1A)에 있어서, 포토다이오드 PD와 전송 트랜지스터 TX가 형성되는 활성 영역 AcTP의 반도체 기판 SB에 있어서, n형 반도체 영역 NR(플로팅 디퓨전 FD)에, 탄소(C)와 같은 게터링용 원소가 도입되어 있다. 포토다이오드 PD와 전송 트랜지스터 TX가 형성되는 활성 영역 AcTP의 n 반도체 기판 SB에 있어서, 포토다이오드 PD가 형성된 영역에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다. 즉, 탄소(C)와 같은 게터링용 원소는, 활성 영역 AcTP에 있어서의 게이트 전극 GT의 양측 중, 드레인측(n형 반도체 영역 NR)에 도입되어 있지만, 소스측(포토다이오드 PD측)에는 도입되어 있지 않다. 이로 인해, n형 반도체 영역 NW나 p+형 반도체 영역 PR에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다.
또한, 화소 영역(1A)에 있어서, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST의 각각의 소스·드레인 영역 SD에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다. 달리 말하자면, 화소 영역(1A)에 있어서, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL이 형성되는 활성 영역 AcAS의 반도체 기판 SB와, 리셋 트랜지스터 RST가 형성되는 활성 영역 AcR의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다.
또한, 화소 영역(1A)에 있어서, 접지 전위(GND) 공급용 활성 영역 AcG의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다. 즉, 활성 영역 AcG의 p형 반도체 영역 PH나 p형 웰 PW1에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다.
또한, 주변 회로 영역(2A)에 있어서, 주변 트랜지스터(LT)의 소스·드레인 영역(SDL)에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다. 달리 말하자면, 주변 회로 영역(2A)에 있어서, 주변 트랜지스터(LT)가 형성되는 활성 영역(AcL)의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다.
상세는 후술하지만, 게터링용 원소는, 오염 금속을 포획하여, 포토다이오드 PD로의 오염 금속의 확산을 억제 또는 방지하기 위해서 설치되어 있다. 게터링용 원소는, 바람직하게는 탄소(C)이다.
다음으로, 도 11 내지 도 13을 참조하여, 반도체 기판 SB의 위에 형성한 층간 절연막이나 배선에 대하여 설명한다.
도 11 내지 도 13에 도시된 바와 같이, 화소 영역(1A) 및 주변 회로 영역(2A)을 포함하는 반도체 기판 SB의 주면 전체면 위에, 게이트 전극 GT, GR, GA, GS, GL, 캡 절연막 CP 및 사이드 월 스페이서 SW를 덮도록, 층간 절연막 IL1이 형성되어 있다. 층간 절연막 IL1은, 반도체 기판 SB의 주면 전체 위에 형성되어 있다.
층간 절연막 IL1은, 예를 들어 TEOS(Tetra Ethyl Ortho Silicate)를 원료로 한 산화실리콘막에 의해 형성되어 있다. 층간 절연막 IL1에는, 콘택트 홀(관통 구멍, 스루홀)이 형성되어 있으며, 각 콘택트 홀에는, 도전성의 플러그(접속용 도체부, 콘택트부) PG가 매립되어 있다. 플러그 PG는, 예를 들어 n형 반도체 영역 NR 위, 소스·드레인 영역 SD, SDL 위, 게이트 전극 GT, GR, GA, GS, GL 위 등에 형성되어 있다. 플러그 PG는, 콘택트부로 간주할 수 있다.
게이트 전극 GT 위에 배치되어 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Ptg이며, 게이트 전극 GR 위에 배치되어 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Prg이다. 또한, 게이트 전극 GA 위에 배치되어 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Pag이며, 게이트 전극 GS 위에 배치되어 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Psg이다. 또한, n형 반도체 영역 NR(플로팅 디퓨전 FD) 위에 배치되어 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Pfd이다. 또한, 활성 영역 AcG 위에 배치되어 그 활성 영역 AcG의 반도체 기판 SB(p형 웰 PW1)에 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Pg1이다. 또한, 활성 영역 AcR의 소스·드레인 영역 SD(리셋 트랜지스터 RST용 소스·드레인 영역 SD) 중의 한쪽 위에 배치되어 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Pr1이다. 또한, 활성 영역 AcR의 소스·드레인 영역 SD(리셋 트랜지스터 RST용 소스·드레인 영역 SD) 중의 다른 쪽 위에 배치되어 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Pr2이다. 또한, 활성 영역 AcAS의 소스·드레인 영역 SD 중, 증폭 트랜지스터 AMI용 소스·드레인 영역 SD 위에 배치되어 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Pa이다. 또한, 활성 영역 AcAS의 소스·드레인 영역 SD 중, 선택 트랜지스터 SEL용 소스·드레인 영역 SD 위에 배치되어 전기적으로 접속된 플러그 PG가, 상기 도 4의 플러그 Ps이다.
플러그 PG가 매립된 층간 절연막 IL1 위에는 배선 M1이 형성되어 있다. 배선 M1은, 제1층째의 배선층의 배선이다. 각 플러그 PG 위에는 배선 M1이 존재하고 있으며, 플러그 PG는, 플러그 PG 위의 배선 M1과 전기적으로 접속되어 있다. 층간 절연막 IL1 및 배선 M1보다도 위의 구조에 대해서는, 여기에서는 그 도시 및 설명을 생략하지만, 후술의 도 38 내지 도 40에 도시하고 있다.
<반도체 장치의 제조 방법>
다음으로, 본 실시 형태의 반도체 장치의 제조 방법에 대하여, 도 17 내지 도 40을 참조하여 설명한다.
도 17 내지 도 40은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 17 내지 도 40 중, 도 17, 도 20, 도 23, 도 26, 도 29, 도 32, 도 35, 도 38은, 상기 도 11에 상당하는 단면도, 즉, 상기 도 4의 A-A선에 상당하는 위치에서의 단면도이다. 또한, 도 17 내지 도 40 중, 도 1 8, 도 21, 도 24, 도 27, 도 30, 도 33, 도 36, 도 39는, 상기 도 12에 상당하는 단면도, 즉, 상기 도 4의 B-B선에 상당하는 위치에서의 단면도(각 도면의 좌측)와, 상기 도 4의 C-C선에 상당하는 위치에서의 단면도(각 도면의 우측)이다. 또한, 도 17 내지 도 40 중, 도 19, 도 22, 도 25, 도 28, 도 31, 도 34, 도 37, 도 40은, 상기 도 13에 상당하는 단면도, 즉, 상기 도 4의 D-D선에 상당하는 위치에서의 단면도(각 도면의 좌측)와, 상기 도 7의 E-E선에 상당하는 위치에서의 단면도(각 도면의 우측)이다.
본 실시 형태의 반도체 장치를 제조하기 위해서는, 우선, 도 17 내지 도 19에 도시된 바와 같이, 반도체 기판(반도체 웨이퍼) SB를 마련(준비)한다.
반도체 기판 SB는, 예를 들어 인(P) 또는 비소(As) 등의 n형 불순물이 도입된 n형의 단결정 실리콘 등을 포함하는 반도체 기판(반도체 웨이퍼)이다. 다른 형태로서, 반도체 기판 SB를, 소위 에피택셜 웨이퍼로 할 수도 있다.
다음으로, 반도체 기판 SB에 소자 분리 영역 ST를 형성한다.
소자 분리 영역 ST는, 산화실리콘막 등의 절연막을 포함한다. 소자 분리 영역 ST는, STI(Shallow Trench Isolation)법을 이용하여 형성할 수 있다. STI법을 이용한 경우, 소자 분리 영역 ST는, 반도체 기판 SB의 홈 내에 매립된 절연막(예를 들어 산화실리콘막)을 포함한다.
즉, 에칭 등에 의해 반도체 기판 SB의 주면에 소자 분리 홈(소자 분리용 홈)을 형성하고 나서, 산화실리콘(예를 들어 오존 TEOS 산화막) 등을 포함하는 절연막을 소자 분리 홈을 매립하도록 반도체 기판 SB 위에 형성한다. 그리고 나서, 이 절연막을 CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법 등을 이용하여 연마함으로써, 소자 분리 홈의 외부의 불필요한 절연막을 제거하고, 또한 소자 분리 홈 내에 절연막을 남김으로써, 소자 분리 홈을 매립하는 절연막(절연체)을 포함하는 소자 분리 영역 ST를 형성할 수 있다. 또한, 다른 형태로서, STI법 대신에 LOCOS(Local oxidation of silicon)법을 이용하여서 소자 분리 영역 ST를 형성할 수도 있다.
소자 분리 영역 ST에 의해, 활성 영역 AcTP, AcR, AcAS, AcG, AcL 등의 반도체 기판 SB의 활성 영역이 규정(구획)된다. 또한, 활성 영역 AcTP, AcR, AcAS, AcG는, 화소 영역(1A)에 형성되고, 활성 영역 AcL은, 주변 회로 영역(2A)에 형성된다.
다음으로, 도 20 내지 도 22에 도시된 바와 같이, 화소 영역(1A)의 반도체 기판 SB에 p형 웰(p형 반도체 영역) PW1을 형성한다. 또한, 주변 회로 영역(2A)의 반도체 기판 SB에 p형 웰(p형 반도체 영역) PW2를 형성한다.
p형 웰 PW1, PW2는, 각각, 반도체 기판 SB의 주면으로부터 소정의 깊이에 걸쳐 형성된다. p형 웰 PW1, PW2는, 반도체 기판 SB에, 예를 들어 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해 형성할 수 있다. p형 웰 PW1과 p형 웰 PW2는, 어느 쪽을 먼저 형성해도 된다.
p형 웰 PW1은, 화소 영역(1A)의 거의 전체에 걸쳐 형성된다. 이로 인해, 평면에서 볼 때, 활성 영역 AcTP, 활성 영역 AcR, 활성 영역 AcAS 및 활성 영역 AcG는, p형 웰 PW1에 내포된다. 또한, p형 웰 PW2는, 주변 회로 영역(2A)에 형성된다.
다음으로, 화소 영역(1A)에 있어서, 반도체 기판 SB(p형 웰 PW1) 위에 게이트 절연막 GF를 통하여, 전송 트랜지스터 TX용 게이트 전극 GT와 리셋 트랜지스터 RST용 게이트 전극 GR과 선택 트랜지스터 SEL용 게이트 전극 GS와 증폭 트랜지스터 AMI용 게이트 전극 GA를 형성한다. 또한, 주변 회로 영역(2A)에 있어서, 반도체 기판 SB(p형 웰 PW2) 위에 게이트 절연막 GF를 통하여 주변 트랜지스터 LT용 게이트 전극 GL을 형성한다.
구체적으로는, 다음과 같이 하여 게이트 전극을 형성할 수 있다.
즉, 우선, 반도체 기판 SB의 주면을 세정 처리 등에 의해 청정화하고 나서, 반도체 기판 SB의 주면에 게이트 절연막 GF용 절연막(예를 들어 산화실리콘막)을 형성한다. 그런 연후에, 반도체 기판 SB 위, 즉 게이트 절연막 GF용 절연막 위에, 게이트 전극용 도전막(예를 들어 다결정 실리콘막)을 CVD(Chemical Vapor Deposition)법 등을 이용하여 형성한 후, 이 게이트 전극용 도전막을 포토리소그래피법 및 드라이 에칭법을 이용하여 패터닝한다. 이에 의해, 패터닝된 도전막(예를 들어 다결정 실리콘막)을 포함하는 게이트 전극 GT, GR, GS, GA, GL을 형성할 수 있다. 게이트 전극 GT, GR, GS, GA, GL 아래에 잔존하는 게이트 절연막 GF용 절연막이, 게이트 절연막 GF로 된다.
다음으로, 도 23 내지 도 25에 도시된 바와 같이, 화소 영역(1A)의 활성 영역 AcTP에 있어서의 반도체 기판 SB에, n형 반도체 영역 NW를 이온 주입에 의해 형성한다. n형 반도체 영역 NW는, 화소 영역(1A)의 활성 영역 AcTP의 반도체 기판 SB에 인(P) 또한 비소(As) 등의 n형의 불순물을 이온 주입함으로써, 형성할 수 있다.
n형 반도체 영역 NW는, 포토다이오드 PD를 형성하기 위한 n형 반도체 영역이며, n형 반도체 영역 NW(의 저면)의 깊이는, p형 웰 PW1(의 저면)의 깊이보다도 얕고, n형 반도체 영역 NW는, p형 웰 PW1에 내포되도록 형성된다. 이로 인해, n형 반도체 영역 NW의 저면과 측면은, p형 웰 PW1에 접하고 있다. 또한, n형 반도체 영역 NW는, 화소 영역(1A)의 활성 영역 AcTP 전체에 형성되는 것이 아니라, 활성 영역 AcTP의 반도체 기판 SB에 있어서의 게이트 전극 GT의 양측의 영역 중, 한쪽의 측(소스측)에 형성되고, 다른 쪽측(드레인측)에는 형성되지 않는다. n형 반도체 영역 NW를 형성하기 위한 이온 주입 시에는, n형 반도체 영역 NW 형성 예정 영역 이외의 반도체 기판 SB는, 포토레지스트 패턴(도시생략)으로 덮어 두고, n형 반도체 영역 NW 형성 예정 영역에 선택적으로 n형 불순물을 이온 주입한다.
또한, 여기서는, 게이트 전극 GT의 형성 후에 n형 반도체 영역 NW를 이온 주입으로 형성하는 경우에 대하여 설명하였지만, 다른 형태로서, 게이트 전극 GT의 형성 전에 n형 반도체 영역 NW를 이온 주입으로 형성할 수도 있다. 예를 들어, n형 반도체 영역 NW 형성 예정 영역 이외를 포토레지스트 패턴으로 덮은 상태(따라서 게이트 전극 GT 형성 예정 영역 등도 포토레지스트 패턴으로 덮인 상태)에서 이온 주입에 의해 n형 반도체 영역 NW를 형성하고 나서, 그 후에 게이트 전극 형성 공정을 행할 수도 있다. 게이트 전극 GT의 형성 전에 n형 반도체 영역 NW를 이온 주입으로 형성한 경우에는, 게이트 전극 GT의 구조(두께)에 관계없이, n형 반도체 영역 NW를 깊이 형성하는 것이 가능해진다는 이점이 있다.
다음으로, 화소 영역(1A)의 활성 영역 AcTP에 있어서의 반도체 기판 SB에, p+형 반도체 영역 PR을 이온 주입에 의해 형성한다.
p+형 반도체 영역 PR은, p형 불순물이 고농도로 도입(도프)된 p형의 반도체 영역이며, p+형 반도체 영역 PR의 불순물 농도(p형 불순물 농도)는, p형 웰 PW1의 불순물 농도(p형 불순물 농도)보다도 높다. p+형 반도체 영역 PR(의 저면)의 깊이는, n형 반도체 영역 NW(의 저면)의 깊이보다도 얕고, p+형 반도체 영역 PR은, 주로, n형 반도체 영역 NW의 표층 부분(표면 영역)에 형성된다. p+형 반도체 영역 PR을 형성하기 위한 이온 주입 시에는, p+형 반도체 영역 PR 형성 예정 영역 이외의 반도체 기판 SB는, 포토레지스트 패턴(도시생략)으로 덮어 두고, p+형 반도체 영역 PR 형성 예정 영역에 선택적으로, p형 불순물을 이온 주입한다.
또한, p+형 반도체 영역 PR을 이온 주입에 의해 형성한 후, 결정 결함(주로 이온 주입에 기인한 결정 결함)을 회복시키기 위한 어닐 처리, 즉 열처리를 행할 수도 있다.
다음으로, 도 26 내지 도 28에 도시된 바와 같이, 화소 영역(1A)에 있어서, 활성 영역 AcTP의 반도체 기판 SB에 있어서의 게이트 전극 GT의 양측의 영역 중, 드레인측에 n-형 반도체 영역(소스·드레인 익스텐션 영역) EX1을, 이온 주입에 의해 형성한다. n-형 반도체 영역은, 게이트 전극 GT의 양측 중 드레인측의 반도체 기판 SB(p형 웰 PW1) 내에 형성된다. 또한, 드레인측은, n형 반도체 영역 NW가 형성되어 있는 측과는 반대측에 대응하고 있다. n-형 반도체 영역 EX1을 형성하기 위한 이온 주입 시, n형 반도체 영역 NW 및 p+형 반도체 영역 PR이 형성되어 있는 영역(소스측)은, 포토레지스트 패턴(도시생략)으로 덮여 있기 때문에, n형 반도체 영역 NW 및 p+형 반도체 영역 PR이 형성되어 있는 영역(소스측)에는, n-형 반도체 영역 EX1은 형성되지 않는다.
또한, 화소 영역(1A)에 있어서, 활성 영역 AcAS, AcR의 반도체 기판 SB에 있어서의 각 게이트 전극 GA, GS, GR의 양측의 반도체 기판 SB(p형 웰 PW1) 내에, n-형 반도체 영역(소스·드레인 익스텐션 영역) EX2를 이온 주입에 의해 형성한다. 또한, 주변 회로 영역(2A)에 있어서, 게이트 전극 GL의 양측의 반도체 기판 SB(p형 웰 PW2) 내에, n-형 반도체 영역(소스·드레인 익스텐션 영역) EX3을 이온 주입에 의해 형성한다.
n-형 반도체 영역 EX1과 n-형 반도체 영역 EX2와 n-형 반도체 영역 EX3은, 동일한 이온 주입에 의해 형성하여도, 서로 다른 이온 주입에 의해 형성해도 되며, 어째든, 반도체 기판 SB에 대하여 n형 불순물을 이온 주입함으로써 형성된다.
다음으로, 반도체 기판 SB의 주면 전체면 위에 게이트 전극 GT, GA, GS, GR, GL을 덮도록 절연막(사이드 월 스페이서 SW 형성용 절연막)을 형성하고 나서, 그 절연막을 이방성 에칭 기술에 의해 에치 백함으로써, 게이트 전극 GT, GA, GS, GR, GL의 측벽 위에 그 절연막을 선택적으로 남겨서 사이드 월 스페이서 SW를 형성한다. 이 에치 백 시에, 사이드 월 스페이서 SW 형성용 절연막 위에 포토레지스트 패턴(도시생략)을 형성해 두고, 그 포토레지스트 패턴의 아래에 사이드 월 스페이서 SW 형성용 절연막을 남김으로써, 캡 절연막 CP를 형성할 수 있다. 캡 절연막 CP는, n형 반도체 영역 NW 및 p+형 반도체 영역 PR을 덮도록 형성되고, 캡 절연막 CP의 일부(단부)는, 게이트 전극 GT 위에 놓일 수도 있다. 이 경우, 게이트 전극 GT의 양측의 측벽(소스측의 측벽 및 드레인측의 측벽) 중 드레인측의 측벽 위에는 사이드 월 스페이서 SW가 형성되지만, 소스측의 측벽 위에는, 사이드 월 스페이서 SW는 형성되지 않고, 소스측의 측벽은 캡 절연막 CP로 덮이게 된다.
다음으로, 화소 영역(1A)에 있어서, 활성 영역 AcTP의 반도체 기판 SB에 있어서의 게이트 전극 GT의 양측의 영역 중, 드레인측에 n형 반도체 영역 NR을, 이온 주입에 의해 형성한다. n형 반도체 영역 NR은, 게이트 전극 GT의 양측 중 드레인측의 반도체 기판 SB(p형 웰 PW1) 내에 형성된다. n형 반도체 영역 NR을 형성하기 위한 이온 주입 시, n형 반도체 영역 NW 및 p+형 반도체 영역 PR이 형성되어 있는 영역(소스측)은, 포토레지스트 패턴(도시생략)으로 덮여 있기 때문에, n형 반도체 영역 NW 및 p+형 반도체 영역 PR이 형성되어 있는 영역(소스측)에는, n형 반도체 영역 NR은 형성되지 않는다.
또한, 화소 영역(1A)에 있어서, 활성 영역 AcAS, AcR의 반도체 기판 SB에 있어서의 각 게이트 전극 GA, GS, GR의 양측의 반도체 기판 SB(p형 웰 PW1) 내에, 소스·드레인 영역 SD를 이온 주입에 의해 형성한다. 또한, 주변 회로 영역(2A)에 있어서, 게이트 전극 GL의 양측의 반도체 기판 SB(p형 웰 PW2) 내에, 소스·드레인 영역 SDL을 이온 주입에 의해 형성한다.
n형 반도체 영역 NR과 소스·드레인 영역 SD와 소스·드레인 영역 SDL은, 동일한 이온 주입에 의해 형성하여도, 다른 이온 주입에 의해 형성해도 되며, 어째든, 반도체 기판 SB에 대하여 n형 불순물을 이온 주입함으로써 형성된다.
또한, n-형 반도체 영역 EX1을 형성하는 이온 주입 시에는, 게이트 전극 GT가 이온 주입 저지 마스크로서 기능하고, n형 반도체 영역 NR을 형성하기 위한 이온 주입 시에는, 게이트 전극 GT 및 그 측벽 위의 사이드 월 스페이서 SW가 이온 주입 저지 마스크로서 기능할 수 있다. 이로 인해, n-형 반도체 영역 EX1은, 게이트 전극 GT의 드레인측의 측벽에 대하여 자기 정합하여 형성되고, n형 반도체 영역 NR은, 게이트 전극 GT의 측벽 위의 사이드 월 스페이서 SW에 대하여 자기 정합하여 형성된다. 따라서, 활성 영역 AcTP의 반도체 기판 SB에 있어서, n-형 반도체 영역 EX1은, 사이드 월 스페이서 SW의 아래에 위치하고, 채널 형성 영역(게이트 전극 GT의 바로 아래에 위치하는 부분의 기판 영역)에 인접하여 형성되고, 또한, n형 반도체 영역 NR은, 채널 형성 영역으로부터 n-형 반도체 영역 EX1의 분만큼 이격하고 또한 n-형 반도체 영역 EX1에 인접하는 위치에 형성된 상태로 된다. n형 반도체 영역 NR은, n-형 반도체 영역 EX1보다도, 불순물 농도(n형 불순물 농도)가 높고, 또한 저면의 깊이 위치가 깊다.
또한, n-형 반도체 영역 EX2를 형성하는 이온 주입 시에는, 게이트 전극 GA, GS, GR이 이온 주입 저지 마스크로서 기능하고, 소스·드레인 영역 SD를 형성하기 위한 이온 주입 시에는, 게이트 전극 GA, GS, GR 및 그 측벽 위의 사이드 월 스페이서 SW가 이온 주입 저지 마스크로서 기능할 수 있다. 이로 인해, n-형 반도체 영역 EX2는, 게이트 전극 GA, GS, GR의 측벽에 대하여 자기 정합하여 형성되고, 소스·드레인 영역 SD는, 게이트 전극 GA, GS, GR의 측벽 위의 사이드 월 스페이서 SW에 대하여 자기 정합하여 형성된다. 따라서, 활성 영역 AcAS, AcR의 반도체 기판 SB에 있어서, n-형 반도체 영역 EX2는, 사이드 월 스페이서 SW의 아래에 위치하고, 채널 형성 영역(게이트 전극의 바로 아래에 위치하는 부분의 기판 영역)에 인접하여 형성되고, 또한, 소스·드레인 영역 SD는, 채널 형성 영역으로부터 n-형 반도체 영역 EX2의 분만큼 이격하고 또한 n-형 반도체 영역 EX2에 인접하는 위치에 형성된 상태로 된다. 소스·드레인 영역 SD는, n-형 반도체 영역 EX2보다도, 불순물 농도(n형 불순물 농도)가 높고, 또한 저면의 깊이 위치가 깊다.
또한, n-형 반도체 영역 EX3을 형성하는 이온 주입 시에는, 게이트 전극 GL이 이온 주입 저지 마스크로서 기능하고, 소스·드레인 영역 SDL을 형성하기 위한 이온 주입 시에는, 게이트 전극 GL 및 그 측벽 위의 사이드 월 스페이서 SW가 이온 주입 저지 마스크로서 기능할 수 있다. 이로 인해, n-형 반도체 영역 EX3은, 게이트 전극 GL의 측벽에 대하여 자기 정합하여 형성되고, 소스·드레인 영역 SDL은, 게이트 전극 GL의 측벽 위의 사이드 월 스페이서 SW에 대하여 자기 정합하여 형성된다. 따라서, 활성 영역 AcL의 반도체 기판 SB에 있어서, n-형 반도체 영역 EX3은, 사이드 월 스페이서 SW의 아래에 위치하고, 채널 형성 영역(게이트 전극 GL의 바로 아래에 위치하는 부분의 기판 영역)에 인접하여 형성되고, 또한 소스·드레인 영역 SDL은, 채널 형성 영역으로부터 n-형 반도체 영역 EX3의 분만큼 이격하고 또한 n-형 반도체 영역 EX3에 인접하는 위치에 형성된 상태로 된다. 소스·드레인 영역 SDL은, n-형 반도체 영역 EX3보다도, 불순물 농도(n형 불순물 농도)가 높고, 또한 저면의 깊이 위치가 깊다.
다음으로, 화소 영역(1A)에 있어서, 활성 영역 AcG의 반도체 기판 SB에 p형 반도체 영역 PH를 이온 주입에 의해 형성한다. p형 반도체 영역 PH는, p형 웰 PW1보다도, 불순물 농도(p형 불순물 농도)가 높다. 또한, p형 반도체 영역 PH의 저면의 깊이는, p형 웰 PW1의 깊이보다도 얕다. 이로 인해, 활성 영역 AcG의 반도체 기판 SB에 있어서, p형 반도체 영역 PH는 p형 웰 PW1의 상부에 형성되고, p형 반도체 영역 PH는 p형 웰 PW1에 접하여 전기적으로 접속된다.
또한, p형 반도체 영역 PH는 형성하는 것이 보다 바람직하지만, 다른 형태로서, p형 반도체 영역 PH의 형성을 생략할 수도 있다. p형 반도체 영역 PH의 형성을 생략한 경우에는, 후술하는 살리사이드 공정에 있어서, 활성 영역 AcG에서는, 금속 실리사이드층 SC는 p형 웰 PW1의 상부(표층부)에 형성되게 된다.
p형 반도체 영역 PH를 형성하기 위한 이온 주입 시에는, 활성 영역 AcTP, AcAS, AcR, AcL은, 포토레지스트 패턴(도시생략)으로 덮어 두고, p형 불순물이 주입되지 않도록 한다. 또한, 주변 회로 영역(2A)에 p채널형 MISFET를 형성하는 경우에, 그 p채널형 MISFET의 소스·드레인 영역(도시생략)을 형성하는 이온 주입 공정에서, p형 반도체 영역 PH도 함께 형성할 수도 있다. 어째든, p형 반도체 영역 PH는, 반도체 기판 SB에 대하여 p형 불순물을 이온 주입함으로써 형성된다.
다음으로, 도 29 내지 도 31에 도시된 바와 같이, 게터링용 원소의 주입 공정(이온 주입 IM1)을 행한다. 게터링용 원소의 주입 공정은, 구체적으로는, 다음과 같이 하여 행할 수 있다.
즉, 우선, 반도체 기판 SB의 주면 위에, 마스크층으로서 레지스트 패턴(포토레지스트 패턴) RP1을, 포토리소그래피 기술을 이용하여 형성한다. 또한, 포토리소그래피 기술은, 반도체 기판의 주면 전면 위에 레지스트막(포토레지스트막)을 도포법 등에 의해 형성하고 나서, 그 레지스트막을 노광·현상하여 패터닝함으로써, 원하는 레지스트 패턴(포토레지스트 패턴)을 얻는 기술이다. 레지스트 패턴 RP1은, 화소 영역(1A)의 활성 영역 AcTP의 일부를 노출하는 개구부 OP1을 갖고 있다. 개구부 OP1은, 평면에서 볼 때, 활성 영역 AcTP에 형성되어 있는 n형 반도체 영역 NR을 내포한다. 단, 평면에서 볼 때, 개구부 OP1은, n형 반도체 영역 NW 및 p+형 반도체 영역 PR과는 겹쳐 있지 않고, n형 반도체 영역 NW 및 p+형 반도체 영역 PR은, 레지스트 패턴 RP1로 덮여 있다. 즉, 활성 영역 AcTP에 있어서, 게이트 전극 GT의 양측 중, 소스측의 영역(포토다이오드 PD가 형성되어 있는 영역)은, 레지스트 패턴 RP1로 덮여 있으며, 드레인측의 영역(n형 반도체 영역 NR이 형성되어 있는 영역)은, 레지스트 패턴 RP1로 덮이지 않고, 개구부 OP1로부터 노출되어 있다. 이로 인해, 개구부 OP1의 측면 일부는, 게이트 전극 GT 위에 위치하고 있다. 또한, 화소 영역(1A)의 활성 영역 AcAS, AcR, AcG는, 레지스트 패턴 RP1로 덮여 있다. 또한, 주변 회로 영역(2A) 전체도 레지스트 패턴 RP1로 덮여 있기 때문에, 활성 영역 AcL도 레지스트 패턴 RP1로 덮여 있다.
그리고 나서, 레지스트 패턴 RP1을 이온 주입 저지 마스크로서 사용하여, 반도체 기판 SB에 대하여, 게터링용 원소를 이온 주입한다. 도 29 내지 도 31에서는, 게터링용 원소를 주입하기 위해 이온 주입 IM1을, 화살표로 모식적으로 도시하고 있다. 또한, 도 29 내지 도 31에서는, 반도체 기판 SB에 있어서 이온 주입 IM1에 의해 게터링용 원소가 주입된 영역에, 도트의 해칭을 넣고 있다. 게터링용 원소는, 바람직하게는 탄소(C)이다. 이온 주입 IM1에서는, 탄소(C) 혹은 탄소 화합물, 예를 들어 카본 클러스터(C16Hx+ 또는 C7Hx+ 등)를 이온 주입할 수 있다.
게터링용 원소의 주입 깊이는, 예를 들어 30 내지 70㎚ 정도로 할 수 있다. 또한, 게터링용 원소의 주입 깊이는, 활성 영역의 반도체 기판 SB의 표면으로부터, 게터링용 원소가 주입된 영역의 저면까지의 거리(반도체 기판 SB의 주면에 대략 수직인 방향의 거리)에 대응하고 있다. 예를 들어, 게터링용 원소의 주입 깊이를 50㎚ 정도로 한 경우에는, 반도체 기판 SB에 있어서의 게터링용 원소가 주입된 영역에서는, 반도체 기판 SB의 표면으로부터 약 50㎚의 깊이에 걸쳐서, 게터링용 원소가 도입되게 된다. 게터링용 원소의 주입 깊이는, n형 반도체 영역 NR(후술하는 실시 형태 3의 경우에는 소스·드레인 영역 SD)의 깊이와 거의 동일 정도로 할 수 있지만, n형 반도체 영역 NR(후술하는 실시 형태 3의 경우에는 소스·드레인 영역 SD)의 깊이보다도 깊은 경우나 얕은 경우도 있을 수 있다. 단, 게터링용 원소의 주입 깊이가 너무 깊으면, 얕은 영역에서의 오염 금속의 게터링 작용이 저하될 우려가 있기 때문에, 게터링용 원소의 주입 깊이는, 그다지 너무 깊게 하지 않고, 100㎚ 이하로 하는 것이 보다 바람직하다. 또한, 반도체 기판 SB에 있어서 게터링용 원소가 주입된 영역에서의, 그 게터링용 원소(바람직하게는 탄소)의 농도는, 예를 들어 2×1020/㎤ 내지 1×1021/㎤ 정도로 할 수 있다.
n형 반도체 영역 NR은, 평면에서 볼 때 개구부 OP1에 내포되어 있었기 때문에, 이온 주입 IM1을 행하면, 도 29로부터도 알 수 있는 바와 같이, n형 반도체 영역 NR에 게터링용 원소가 주입(도입)된다. 또한, 화소 영역(1A)의 활성 영역 AcTP의 반도체 기판 SB 중, 포토다이오드 PD가 형성되어 있는 영역(n형 반도체 영역 NW 및 p+형 반도체 영역 PR이 형성되어 있는 영역)에는, 게터링용 원소는 주입되지 않는다. 즉, 활성 영역 AcTP에 있어서, 게이트 전극 GT의 양측 중, 소스측의 영역(포토다이오드 PD가 형성되어 있는 영역)에는, 게터링용 원소는 주입되지 않고, 드레인측의 영역(n형 반도체 영역 NR이 형성되어 있는 영역)에, 게터링용 원소가 주입된다. 또한, 게이트 전극 GT 및 사이드 월 스페이서 SW도, 이온 주입 저지 마스크로서 기능할 수 있기 때문에, 활성 영역 AcTP의 반도체 기판 SB에 있어서, 게이트 전극 GT의 바로 아래의 영역과, 사이드 월 스페이서 SW의 바로 아래의 영역에도, 게터링용 원소는 주입되지 않는다.
또한, 이온 주입 IM1에서는 레지스트 패턴 RP1이 이온 주입 저지 마스크로 서 기능하기 때문에, 도 30 및 도 31로부터도 알 수 있는 바와 같이, 이온 주입 IM1을 행하여도, 화소 영역(1A)의 활성 영역 AcAS, AcR, AcG의 반도체 기판 SB와, 주변 회로 영역(2A)(활성 영역 AcL을 포함함)의 반도체 기판 SB에는, 게터링용 원소는 주입(도입)되지 않는다.
이로 인해, 이온 주입 IM1에서는, n형 반도체 영역 NR에 선택적으로 게터링용 원소가 주입(도입)되게 된다.
이온 주입 IM1의 후, 레지스트 패턴 RP1은, 애싱 등에 의해 제거된다.
또한, 여기에서는, n형 반도체 영역 NR 등을 이온 주입으로 형성한 후에, 이온 주입 IM1을 행하는 경우에 대하여 설명하였다. 다른 형태로서, 우선 이온 주입 IM1을 행한 후에, n형 반도체 영역 NR 등을 이온 주입으로 형성할 수도 있다. 이 경우, 사이드 월 스페이서 SW 및 캡 절연막 CP를 형성한 후에, 상기 도 29 내지 도 31의 공정(게터링용 원소의 주입 공정)을 행하고, 그 후, n형 반도체 영역 NR, 소스·드레인 영역 SD, 소스·드레인 영역 SDL 및 p형 반도체 영역 PH를 형성하면 된다.
다음으로, 지금까지의 이온 주입으로 도입한 불순물의 활성화를 위한 어닐 처리(열처리)를 행한다.
또한, 이온 주입된 영역(게터링용 원소를 주입한 영역도 포함함)은, 이온 주입에 의해 아몰퍼스화되고 있었지만, 이 활성화 어닐 처리 시에, 재결정화할 수 있다. 게터링용 원소를 주입한 영역에서는, 이 재결정화 시에, 도입된 게터링용 원소에 의한 왜곡이 발생하여, 결함이 형성될 수 있다. 게터링용 원소를 주입한 영역에서는, 이와 같이 하여 형성된 결함(게터링 사이트)에 오염 금속이 포획되어 게터링 기능을 가질 수 있다.
이상의 공정에 의해, 반도체 기판 SB의 화소 영역(1A)에, 포토다이오드 PD, 전송 트랜지스터 TX, 리셋 트랜지스터 RST, 선택 트랜지스터 SEL 및 증폭 트랜지스터 AMI가 형성되고, 반도체 기판 SB의 주변 회로 영역(2A)에, MISFET로서의 주변 트랜지스터 LT가 형성된다.
다음으로, 도 32 내지 도 34에 도시된 바와 같이, 살리사이드(Salicide: Self Aligned Silicide) 기술에 의해, p형 반도체 영역 PH, n형 반도체 영역 NR, 소스·드레인 영역 SD 및 소스·드레인 영역 SDL의 상부(표층부)나, 게이트 전극 GA, GS, GR, GL의 상부(표층부) 등에, 금속 실리사이드층 SC를 형성한다. 도 32에는 도시되지 않았지만, 게이트 전극 GT의 상부(표층부)에, 금속 실리사이드층 SC를 형성하는 경우도 있을 수 있다.
금속 실리사이드층 SC를 형성하기 위해서는, 예를 들어 금속 실리사이드층 형성용 금속막을 반도체 기판 SB 위에, 게이트 전극 GT, GA, GS, GR, GL, 사이드 월 스페이서 SW 및 캡 절연막 CP를 덮도록, 형성한다. 그리고 나서, 열처리를 행함으로써, 그 금속막을, p형 반도체 영역 PH, n형 반도체 영역 NR, 소스·드레인 영역 SD 및 소스·드레인 영역 SDL의 표층부나 게이트 전극 GT, GA, GS, GR, GL의 표층 부분과 반응시켜서, 금속·반도체 반응층인 금속 실리사이드층(금속 실리사이드막) SC를 형성한다. 그 후, 금속막의 미반응 부분을 웨트 에칭 등에 의해 제거한다. 미반응된 금속막을 제거한 후, 필요에 따라서, 또한 반도체 기판 SB에 열처리를 실시할 수도 있다. 이와 같이 하여, 금속 실리사이드층 SC를 형성할 수 있다. 금속 실리사이드층 SC를 형성함으로써, 확산 저항이나 콘택트 저항 등을 저저항화할 수 있다. 금속 실리사이드층 SC는, 코발트 실리사이드층, 니켈 실리사이드층, 또는, 니켈 백금 실리사이드층(백금이 첨가된 니켈 실리사이드층)이다.
또한, 금속 실리사이드층 형성용 금속막을 형성하기 전에, 실리사이드화가 불필요한 실리콘 기판 영역이나 게이트 전극을 덮는 절연막(실리사이드 블록막)을 형성해도 되며, 그렇게 하면, 그 절연막으로 덮인 실리콘 기판 영역이나 게이트 전극에는, 금속 실리사이드층 형성용 금속막이 접하지 않기 때문에, 금속 실리사이드층 SC는 형성되지 않게 된다. 예를 들어, 게이트 전극 GT 및 캡 절연막 CP를 덮고, 또한 p형 반도체 영역 PH, n형 반도체 영역 NR, 소스·드레인 영역 SD, SDL 및 게이트 전극 GA, GS, GR, GL을 노출하는 절연막(실리사이드 블록막)을 형성하고 나서, 금속 실리사이드층 형성용 금속막을 형성하고, 열처리를 행한다. 이에 의해, 금속 실리사이드층 SC는, p형 반도체 영역 PH, n형 반도체 영역 NR, 소스·드레인 영역 SD, SDL, 및 게이트 전극 GA, GS, GR, GL의 상부에 형성되지만, 게이트 전극 GT 위에는 형성되지 않는다.
다음으로, 도 35 내지 도 37에 도시된 바와 같이, 반도체 기판 SB의 주면(주면 전체면) 위에 게이트 전극 GT, GA, GS, GR, GL, 사이드 월 스페이서 SW 및 캡 절연막 CP를 덮도록, 층간 절연막 IL1을 형성한다. 층간 절연막 IL1은, 예를 들어 산화실리콘막의 단체막, 혹은, 질화실리콘막과 상기 질화실리콘막 위의 산화실리콘막과의 적층막 등을 포함하고, CVD법 등을 이용하여 형성할 수 있다. 층간 절연막 IL1의 성막 후, 필요에 따라 층간 절연막 IL1의 상면을 CMP법에 의해 연마하거나 하여, 층간 절연막 IL1의 상면을 평탄화할 수도 있다.
다음으로, 층간 절연막 IL1 위에 형성한 포토레지스트 패턴(도시생략)을 에칭 마스크로서 사용하고, 층간 절연막 IL1을 드라이 에칭함으로써, 층간 절연막 IL1에 콘택트 홀을 형성한다. 콘택트 홀은, 층간 절연막 IL1을 관통하도록 형성된다.
다음으로, 층간 절연막 IL1의 콘택트 홀 내에, 접속용 도전체부로서, 텅스텐(W) 등을 포함하는 도전성 플러그 PG를 형성한다. 플러그 PG는, 예를 들어 다음과 같이 하여 형성할 수 있다.
플러그 PG를 형성하기 위해서는, 우선, 콘택트 홀의 저면 및 내벽 위를 포함하는 층간 절연막 IL1 위에, 배리어 도체막을 형성한다. 이 배리어 도체막은, 예를 들어 티타늄막과 상기 티타늄막 위에 형성된 질화티타늄막과의 적층막을 포함하고, 스퍼터링법 등을 이용하여 형성할 수 있다. 그리고 나서, 텅스텐막 등을 포함하는 주 도체막을, CVD법 등에 의해 배리어 도체막 위에 콘택트 홀을 매립하도록 형성한다. 그 후, 콘택트 홀의 외부(층간 절연막 IL1 위)의 불필요한 주 도체막 및 배리어 도체막을 CMP법 또는 에치 백법 등에 의해 제거한다. 이에 의해, 층간 절연막 IL1의 상면이 노출되고, 층간 절연막 IL1의 콘택트 홀 내에 매립되어 잔존하는 배리어 도체막 및 주 도체막에 의해, 플러그 PG가 형성된다. 또한, 도면의 간략화를 위해서, 도 35 내지 도 37에서는, 플러그 PG를 구성하는 배리어 도체막과 주 도체막을 일체화하여 도시하고 있다. 플러그 PG에는, 상기 플러그 Pr1, Pr2, Pg1, Pfd, Pa, Ps, Prg, Ptg, Pag, Psg, Pt1, Pt2가 있다.
다음으로, 도 38 내지 도 40에 도시된 바와 같이, 플러그 PG가 매립된 층간 절연막 IL1 위에 층간 절연막 IL2 내지 IL4 및 배선 M1 내지 M3을 형성한다.
예를 들어, 플러그 PG가 매립된 층간 절연막 IL1 위에 배선용 도전막(예를 들어 알루미늄막)을 형성하고 나서, 이 도전막을 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝함으로써, 배선 M1을 형성한다. 플러그 PG의 상면이 배선 M1의 하면과 접함으로써, 플러그 PG는 그 배선 M1과 전기적으로 접속된다. 그리고 나서, 층간 절연막 IL1 위에 배선 M1을 덮도록, 층간 절연막 IL2를 형성한다. 그리고 나서, 층간 절연막 IL2에 스루홀을 형성하고 나서, 그 스루홀 내에, 플러그 PG와 마찬가지의 방법에 의해 도전성 비아부(플러그) V1을 형성한다. 그리고 나서, 층간 절연막 IL2 위에 배선 M1과 마찬가지의 방법에 의해 배선 M2를 형성한다. 배선 M2는, 제2층째의 배선층의 배선이다. 배선 M1과 배선 M2는, 필요에 따라서, 배선 M1과 배선 M2의 사이에 배치된 비아부 V1을 통과하여 전기적으로 접속된다. 그리고 나서, 층간 절연막 IL2 위에 배선 M2를 덮도록, 층간 절연막 IL3을 형성한다. 그리고 나서, 층간 절연막 IL3에 스루홀을 형성하고 나서, 그 스루홀 내에, 플러그 PG와 마찬가지의 방법에 의해 도전성 비아부(플러그) V2를 형성한다. 그리고 나서, 층간 절연막 IL3 위에 배선 M1과 마찬가지의 방법에 의해 배선 M3을 형성한다. 배선 M3은, 제3층째의 배선층의 배선이다. 배선 M2와 배선 M3은, 필요에 따라서, 배선 M2와 배선 M3의 사이에 배치된 비아부 V2를 통하여 전기적으로 접속된다. 그리고 나서, 층간 절연막 IL3 위에 배선 M3을 덮도록, 층간 절연막 IL4를 형성한다.
배선 M1, M2, M3은, 알루미늄 배선으로 한정되지 않고, 예를 들어 다마신 배선(매립 배선)을 사용할 수도 있다. 또한, 반도체 기판 SB 위에 형성하는 배선층이 3층인 경우에 대하여 도시 및 설명하였지만, 배선층의 수는 3층으로 한정되지 않는다.
배선 M1, M2, M3은, 포토다이오드 PD와 평면에서 볼 때 겹치지 않도록 형성되어 있다. 이것은, 포토다이오드 PD에 입사하는 광이 배선 M1, M2, M3에 의해 차단되지 않도록 하기 위해서이다.
다음으로, 층간 절연막 IL4 위에, 패드(패드 전극, 본딩 패드)를 형성한다. 제조된 반도체 장치(반도체 칩)에 있어서는, 평면에서 볼 때, 반도체 장치(반도체 칩)의 외주를 따라서 복수의 패드가 배열된다. 이로 인해, 도 38 내지 도 40의 단면에서는, 패드는 도시되지 않는다.
다음으로, 층간 절연막 IL4 위에, 패드를 덮도록, 패시베이션막(보호막, 절연막) PV를 형성한다. 단, 상기 패드의 중앙부는, 패시베이션막 PV에 형성된 개구부(도시생략)로부터 노출된다.
다음으로, 패시베이션막 PV 위에, 포토다이오드 PD를 구성하는 n형 반도체 영역 NW와 평면에서 볼 때 겹치도록, 온 칩 렌즈로서의 마이크로렌즈 ML을 설치한다. 또한, 마이크로렌즈 ML과 패시베이션막 PV의 사이에 컬러 필터 CF를 설치해도 된다. 또한, 불필요하면, 컬러 필터 CF나 마이크로렌즈 ML의 설치는, 생략할 수도 있다.
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 제조할 수 있다.
도 41은 본 실시 형태의 반도체 장치의 주요부 평면도이며, 상기 도 9와 동일한 평면 영역이 도시되어 있다. 도 41에 있어서, 점선으로 나타내고 있는 것은, 상기 도 9에 도시된 활성 영역 AcTP, AcR, AcG, AcAS이며, 실선으로 나타내고 있는 것은, 마이크로렌즈 ML이다. 도 41의 경우에는, 마이크로렌즈 ML은, 화소마다 설치되어 있다.
광이 화소 PU(도 1 참조)에 조사되면, 우선, 입사광은, 마이크로렌즈 ML을 통과하고, 그 후, 가시광에 대하여 투명한 패시베이션막 PV 및 층간 절연막 IL4 내지 IL1을 통과한 후, 캡 절연막 CP에 입사한다. 캡 절연막 CP에서는, 입사광의 반사가 억제되어 충분한 광량의 입사광이 포토다이오드 PD(n형 반도체 영역 NW)에 입사한다. 포토다이오드 PD에서는, 입사광의 에너지가 실리콘의 밴드 갭보다도 크기 때문에, 광전 변환에 의해 입사광이 흡수되어 정공 전자 쌍이 생성된다. 이때 생성된 전자는, n형 반도체 영역 NW에 축적된다. 그리고, 적절한 타이밍에, 전송 트랜지스터 TX를 온한다. 구체적으로는, 전송 트랜지스터 TX의 게이트 전극 GT에 임계값 전압 이상의 전압을 인가한다. 그렇게 하면, 전송 트랜지스터 TX의 게이트 전극 GT 아래의 게이트 절연막 GF 바로 아래의 채널 형성 영역에 채널 영역(반전층)이 형성되고, 전송 트랜지스터 TX의 소스 영역으로서의 n형 반도체 영역 NW와, 전송 트랜지스터 TX의 드레인 영역으로서의 n형 반도체 영역 NR(플로팅 디퓨전 FD)이 전기적으로 도통하게 된다. 이 결과, n형 반도체 영역 NW에 축적된 전자는, 채널 영역을 통과하여 드레인 영역(n형 반도체 영역 NR)에 도달하고, 드레인 영역(n형 반도체 영역 NR)으로부터 플러그 PG나 배선에 전해져 증폭 트랜지스터 AMI의 게이트 전극 GA에 입력된다.
또한, 본 실시 형태에서는, 반도체 장치가, 반도체 기판의 표면측으로부터 광을 입사하는 표면 조사형의 이미지 센서인 예에 대하여 설명하였지만, 본 실시 형태는, 반도체 기판의 이면측으로부터 광을 입사하는 이면 조사형의 이미지 센서에 적용할 수도 있으며, 이것은 이하의 실시 형태 2, 3도 마찬가지이다.
<본 발명자의 검토에 대하여>
고체 촬상 소자(이미지 센서)에 있어서의 결함으로서, 암시 백색점(백색점 결함)이라 불리는 결함이 있다. 암시 백색점의 주 요인의 하나는, 제조 공정 중에 반도체 기판(반도체 웨이퍼) 내에 인입하는 오염 금속이다. 제조 공정 중에 반도체 기판 내에 인입된 오염 금속이, 화소를 구성하는 포토다이오드에 혼입되어 버리면, 오염 금속에 기인한 발광 준위의 형성이 야기된다. 이와 같은 발광 준위는, 가전자대와 전도대와의 사이에 위치하고, 광이 조사되지 않은 상태이더라도, 발광 준위를 통하여 정공 전자 쌍이 생성되고, 생성된 전자에 의한 암전류가 발생한다. 이와 같은 암전류가 증가하면, 광이 조사되지 않았는데도 불구하고, 신호(노이즈)에 기초하여 오점등(백색점)해 버린다. 이와 같은 오점등은, 암시 백색점(백색점 결함)이라고 불린다. 암시 백색점의 발생은, 반도체 장치의 성능 저하로 연결된다. 이로 인해, 암시 백색점의 발생은, 가능한 한 방지하는 것이 바람직하다. 암시 백색점을 억제 또는 방지하기 위해서는, 제조 공정 중의 반도체 기판의 금속 오염 자체를 방지하거나, 혹은, 제조 공정 중에 반도체 기판 내에 인입된 오염 금속이, 화소를 구성하는 포토다이오드에 혼입되지 않도록 할 필요가 있다.
그러나, 제조 공정 중의 반도체 기판의 금속 오염을 완전히 방지하는 것은 곤란하며, 제조 공정 중의 반도체 기판의 금속 오염을 완전히 방지하려고 하면, 제조 공정이 엄격한 관리가 필요하게 되고, 또한 제조 공정의 자유도가 극히 적어지기 때문에, 반도체 장치의 제조 비용의 증가를 초래해 버린다. 이로 인해, 암시 백색점을 억제 또는 방지하기 위해서는, 제조 공정 중에 반도체 기판 내에 인입된 오염 금속이, 화소를 구성하는 포토다이오드에 혼입되지 않도록 하는 것이, 유효하다.
반도체 기판의 금속 오염이 발생하는 주된 공정으로서, 이온 주입 공정이 있다. 이온 주입 공정에서는, 소정의 이온종을 가속하여 반도체 기판에 주입한다. 이때, 주입해야 할 이온종뿐만 아니라, 그 이외의 이온종도 반도체 기판에 주입되어 버릴 우려가 있다. 즉, 어떤 1가의 이온종을 반도체 기판에 이온 주입할 경우, 그 1가의 이온종의 약 2배의 질량수를 갖는 2가의 이온종이 존재하면, 그 2가의 이온종은, 이온 주입 장치 내에서는 배제되기 어렵고, 반도체 기판에 주입되어 버릴 우려가 있다. 마찬가지로, 어떤 1가의 이온종을 반도체 기판에 이온 주입할 경우, 그 1가의 이온종의 약 3배의 질량수를 갖는 3가의 이온종이 존재하면, 그 3가의 이온종은, 이온 주입 장치 내에서는 배제되기 어렵고, 반도체 기판에 주입되어 버릴 우려가 있다. 구체적으로는, 예를 들어 As 이온(비소 이온)을 이온 주입할 경우, As(비소)의 질량수의 정수배에 가까운 질량수를 갖는 텅스텐 불화물(WFx 등)도, 반도체 기판에 주입되어 버릴 우려가 있다.
이로 인해, 이온 주입 공정에서는, 소정의 이온종을 가속하여 반도체 기판에 주입하지만, 이때, 주입해야 할 이온종뿐만 아니라, 불필요한 금속 또는 금속 화합물도 반도체 기판에 주입되어 버릴 우려가 있어, 이온 주입은, 반도체 기판의 금속 오염의 원인으로 되기 쉽다.
또한, 이온 주입 공정에 있어서, 도우즈량이 많을수록, 발생하는 금속 오염은 커지기 쉽다. 이것은, 주입해야 할 이온종의 주입량(도우즈량)이 많을수록, 그에 수반하여 의도치 않게 주입되어 버리는 오염 금속의 양도 많아져 버리기 때문이다.
이로 인해, 도우즈량이 많은 이온 주입 공정, 따라서, 고불순물 농도의 반도체 영역을 형성하기 위한 이온 주입 공정에서는, 그에 수반하여 의도치 않게 주입되어 버리는 오염 금속의 양도 많아져 버릴 우려가 있다. 트랜지스터의 소스·드레인 영역은, 불순물 농도가 비교적 높기 때문에, 소스·드레인 영역을 형성하기 위한 이온 주입 공정에서는, 도우즈량도 비교적 많아지고, 그로 인해, 의도치 않게 주입되어 버리는 오염 금속의 양도 많아지기 쉽다.
또한, 게터링층으로서 탄소(C)를 도핑한 다음에 소자 형성용 에피택셜층을 형성하는 BMD(Bulk Micro Defect) 기술은, 텅스텐(W)과 같은 확산 계수가 작은 오염 금속에 대해서는 효과가 작아, 금속 오염 대책으로서 충분하지 않다. 이로 인해, 트랜지스터의 소스·드레인 영역 등에 주입되어 버린 오염 금속에 대해서는, 상기 BMD 기술은 그다지 유효하지 않다.
따라서, 본 발명자는, 이온 주입 공정에서 반도체 기판 내에 도입되어 버린 오염 금속이, 포토다이오드로 확산되지 않도록 하는 것을 검토하였다. 이온 주입 공정에서 반도체 기판 내에 도입되어 버린 오염 금속이, 포토다이오드로 확산되지 않도록 하기 위해서는, 그 이온 주입에 의해 오염 금속이 도입된 영역에, 게터링용 원소를 도입하는 것이 유효하다는 사실을 알게 되었다. 게터링용 원소로서는, 탄소(C)가 바람직하다.
반도체 기판에 있어서, 게터링용 원소를 도입한 영역에서는, 텅스텐(W) 등의 오염 금속을 포획하고, 오염 금속의 확산을 방지할 수 있다. 예를 들어, 게터링용 원소를 도입한 영역에서는, 게터링용 원소를 이온 주입함으로써, 반도체 기판 내에 결정 결함이나 왜곡 등이 발생하고, 이 결정 결함이나 왜곡 등(게터링 사이트)에, 오염 금속을 포착시켜서 고착시킬 수 있다. 또한, 게터링용 원소를 도입한 영역에서는, 게터링용 원소와 오염 금속이 복합체를 형성함으로써도, 오염 금속을 포획하고, 오염 금속의 확산을 방지할 수 있다.
그러나, 본 발명자의 검토에 의하면, 탄소(C)와 같은 게터링용 원소를 도입한 반도체 영역 위에 금속 실리사이드층(상기 금속 실리사이드층 SC에 대응)을 형성하는 경우, 그 반도체 영역에 게터링용 원소가 함유되어 있는 것에 기인하여 형성되는 금속 실리사이드층의 저항(시트 저항)이 커져 버리게 된다는 사실을 알게 되었다(후술하는 도 59 및 도 60 참조). 이로 인해, 게터링용 원소를 도입하는 것은, 오염 금속의 확산을 방지하기 위해서는 유용하더라도, 금속 실리사이드층의 저항의 증대라는 단점을 초래하게 된다. 금속 실리사이드층의 저항의 증대는, 반도체 장치의 성능 저하로 이어지기 때문에, 가능한 한 회피하는 것이 바람직하다. 따라서, 그 위에 금속 실리사이드층을 형성하는 기판 영역에 대해서는, 게터링용 원소를 도입함으로써 유용한 효과를 예상할 수 없는 것이면, 게터링용 원소는 도입하지 않고, 게터링용 원소의 도입에 기인한 금속 실리사이드층의 저항 증대를 회피하는 것이 바람직하다.
따라서, 본 발명자는, 포토다이오드로의 오염 금속의 확산을 방지하여 암시 백색점을 방지하기 위해서는, 어느 영역에 게터링용 원소를 도입하는 것이 특히 유효할지를 검토하였다. 그 결과, 활성 영역 AcTP의 반도체 기판 SB에 있어서, n형 반도체 영역 NR(플로팅 디퓨전 FD)이 형성되어 있는 영역에, 게터링용 원소를 도입하는 것이, 포토다이오드 PD로의 오염 금속의 확산을 방지하여 암시 백색점을 방지하기 위해서 가장 유효하다는 사실을 알게 되었다. 그 이유는, 이하와 같은 것이다.
즉, n형 반도체 영역 NR(플로팅 디퓨전 FD)의 n형 불순물 농도는 비교적 크기 때문에, n형 반도체 영역 NR 형성 시에 n형 반도체 영역 NR에 도입되어 버리는 오염 금속의 양도 많아지기 쉽다. 그리고, n형 반도체 영역 NR(플로팅 디퓨전 FD)과 n형 반도체 영역 NW는, 전송 트랜지스터 TX의 채널 형성 영역(게이트 전극 GT의 바로 아래의 기판 영역에 대응)을 사이에 두고 대향하고 있으며, n형 반도체 영역 NW와 n형 반도체 영역 NR의 사이에 소자 분리 영역 ST는 형성되지 않는다. 즉, n형 반도체 영역 NR과 n형 반도체 영역 NW는, 사이에 전송 트랜지스터 TX의 채널 형성 영역이 존재하고 있으며, 그 채널 형성 영역에는, 소자 분리 영역 ST가 형성되지 않는다. n형 반도체 영역 NR과 n형 반도체 영역 NW는, 채널 형성 영역에서 연결되어 있다. 이로 인해, n형 반도체 영역 NR을 형성할 때, n형 반도체 영역 NR에 도입되어 버린 오염 금속은, 그 후, 소자 분리 영역 ST에 방해되지 않고, 전송 트랜지스터 TX의 채널 형성 영역을 경유하여, 포토다이오드 PD를 구성하는 n형 반도체 영역 NW로 확산되기 쉽다. 이로 인해, 포토다이오드 PD로의 오염 금속의 확산을 방지하여 암시 백색점을 방지하기 위해서는, n형 반도체 영역 NR(플로팅 디퓨전 FD)에 게터링용 원소를 도입하는 것이 유효하며, 그것에 의해, n형 반도체 영역 NR에 도입되어 버린 오염 금속이, 포토다이오드 PD로 확산해 버리는 것을 억제 또는 방지할 수 있게 된다.
또한, 플로팅 디퓨전 FD(n형 반도체 영역 NR) 내에 포획(게터링)된 텅스텐(W) 등의 오염 금속은, 포토다이오드 PD 내에 존재하는 경우와 마찬가지로 준위(발광 준위)를 만들어 암전류를 발생시키는 가능성이 있다. 그러나, 이미지 센서의 판독 동작에서는, 전송 트랜지스터 TX를 온시키기 직전에 플로팅 디퓨전 FD의 전위를 판독하기 때문에, 플로팅 디퓨전 FD 내의 오염 금속(텅스텐 등)에 기인하는 암전류 성분은, 출력 신호로서는 캔슬된다. 이로 인해, 플로팅 디퓨전 FD(n형 반도체 영역 NR) 내에 포획(게터링)된 텅스텐(W) 등의 오염 금속은, 암시 백색점을 초래하지 않게 된다.
또한, 활성 영역 AcAS, AcR의 반도체 기판 SB에 있어서, 소스·드레인 영역 SD가 형성되어 있는 영역에, 게터링용 원소를 도입하는 것도, 포토다이오드 PD로의 오염 금속의 확산을 방지하여 암시 백색점을 방지하기 위해서 유효하다는 사실을 알게 되었다. 그 이유는, 이하와 같은 것이다.
즉, 소스·드레인 영역 SD의 n형 불순물 농도는 비교적 크기 때문에, 소스·드레인 영역 SD 형성 시에 소스·드레인 영역 SD에 도입되어 버리는 오염 금속의 양도 많아지기 쉽다. 그러나, 활성 영역 AcAS, AcR과 활성 영역 AcTP는, 사이에 소자 분리 영역 ST가 존재하고 있기 때문에, 소스·드레인 영역 SD로부터 포토다이오드 PD로의 오염 금속의 확산은, 사이에 존재하는 소자 분리 영역 ST에 의해, 어느 정도 차단된다. 이로 인해, n형 반도체 영역 NR(플로팅 디퓨전 FD)로부터 포토다이오드 PD로의 오염 금속의 확산에 비하면, 소스·드레인 영역 SD로부터 포토다이오드 PD로의 오염 금속의 확산은, 발생하기 어렵다고 생각된다. 그러나, 활성 영역 AcAS, AcR과 활성 영역 AcTP 사이의 간격은 비교적 작기 때문에, 사이에 소자 분리 영역 ST가 존재했다고 해도, 소스·드레인 영역 SD로부터 포토다이오드 PD로의 오염 금속의 확산은, 어느 정도 발생해 버린다. 이로 인해, 포토다이오드 PD로의 오염 금속의 확산을 방지하여 암시 백색점을 방지하기 위해서는, 소스·드레인 영역 SD에 게터링용 원소를 도입하는 것이 유효하고, 그것에 의해, 소스·드레인 영역 SD에 도입되어 버린 오염 금속이, 포토다이오드 PD로 확산해 버리는 것을 억제 또는 방지할 수 있게 된다.
단, 포토다이오드 PD로의 오염 금속의 확산을 방지하여 암시 백색점을 방지하는 효과는, 소스·드레인 영역 SD에 게터링용 원소를 도입하는 것보다도, n형 반도체 영역 NR(플로팅 디퓨전 FD)에 게터링용 원소를 도입하는 쪽이, 보다 커지게 된다고 생각된다. 이것은, 소스·드레인 영역 SD와 포토다이오드 PD의 사이에는 소자 분리 영역 ST가 존재하지만, n형 반도체 영역 NR과 포토다이오드 PD의 사이에는 소자 분리 영역 ST가 존재하지 않기 때문에, 소스·드레인 영역 SD로부터 포토다이오드 PD로의 오염 금속의 확산보다도, n형 반도체 영역 NR로부터 포토다이오드 PD로의 오염 금속의 확산 쪽이, 보다 발생하기 쉽기 때문이다.
한편, 주변 회로 영역(2A)에 형성되는 주변 트랜지스터(LT)는, 포토다이오드 PD를 포함하는 화소(PU)가 어레이 형상으로 배열된 화소 영역(1A)에는 형성되어 있지 않아, 주변 트랜지스터(LT)용 활성 영역(AcL)은, 포토다이오드 PD로부터 이격되어 있다. 즉, 주변 트랜지스터(LT)용 활성 영역(AcL)과 포토다이오드 PD 사이의 거리는, 활성 영역 AcR, AcAS와 포토다이오드 PD 사이의 각 거리보다도 크다. 이로 인해, 주변 트랜지스터(LT)용 소스·드레인 영역(SDL)으로부터 포토다이오드 PD로의 오염 금속의 확산은, 거의 발생하지 않는다. 따라서, 주변 트랜지스터(LT)용의 소스·드레인 영역(SDL)이 형성되어 있는 영역에, 게터링용 원소를 도입하는 여부와는 상관없이, 주변 트랜지스터(LT)용 소스·드레인 영역(SDL)으로부터 포토다이오드 PD로의 오염 금속의 확산은 거의 변화되지 않아, 암시 백색점의 발생률에는 거의 영향을 미치지 않는다.
또한, 본 발명자의 검토에 의하면, 활성 영역 AcG의 반도체 기판 SB(p형 반도체 영역 PH 또는 p형 웰 PW1)에 게터링용 원소를 도입하는 여부와는 상관없이, 암시 백색점의 발생률에는 거의 영향을 미치지 않는다는 사실을 알게 되었다(후술하는 도 58 참조).
즉, n형 반도체 영역 NR(플로팅 디퓨전 FD)이나 소스·드레인 영역 SD와 같이 n형의 반도체 영역에서는, 탄소(C)와 같은 게터링용 원소를 도입하는 것은, 그 n형의 반도체 영역에 의도치 않게 도입되어 버린 오염 금속이 포토다이오드 PD로 확산되는 것을 억제 또는 방지하여 암시 백색점의 발생률을 저감시키는 효과를 발휘한다(후술하는 도 58 참조). 그러나, p형의 반도체 영역에서는, 탄소(C)와 같은 게터링용 원소를 도입하여도, 암시 백색점의 발생률을 저감시키는 효과는, 거의 얻어지지 않는다(후술하는 도 58 참조).
p형의 반도체 영역에서는, 탄소(C)와 같은 게터링용 원소를 도입해도 암시 백색점의 발생률을 저감하는 효과가 거의 얻어지지 않는 이유로서, 예를 들어 p형의 반도체 영역을 형성하기 위한 p형 불순물의 이온 주입 시에는, n형의 반도체 영역을 형성하기 위한 n형 불순물의 이온 주입 시에 비하여, 오염 금속이 도입되기 어려운 것이 생각된다. 그 경우, p형의 반도체 영역에서는, 오염 금속의 양 자체가 적기 때문에, 탄소(C)와 같은 게터링용 원소를 도입하는 여부와는 상관없이 p형의 반도체 영역으로부터 포토다이오드 PD로의 오염 금속의 확산은 거의 변화되지 않아, 암시 백색점의 발생률에는 거의 영향을 미치지 않게 된다. 또한, 탄소(C)와 같은 게터링용 원소가 붕소(B)와 같은 p형 불순물과 결합해 버려서, 오염 금속이 포획되기 어려워지는 것도 생각된다. 그 경우, p형의 반도체 영역에 탄소(C)와 같은 게터링용 원소를 도입하는 효과는 작아지게 되어, 게터링용 원소를 도입하는 여부와는 상관없이 p형의 반도체 영역으로부터 포토다이오드 PD로의 오염 금속의 확산은 거의 변화되지 않아, 암시 백색점의 발생률에는 거의 영향을 미치지 않게 된다. 어째든, 활성 영역 AcG의 반도체 기판 SB(p형 반도체 영역 PH 또는 p형 웰 PW1)는, p형의 반도체 영역으로 되어 있으며, 거기에 게터링용 원소를 도입하여도, 암시 백색점의 발생률에는 거의 영향을 미치지 않는다(후술하는 도 58 참조).
본 발명자가 얻은 이들 지견으로부터, 이하와 같이, 본 실시 형태의 반도체 장치에 있어서, 게터링용 원소를 도입한 영역을 설정하고 있다.
<주요한 특징에 대하여>
본 실시 형태의 주요한 특징 중 하나는, n형 반도체 영역 NR(플로팅 디퓨전 FD)에, 탄소(C)와 같은 게터링용 원소가 도입되고, 또한 활성 영역 AcG의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되지 않는 것이다.
포토다이오드 PD와 전송 트랜지스터 TX는, 동일한 활성 영역 AcTP에 형성되어 있기 때문에, 평면에서 볼 때, n형 반도체 영역 NR(플로팅 디퓨전 FD)과 포토다이오드 PD는, 소자 분리 영역 ST가 형성되지 않은 영역(채널 형성 영역에 대응)을 통하여 연결된다. 이로 인해, 전술한 바와 같이, n형 반도체 영역 NR을 형성할 때, n형 반도체 영역 NR에 도입되어 버린 오염 금속은, 소자 분리 영역 ST에 방해되지 않고, 포토다이오드 PD를 구성하는 n형 반도체 영역 NW로 확산되기 쉽다.
그에 반하여, 본 실시 형태에서는, 포토다이오드 PD로의 오염 금속의 확산에 가장 기여할 가능성이 높은 n형 반도체 영역 NR(플로팅 디퓨전 FD)에 대하여, 탄소(C)와 같은 게터링용 원소를 도입하고 있기 때문에, n형 반도체 영역 NR에 도입된 오염 금속(예를 들어 텅스텐)이 포토다이오드 PD로 확산되어 버리는 것을 억제 또는 방지할 수 있다. 이에 의해, 포토다이오드 PD로의 오염 금속의 확산을 방지하여 암시 백색점을 발생으로 하기 어렵게 할 수 있어, 암시 백색점의 발생률을 저감시킬 수 있다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 전술한 바와 같이, 활성 영역 AcG의 반도체 기판 SB(p형 반도체 영역 PH 또는 p형 웰 PW1)에 게터링용 원소를 도입하는 여부와는 상관없이, 암시 백색점의 발생률에는 거의 영향을 미치지 않는다. 그리고, 전술한 바와 같이, 탄소(C)와 같은 게터링용 원소를 도입하는 것은, 게터링용 원소가 도입된 기판 영역 위에 금속 실리사이드층(SC)을 형성하는 경우에, 그 금속 실리사이드층(SC)의 저항 증대를 초래해 버린다. 이로 인해, 본 실시 형태에서는, 활성 영역 AcG의 반도체 기판 SB(p형 반도체 영역 PH 및 p형 웰 PW1)에는, 탄소(C)와 같은 게터링용 원소는 도입하고 있지 않다.
본 실시 형태와는 달리, 활성 영역 AcG의 반도체 기판 SB에 게터링용 원소를 도입한 경우, 암시 백색점의 발생률 저하는 기대할 수 없지만, 활성 영역 AcG의 반도체 기판 SB 위에 형성된 금속 실리사이드층 SC의 저항 증대를 초래해 버린다. 본 실시 형태에서는, 활성 영역 AcG의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입하지 않음으로써, 활성 영역 AcG의 반도체 기판 SB 위에 형성된 금속 실리사이드층 SC의 저항 증대(게터링용 원소의 도입에 기인한 저항 증대)를 회피할 수 있다. 이에 의해, 반도체 장치의 성능을 향상시킬 수 있다.
이와 같이, 본 실시 형태에서는, 포토다이오드 PD로의 오염 금속의 확산에 가장 기여할 가능성이 높은 n형 반도체 영역 NR에 대하여, 탄소(C)와 같은 게터링용 원소를 도입하고, 한편, 게터링용 원소를 도입하여도 암시 백색점의 발생률 저하를 그다지 기대할 수 없는 활성 영역 AcG의 반도체 기판 SB에 대해서는, 탄소(C)와 같은 게터링용 원소는 도입하지 않는다. 이에 의해, 포토다이오드 PD로의 오염 금속의 확산을 적확하게 저감시켜서 암시 백색점의 발생률을 효율 좋게 저하시킬 수 있음과 함께, 활성 영역 AcG의 반도체 기판 SB 위에 형성된 금속 실리사이드층 SC의 저항 증대를 회피할 수 있다. 이로 인해, 암시 백색점의 발생률 저하와, 금속 실리사이드층 SC의 저항 억제를, 효과적으로 달성할 수 있다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다.
본 실시 형태의 다른 특징에 대하여, 더욱 설명한다.
본 실시 형태에서는, 활성 영역 AcTP의 n 반도체 기판 SB에 있어서, 포토다이오드 PD가 형성된 영역에는, 탄소(C)와 같은 게터링용 원소는 도입되지 않는다. 이로 인해, 탄소(C)와 같은 게터링용 원소에 의해 포토다이오드 PD가 악영향을 받지 않아, 포토다이오드 PD의 양호한 특성을 유지할 수 있다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST의 각각의 소스·드레인 영역 SD에는, 탄소(C)와 같은 게터링용 원소는 도입되지 않는다. 다른 견해로 말하자면, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL이 형성되는 활성 영역 AcAS의 반도체 기판 SB와, 리셋 트랜지스터 RST가 형성되는 활성 영역 AcR의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되지 않는다. 이에 의해, 소스·드레인 영역 SD 위에 형성된 금속 실리사이드층 SC의 저항 증대(게터링용 원소의 도입에 기인한 저항 증대)를 회피할 수 있다. 이로 인해, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 주변 회로 영역(2A)에 있어서, 주변 트랜지스터(LT)의 소스·드레인 영역(SDL)에는, 탄소(C)와 같은 게터링용 원소는 도입되지 않는다. 다른 견해로 말하자면, 주변 회로 영역(2A)에 있어서, 주변 트랜지스터(LT)가 형성되는 활성 영역(AcL)의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되지 않는다. 이에 의해, 주변 트랜지스터(LT)의 소스·드레인 영역(SDL) 위에 형성된 금속 실리사이드층 SC의 저항 증대(게터링용 원소의 도입에 기인한 저항 증대)를 회피할 수 있다. 이로 인해, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 「게터링용 원소가 도입되어 있다」라 함은, 「게터링용 원소가 의도적으로 도입(도프)되어 있다」는 것을 의미하고, 「게터링용 원소가 도입되어 있지 않다」라 함은, 「게터링용 원소가 의도적으로는 도입(도프)되지 않는다」 것을 의미하고 있다. 이로 인해, 반도체 기판 SB에 있어서, 게터링용 원소가 도입되지 않은 영역에서는, 게터링용 원소는 포함되어 있지 않거나, 의도치 않게 포함되어 있었다고 해도 매우 근소하며, 게터링용 원소의 농도는, 1×1015/㎤ 미만이다. 한편, 반도체 기판 SB에 있어서, 게터링용 원소가 도입되어 있는 영역에서의 농도(게터링용 원소의 농도)는, 게터링용 원소가 도입되지 않은 영역에서의 농도(게터링용 원소의 농도)보다도 충분히 크고, 구체적으로는(바람직하게는) 1×1020/㎤ 이상이며, 특히 바람직하게는 2×1020/㎤ 내지 1×1021/㎤ 정도이다.
(실시 형태 2)
도 42 및 도 43은, 본 실시 형태 2의 반도체 장치의 주요부 평면도이며, 도 44 내지 도 46은, 본 실시 형태 2의 반도체 장치의 주요부 단면도이다. 도 42는 상기 도 6에 대응하는 것이며, 도 43은, 상기 도 10에 대응하는 것이며, 도 44는, 상기 도 14에 대응하는 것이며, 도 45는 상기 도 15에 대응하는 것이며, 도 46은 상기 도 16에 대응하는 것이다. 또한, 상기 도 4, 도 5, 도 8 및 도 9의 평면도와 상기 도 11 내지 도 13의 단면도는, 본 실시 형태 2에서도 원용된다.
상기 도 6 및 도 10과 마찬가지로, 도 42 및 도 43에 있어서도, 활성 영역(AcR, AcG, AcTP, AcAS)의 외주 위치를 실선으로 나타내고 또한 게터링용 원소를 도입한 영역(부호 GE로 표시한 영역에 대응)을 해칭을 넣어 나타내고 또한 게이트 전극(GR, GT, GA, GS)의 위치를 점선으로 나타내고 있다.
본 실시 형태 2의 반도체 장치의 단면 구조는, 상기 도 11 내지 13 및 도 44 내지 도 46에 도시된 단면 구조를 갖고 있다. 상기 도 14 내지 도 16과 마찬가지로, 도 44 내지 도 46에 있어서도, 상기 도 11 내지 도 13에 도시되어 있는 반도체 기판 SB 및 반도체 기판 SB 내에 형성된 각 반도체 영역의 사선 해칭을 생략함과 함께, 게터링용 원소를 도입한 영역(부호 GE로 표시한 영역에 대응)을 도트의 해칭을 넣어 나타내고 있다. 상기 도 11 내지 도 13과 도 44 내지 도 46을 함께 참조함으로써, 반도체 기판 SB의 어느 영역에 게터링용 원소가 도입되어 있는지를 용이하게 이해할 수 있다.
본 실시 형태 2의 반도체 장치가, 상기 실시 형태 1의 반도체 장치와 상이한 것은, 소스·드레인 영역 SD에, 탄소(C)와 같은 게터링용 원소가 도입되어 있는지 여부이다.
즉, 상기 실시 형태 1에서는, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL이 형성되는 활성 영역 AcAS의 반도체 기판 SB와, 리셋 트랜지스터 RST가 형성되는 활성 영역 AcR의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 안않다. 그로 인해, 상기 실시 형태 1에서는, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST의 각각의 소스·드레인 영역 SD에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않았다.
그에 반하여, 본 실시 형태 2에서는, 도 42 내지 도 46과, 상기 도 4, 도 5, 도 8, 도 9 및 도 11 내지 도 13을 참조하면 알 수 있는 바와 같이, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST의 각각의 소스·드레인 영역 SD에, 탄소(C)와 같은 게터링용 원소가 도입되어 있다.
그 이외에는, 본 실시 형태 2의 반도체 장치도, 상기 실시 형태 1의 반도체 장치와 거의 마찬가지이다.
이로 인해, 상기 실시 형태 1과 마찬가지로, 본 실시 형태 2에 있어서도, 활성 영역 AcTP의 반도체 기판 SB에 있어서, n형 반도체 영역 NR(플로팅 디퓨전 FD)에, 탄소(C)와 같은 게터링용 원소가 도입되어 있다. 또한, 상기 실시 형태 1과 마찬가지로, 본 실시 형태 2에 있어서도, 활성 영역 AcTP의 n 반도체 기판 SB에 있어서, 포토다이오드 PD가 형성된 영역에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다. 또한, 상기 실시 형태 1과 마찬가지로, 본 실시 형태 2에 있어서도, 접지 전위(GND) 공급용 활성 영역 AcG의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다. 또한, 상기 실시 형태 1과 마찬가지로, 본 실시 형태 2에 있어서도, 주변 회로 영역(2A)에 있어서, 주변 트랜지스터(LT)의 소스·드레인 영역(SDL)에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다. 달리 말하자면, 주변 회로 영역(2A)에 있어서, 주변 트랜지스터(LT)가 형성되는 활성 영역(AcL)의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다.
도 47 내지 도 49는, 본 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 47 내지 도 49는, 상기 도 29 내지 도 31에 각각 대응하는 것이며, 상기 도 29 내지 도 31과 동일한 공정 단계에 대응하고 있다.
본 실시 형태 2의 반도체 장치의 제조 공정은, 상기 이온 주입 IM1을 행할 때 이온 주입 저지 마스크로서 사용하는 레지스트 패턴 RP1의 레이아웃이, 상기 실시 형태 1과 상이하다.
즉, 상기 실시 형태 1에서는, 화소 영역(1A)의 활성 영역 AcAS, AcR은, 레지스트 패턴 RP1로 덮여 있었지만, 본 실시 형태 2에서는, 화소 영역(1A)의 활성 영역 AcAS, AcR은, 레지스트 패턴 RP1로 덮여 있지 않다. 즉, 본 실시 형태 2에서는, 레지스트 패턴 RP1에, 평면에서 볼 때, 활성 영역 AcAS를 내포하는 개구부 OP2와, 활성 영역 AcR을 내포하는 개구부 OP3이 설치되어 있다. 또한, 레지스트 패턴 RP1이 상기 개구부 OP1을 갖는 것은, 본 실시 형태 2도 상기 실시 형태 1과 마찬가지이다. 또한, 활성 영역 AcG가 레지스트 패턴 RP1로 덮이고, 또한 주변 회로 영역(2A)(활성 영역 AcL 포함함)도 레지스트 패턴 RP1로 덮여 있는 것은, 본 실시 형태 2도 상기 실시 형태 1과 마찬가지이다.
그리고, 본 실시 형태 2에 있어서도, 레지스트 패턴 RP1을 이온 주입 저지 마스크로서 사용하여, 상기 실시 형태 1과 마찬가지로, 이온 주입 IM1을 행한다. 상기 도 29 내지 도 31과 마찬가지로, 도 47 내지 도 49에서도, 반도체 기판 SB에 있어서 이온 주입 IM1에 의해 게터링용 원소가 주입된 영역에, 도트의 해칭을 넣고 있다.
이온 주입 IM1에 관하여, 상기 실시 형태 1과 상이한 것은, 본 실시 형태 2에서는, 레지스트 패턴 RP1이 개구부 OP1뿐만 아니라 개구부 OP2, OP3도 갖고 있기 때문에, 이온 주입 IM1을 행하면, 활성 영역 AcTP의 n형 반도체 영역 NR뿐만 아니라, 활성 영역 AcAS, AcR의 소스·드레인 영역 SD에도 게터링용 원소가 주입(도입)되는 것이다. 또한, 게이트 전극 GA, GS, GR 및 그 측벽 위의 사이드 월 스페이서 SW도, 이온 주입 저지 마스크로서 기능할 수 있기 때문에, 활성 영역 AcAS, AcR의 반도체 기판 SB에 있어서, 게이트 전극 GA, GS, GR의 바로 아래의 영역과, 사이드 월 스페이서 SW의 바로 아래의 영역에는, 게터링용 원소는 주입되지 않는다. 이로 인해, 본 실시 형태에서는, 이온 주입 IM1로, n형 반도체 영역 NR과 소스·드레인 영역 SD에 선택적으로 게터링용 원소가 주입(도입)되게 된다.
이 이외에는, 본 실시 형태 2의 반도체 장치의 제조 공정도, 상기 실시 형태 1의 반도체 장치의 제조 공정과 거의 마찬가지이므로, 여기서는 그 반복되는 설명은 생략한다.
본 실시 형태에 있어서도, 상기 실시 형태 1에서 설명한 바와 같은 효과를 얻을 수 있다. 단, 소스·드레인 영역 SD에 게터링용 원소가 도입되어 있는지 여부에 따라서, 본 실시 형태 2와 상기 실시 형태 1은, 다음과 같은 효과의 차이가 있다.
즉, 상기 실시 형태 1에서 설명한 바와 같이, 포토다이오드 PD로의 오염 금속의 확산을 방지하여 암시 백색점을 방지하는 효과는, n형 반도체 영역 NR(플로팅 디퓨전 FD)에 게터링용 원소를 도입하는 것보다도, 소스·드레인 영역 SD에 게터링용 원소를 도입하는 쪽이, 작아진다고 생각된다. 이것은, n형 반도체 영역 NR과 포토다이오드 PD의 사이에는 소자 분리 영역 ST가 존재하지 않지만, 소스·드레인 영역 SD와 포토다이오드 PD의 사이에는 소자 분리 영역 ST가 존재하기 때문에, n형 반도체 영역 NR로부터 포토다이오드 PD로의 오염 금속의 확산보다도, 소스·드레인 영역 SD로부터 포토다이오드 PD로의 오염 금속의 확산 쪽이, 발생하기 어렵기 때문이다.
이로 인해, 상기 실시 형태 1에서는, 암시 백색점을 방지하는 효과를 가장 기대할 수 있는 n형 반도체 영역 NR에 대하여 게터링용 원소를 선택적으로 도입하고, 활성 영역 AcAS, AcR, AcG, AcL의 반도체 기판 SB에 대해서는, 게터링용 원소를 도입하지 않음으로써, 활성 영역 AcAS, AcR, AcG, AcL의 반도체 기판 SB 위에 형성되는 금속 실리사이드층 SC의 저항 증대를 피할 수 있다. 이에 의해, 활성 영역 AcTP, AcAS, AcR, AcG, AcL의 반도체 기판 SB 위에 형성하는 금속 실리사이드층 SC 중, n형 반도체 영역 NR 위에 형성하는 금속 실리사이드층 SC 이외의 금속 실리사이드층 SC, 즉 활성 영역 AcAS, AcR, AcG, AcL의 반도체 기판 SB 위에 형성되는 금속 실리사이드층 SC의 저항을 억제할 수 있다. 이로 인해, 상기 실시 형태 1의 경우에는, 포토다이오드 PD로의 오염 금속의 확산을 저감시켜서 암시 백색점의 발생률을 효율 좋게 저하시키면서, 금속 실리사이드층 SC의 저항을 가능한 한 억제(저감)하는 점에서 유리하다. 이로 인해, 금속 실리사이드층 SC의 저항을 가능한 한 억제(저감)하고 싶은 경우에는, 본 실시 형태 2보다도 상기 실시 형태 1의 쪽이 유리하다.
한편, 본 실시 형태 2에서는, 암시 백색점을 방지하는 효과를 가장 기대할 수 있는 n형 반도체 영역 NR(플로팅 디퓨전 FD)뿐만 아니라, 역시 암시 백색점을 방지하는 효과를 기대할 수 있는 소스·드레인 영역 SD에 대해서도, 게터링용 원소를 선택적으로 도입하고 있다. 이로 인해, 상기 실시 형태 1보다도 본 실시 형태 2의 쪽이, 소스·드레인 영역 SD 위에 형성되는 금속 실리사이드층 SC의 저항은 커지지만, 포토다이오드 PD로의 오염 금속의 확산을 저감시켜서 암시 백색점의 발생률을 저하시키는 효과는, 상기 실시 형태 1보다도 본 실시 형태 2의 쪽이, 커진다. 이로 인해, 암시 백색점의 발생률을 가능한 한 저하시키고 싶은 경우에는, 상기 실시 형태 1보다도 본 실시 형태 2의 쪽이 유리하다.
따라서, 암시 백색점의 발생률을 가능한 한 저하시키고 싶은 경우에는, 본 실시 형태 2를 채용하고, 암시 백색점의 발생률 저하와, 금속 실리사이드층 SC의 저항의 억제(저감)를 가능한 한 양립시키고 싶은 경우에는, 상기 실시 형태 1을 채용하면 된다.
(실시 형태 3)
도 50 및 도 51은, 본 실시 형태 3의 반도체 장치의 주요부 평면도이며, 도 52 내지 도 54는, 본 실시 형태 3의 반도체 장치의 주요부 단면도이다. 도 50은, 상기 도 6이나 상기 도 42에 대응하는 것이며, 도 51은, 상기 도 10이나 상기 도 43에 대응하는 것이며, 도 52는, 상기 도 14나 도 44에 대응하는 것이며, 도 53은, 상기 도 15나 도 45에 대응하는 것이며, 도 54는, 상기 도 16이나 상기 도 46에 대응하는 것이다. 또한, 상기 도 4, 도 5, 도 8 및 도 9의 평면도와 상기 도 11 내지 도 13의 단면도는, 본 실시 형태 3에서도 원용된다.
상기 도 6, 도 10, 도 42 및 도 43과 마찬가지로, 도 50 및 도 51에 있어서도, 활성 영역(AcR, AcG, AcTP, AcAS)의 외주 위치를 실선으로 나타내고, 또한 게터링용 원소를 도입한 영역(부호 GE로 가리킨 영역에 대응)을 해칭을 넣어 나타내고, 또한 게이트 전극(GR, GT, GA, GS)의 위치를 점선으로 나타내고 있다.
본 실시 형태 3의 반도체 장치의 단면 구조는, 상기 도 11 내지 13 및 도 52 내지 도 54에 도시된 단면 구조를 갖고 있다. 상기 도 14 내지 도 16이나 상기 도 47 내지 도 49와 마찬가지로, 도 52 내지 도 54에 있어서도, 상기 도 11 내지 도 13에 도시되어 있는 반도체 기판 SB 및 반도체 기판 SB 내에 형성된 각 반도체 영역의 사선 해칭을 생략함과 함께, 게터링용 원소를 도입한 영역(부호 GE로 표시한 영역에 대응)을 도트의 해칭을 넣어 나타내고 있다. 상기 도 11 내지 도 13과 도 52 내지 도 54를 함께 참조함으로써, 반도체 기판 SB의 어느 영역에 게터링용 원소가 도입되어 있는지를 용이하게 이해할 수 있다.
본 실시 형태 3의 반도체 장치가, 상기 실시 형태 2의 반도체 장치와 상이한 것은, n형 반도체 영역 NR(플로팅 디퓨전 FD)에, 탄소(C)와 같은 게터링용 원소가 도입되어 있는지 여부이다.
즉, 상기 실시 형태 1, 2에서는, n형 반도체 영역 NR(플로팅 디퓨전 FD)에, 탄소(C)와 같은 게터링용 원소가 도입되어 있었다. 그에 반하여, 본 실시 형태 3에서는, 도 50 내지 도 54와, 상기 도 4, 도 5, 도 8, 도 9 및 도 11 내지 도 13을 참조하면 알 수 있는 바와 같이, n형 반도체 영역 NR(플로팅 디퓨전 FD)에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다. 달리 말하자면, 본 실시 형태 3에서는, 활성 영역 AcTP의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다.
그 이외에는, 본 실시 형태 3의 반도체 장치도, 상기 실시 형태 2의 반도체 장치와 거의 마찬가지이다.
이로 인해, 상기 실시 형태 2와 마찬가지로, 본 실시 형태 3에 있어서도, 증폭 트랜지스터 AMI와 선택 트랜지스터 SEL과 리셋 트랜지스터 RST의 각각의 소스·드레인 영역 SD에, 탄소(C)와 같은 게터링용 원소가 도입되어 있다. 또한, 상기 실시 형태 2와 마찬가지로, 본 실시 형태 3에 있어서도, 접지 전위(GND) 공급용 활성 영역 AcG의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다. 또한, 상기 실시 형태 2와 마찬가지로, 본 실시 형태 3에 있어서도, 주변 회로 영역(2A)에 있어서, 주변 트랜지스터(LT)의 소스·드레인 영역(SDL)에는, 탄소(C)와 같은 게터링용 원소는 도입되지 않는다. 달리 말하자면, 주변 회로 영역(2A)에 있어서, 주변 트랜지스터(LT)가 형성되는 활성 영역(AcL)의 반도체 기판 SB에는, 탄소(C)와 같은 게터링용 원소는 도입되어 있지 않다.
도 55 내지 도 57은, 본 실시 형태 3의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 55 내지 도 57은, 상기 도 29 내지 도 31(또는 상기 도 47 내지 도 49)에 각각 대응하는 것이며, 상기 도 29 내지 도 31(또는 상기 도 47 내지 도 49)과 동일한 공정 단계에 대응하고 있다.
본 실시 형태 3의 반도체 장치의 제조 공정은, 상기 이온 주입 IM1을 행할 때 이온 주입 저지 마스크로서 사용하는 레지스트 패턴 RP1의 레이아웃이, 상기 실시 형태 1, 2와 상이하다.
즉, 상기 실시 형태 1에서는, 레지스트 패턴 RP1은 개구부 OP1을 갖고, 상기 실시 형태 2에서는, 레지스트 패턴 RP1은 개구부 OP1, OP2, OP3을 갖고 있었지만, 본 실시 형태 3에서는, 레지스트 패턴 RP1은, 개구부 OP2, OP3을 갖고 있지만, 개구부 OP1은 갖고 있지 않다. 이로 인해, 본 실시 형태 3에서는, 화소 영역(1A)의 활성 영역 AcTP는, 레지스트 패턴 RP1로 덮여 있다. 개구부 OP1을 갖지 않는 것 이외에는, 본 실시 형태 3의 레지스트 패턴 RP1은, 상기 실시 형태 2의 레지스트 패턴 RP1과 마찬가지이다.
그리고, 본 실시 형태 3에 있어서도, 레지스트 패턴 RP1을 이온 주입 저지 마스크로서 사용하고, 상기 실시 형태 1, 2와 마찬가지로, 이온 주입 IM1을 행한다. 상기 도 29 내지 도 31이나 도 47 내지 도 49와 마찬가지로, 도 55 내지 도 57과, 반도체 기판 SB에 있어서 이온 주입 IM1에 의해 게터링용 원소가 주입된 영역에, 도트의 해칭을 넣고 있다.
이온 주입 IM1에 관하여, 상기 실시 형태 2와 상이한 것은, 본 실시 형태 3에서는, 레지스트 패턴 RP1이 개구부 OP1을 갖고 있지 않기 때문에, 활성 영역 AcTP의 n형 반도체 영역 NR에는 게터링용 원소가 주입(도입)되지 않는 것이다. 그 이외에는, 상기 실시 형태 2와 마찬가지이다. 이로 인해, 상기 실시 형태 2와 마찬가지로, 본 실시 형태에 있어서도, 레지스트 패턴 RP1은 개구부 OP2, OP3을 갖고 있기 때문에, 이온 주입 IM1을 행하면, 도 55 내지 도 57로부터도 알 수 있는 바와 같이, 활성 영역 AcAS, AcR의 소스·드레인 영역 SD에 게터링용 원소가 주입(도입)된다. 이로 인해, 본 실시 형태에서는, 이온 주입 IM1로, 소스·드레인 영역 SD에 선택적으로 게터링용 원소가 주입(도입)되게 된다.
이 이외에는, 본 실시 형태 3의 반도체 장치의 제조 공정도, 상기 실시 형태 2의 반도체 장치의 제조 공정과 거의 마찬가지이므로, 여기서는 그 반복되는 설명은 생략한다.
본 실시 형태에 있어서도, 상기 실시 형태 1, 2에서 설명한 바와 같은 효과를 얻을 수 있다. 단, n형 반도체 영역 NR(플로팅 디퓨전 FD)에, 탄소(C)와 같은 게터링용 원소를 도입하지 않고, 소스·드레인 영역 SD에 게터링용 원소를 도입함으로써, 본 실시 형태 3과 상기 실시 형태 1, 2와는, 다음과 같은 효과의 차이가 있다.
즉, 상기 실시 형태 1, 2에서 설명한 바와 같이, 포토다이오드 PD로의 오염 금속의 확산을 방지하여 암시 백색점을 방지하는 효과는, n형 반도체 영역 NR(플로팅 디퓨전 FD)에 게터링용 원소를 도입하는 것보다도, 소스·드레인 영역 SD에 게터링용 원소를 도입하는 것의 쪽이, 작아진다고 생각된다. 이로 인해, 본 실시 형태 3에서는, 소스·드레인 영역 SD에 게터링용 원소를 도입함으로써, 포토다이오드 PD로의 오염 금속의 확산을 저감시켜서 암시 백색점의 발생률을 저하시키는 효과는 얻어지지만, 그 효과는, 상기 실시 형태 2보다도 꽤 작아지고, 또한 상기 실시 형태 1보다도 약간 작아지게 된다.
또한, 본 실시 형태 3에서는, 소스·드레인 영역 SD에 게터링용 원소를 도입함으로써, 소스·드레인 영역 SD 위에 형성된 금속 실리사이드층 SC의 저항이 증대되어 버린다. 한편, 상기 실시 형태 1에서는, n형 반도체 영역 NR에 게터링용 원소를 도입함으로써, n형 반도체 영역 NR 위에 형성된 금속 실리사이드층 SC의 저항이 증대되어 버린다. 이로 인해, 게터링용 원소의 도입에 기인하여 저항이 증가해 버리는 금속 실리사이드층 SC가 존재하는 개소수는, 상기 실시 형태 1보다도 본 실시 형태 3의 쪽이 많아지고, 금속 실리사이드층 SC의 저항 증대(게터링용 원소의 도입에 기인한 저항 증대)의 영향은, 상기 실시 형태 1보다도, 본 실시 형태 3의 쪽이 커지게 된다.
이로 인해, 암시 백색점의 발생률을 가능한 한 저하시키고 싶은 경우에는, 상기 실시 형태 1이나 본 실시 형태 3보다도 상기 실시 형태 2의 쪽이 유리하다. 또한, 금속 실리사이드층 SC의 저항을 가능한 한 억제(저감)시키면서, 암시 백색점의 발생률을 효율 좋게 저하시키고 싶은 경우에는, 상기 실시 형태 2나 본 실시 형태 3보다도 상기 실시 형태 1의 쪽이 유리하다.
다음으로, 본 발명자가 행한 실험 결과를, 도 58 내지 도 60에 나타내었다.
도 58은 각 시료 1 내지 4에 대하여, 암시 백색점의 발생률을 조사한 결과를 나타내는 그래프이다. 도 58의 종축은, 암시 백색점의 발생률에 대응하고, 시료 1에 있어서의 암시 백색점의 발생률로 규격화하고 있다. 도 59는, 각 시료 1 내지 4에 대하여, 활성 영역 AcG의 반도체 기판 SB 위(즉 p형의 반도체 영역 위)에 형성된 금속 실리사이드층(SC)의 저항(시트 저항)을 나타내는 그래프이다. 도 60은, 각 시료 1 내지 4에 대하여, 소스·드레인 영역 SD 위(즉 n형의 반도체 영역 위)에 형성된 금속 실리사이드층(SC)의 저항(시트 저항)을 나타내는 그래프이다.
여기서, 도 58 내지 도 60에 도시한 시료 1은, n형 반도체 영역 NR(플로팅 디퓨전 FD)과 소스·드레인 영역 SD와 활성 영역 AcG의 반도체 기판 SB 중 어느 쪽에 대해서도, 탄소(C)와 같은 게터링용 원소를 도입하지 않는 경우에 대응하고 있으며, 제1 비교예에 상당하는 것이다. 또한, 도 58 내지 도 60에 도시된 시료 2는, n형 반도체 영역 NR(플로팅 디퓨전 FD)과 소스·드레인 영역 SD에 대해서는, 탄소(C)와 같은 게터링용 원소를 도입하고 있지 않지만, 활성 영역 AcG의 반도체 기판 SB에 대해서는, 게터링용 원소로서 탄소(C)를 도입하고 있는 경우에 대응하고 있으며, 제2 비교예에 상당하는 것이다. 또한, 도 58 내지 도 60에 도시한 시료 3은, n형 반도체 영역 NR(플로팅 디퓨전 FD)과 활성 영역 AcG의 반도체 기판 SB에 대해서는, 탄소(C)와 같은 게터링용 원소를 도입하고 있지 않지만, 소스·드레인 영역 SD에 대해서는, 게터링용 원소로서 탄소(C)를 도입하고 있는 경우에 대응하고 있으며, 실시 형태 3에 상당하는 것이다. 또한, 도 58 내지 도 60에 도시된 시료 4는 활성 영역 AcG의 반도체 기판 SB에 대해서는, 탄소(C)와 같은 게터링용 원소를 도입하고 있지 않지만, n형 반도체 영역 NR(플로팅 디퓨전 FD)과 소스·드레인 영역 SD에 대해서는, 게터링용 원소로서 탄소(C)를 도입하고 있는 경우에 대응하고 있으며, 실시 형태 2에 상당하는 것이다.
도 58의 그래프를 참조하면, 다음의 사실을 알게 되었다.
즉, 시료 1과 시료 2에서, 암시 백색점의 발생률은, 거의 변화되지 않는다. 이러한 점에서, 활성 영역 AcG의 반도체 기판 SB에 대하여 탄소(C)와 같은 게터링용 원소를 도입해도, 암시 백색점의 발생률을 저하시키는 효과는 거의 얻지 못한다는 사실을 알게 되었다. 한편, 시료 1, 2에 대하여, 시료 3은, 암시 백색점의 발생률이 유의(有意))로 저하되고, 시료 4는, 암시 백색점의 발생률이 더욱 저하되고 있다. 이러한 점에서, n형 반도체 영역 NR(플로팅 디퓨전 FD)에 대하여 탄소(C)와 같은 게터링용 원소를 도입하는 것과, 소스·드레인 영역 SD에 대하여 탄소(C)와 같은 게터링용 원소를 도입하는 것은, 어느 쪽이나, 암시 백색점의 발생률을 저하시키는 효과가 있다는 사실을 알게 되었다.
도 59 및 도 60의 그래프를 참조하면, 다음의 사실을 알게 되었다.
즉, 도 59에 도시된 바와 같이, 활성 영역 AcG의 반도체 기판 SB에 대하여 탄소(C)와 같은 게터링용 원소를 도입하고 있지 않은 시료 1, 3, 4에 비하여, 활성 영역 AcG의 반도체 기판 SB에 대하여 게터링용 원소로서 탄소(C)를 도입한 시료 2는 활성 영역 AcG의 반도체 기판 SB 위에 형성된 금속 실리사이드층(SC)의 저항이 유의로 증대하고 있다. 또한, 도 60에 도시된 바와 같이, 소스·드레인 영역 SD에 대하여 탄소(C)와 같은 게터링용 원소를 도입하고 있지 않은 시료 1, 2에 비하여, 소스·드레인 영역 SD에 대하여 게터링용 원소로서 탄소(C)를 도입한 시료 3, 4는 소스·드레인 영역 SD 위에 형성된 금속 실리사이드층(SC)의 저항이 유의로 증대하고 있다. 이것으로부터, 탄소(C)와 같은 게터링용 원소를 도입한 반도체 영역 위에 금속 실리사이드층(SC)을 형성하는 경우, 그 반도체 영역에 게터링용 원소가 함유되어 있는 것에 기인하여 형성되는 금속 실리사이드층의 저항이 커져 버린다는 사실을 알게 되었다.
이들 지견에 기초하여, 실시 형태 1 내지 3에서는, 게터링용 원소를 도입함으로써 암시 백색점의 발생률 저하를 기대할 수 있는 n형 반도체 영역 NR(플로팅 디퓨전 FD)과 소스·드레인 영역 SD에 대해서는, 한쪽 또는 양쪽에 탄소(C)와 같은 게터링용 원소를 도입함으로써, 암시 백색점의 발생률 저하를 도모하고 있다. 그리고, 게터링용 원소의 도입이 암시 백색점의 발생률에 거의 영향을 미치지 않는 활성 영역 AcG에 대해서는, 탄소(C)와 같은 게터링용 원소를 도입하지 않음으로써, 활성 영역 AcG 위에 형성된 금속 실리사이드층 SC의 저항 증대(게터링용 원소의 도입에 기인한 저항 증대)를 회피하고 있다. 이에 의해, 암시 백색점의 발생률 저하와, 금속 실리사이드층 SC의 저항 억제(저항 저감)를 양립시킬 수 있다. 따라서, 반도체 장치의 성능을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
AcAS, AcG, AcL, AcR, AcTP: 활성 영역
PD: 포토다이오드
Pg1: 플러그
TX: 전송 트랜지스터

Claims (18)

  1. 반도체 기판의 제1 주면측에 형성되고, 평면에서 볼 때 소자 분리 영역으로 각각 둘러싸인 제1 활성 영역 및 제2 활성 영역과,
    상기 제1 활성 영역에 형성된 포토다이오드와,
    상기 제1 활성 영역에 형성되고, 상기 포토다이오드에 의해 생성된 전하를 전송하기 위한 전송용 트랜지스터
    를 포함하는 화소를 구비한 반도체 장치로서,
    상기 반도체 기판에, 상기 제1 활성 영역 및 상기 제2 활성 영역을 평면에서 볼 때 내포하도록 p형 반도체 영역이 형성되고,
    상기 제2 활성 영역의 상기 p형 반도체 영역 위에, 상기 p형 반도체 영역에 전기적으로 접속된, 접지 전위 공급용 콘택트부가 형성되어 있으며,
    상기 포토다이오드는, 상기 제1 활성 영역의 상기 p형 반도체 영역 내에 형성된 제1 n형 반도체 영역을 갖고,
    상기 전송용 트랜지스터는, 상기 제1 활성 영역의 상기 p형 반도체 영역 내에 형성된 드레인용 제2 n형 반도체 영역을 갖고,
    상기 제1 n형 반도체 영역은, 상기 전송용 트랜지스터의 소스 영역으로서도 기능하며,
    상기 제2 n형 반도체 영역에는, 게터링용 원소가 도입되어 있지만, 상기 제2 활성 영역의 상기 p형 반도체 영역에는, 상기 게터링용 원소는 도입되어 있지 않은, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 활성 영역의 상기 p형 반도체 영역 위에 제1 금속 실리사이드층이 형성되고,
    상기 제1 금속 실리사이드층 위에 상기 콘택트부가 형성되어 있으며,
    상기 콘택트부는, 상기 제1 금속 실리사이드층을 통하여 상기 p형 반도체 영역에 전기적으로 접속되어 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 게터링용 원소는 탄소인, 반도체 장치.
  4. 제1항에 있어서,
    평면에서 볼 때, 상기 제1 n형 반도체 영역과 상기 제2 n형 반도체 영역의 사이에는, 상기 소자 분리 영역은 개재되어 있지 않은, 반도체 장치.
  5. 제1항에 있어서,
    상기 화소는,
    상기 반도체 기판의 상기 제1 주면측에 형성되고, 평면에서 볼 때 상기 소자 분리 영역으로 둘러싸인 제3 활성 영역과,
    상기 제3 활성 영역에 형성된 화소용 트랜지스터
    를 더 갖고,
    상기 p형 반도체 영역은, 상기 반도체 기판에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제3 활성 영역을 평면에서 볼 때 내포하도록 형성되어 있으며,
    상기 화소용 트랜지스터는, 상기 제3 활성 영역의 상기 p형 반도체 영역 내에 형성된 소스 또는 드레인용 제3 n형 반도체 영역을 갖고,
    상기 제3 n형 반도체 영역에는, 상기 게터링용 원소는 도입되어 있지 않은, 반도체 장치.
  6. 제5항에 있어서,
    상기 제3 n형 반도체 영역 위에는, 제2 금속 실리사이드층이 형성되어 있는, 반도체 장치.
  7. 제1항에 있어서,
    상기 화소는,
    상기 반도체 기판의 상기 제1 주면측에 형성되고, 평면에서 볼 때 상기 소자 분리 영역으로 둘러싸인 제3 활성 영역과,
    상기 제3 활성 영역에 형성된 화소용 트랜지스터
    를 더 갖고,
    상기 p형 반도체 영역은, 상기 반도체 기판에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제3 활성 영역을 평면에서 볼 때 내포하도록 형성되어 있으며,
    상기 화소용 트랜지스터는, 상기 제3 활성 영역의 상기 p형 반도체 영역 내에 형성된 소스 또는 드레인용 제3 n형 반도체 영역을 갖고,
    상기 제3 n형 반도체 영역에도, 상기 게터링용 원소가 도입되어 있는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제3 n형 반도체 영역 위에는, 제2 금속 실리사이드층이 형성되어 있는, 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 n형 반도체 영역에는, 상기 게터링용 원소는 도입되어 있지 않은, 반도체 장치.
  10. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 주면에는, 상기 화소가 복수, 어레이 형상으로 배열되어 있는, 반도체 장치.
  11. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 주면 위에, 층간 절연막이 형성되어 있으며,
    상기 콘택트부는, 상기 층간 절연막에 매립된 도전성 플러그인, 반도체 장치.
  12. 반도체 기판의 제1 주면측에 형성되고, 평면에서 볼 때 소자 분리 영역으로 각각 둘러싸인 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역과,
    상기 제1 활성 영역에 형성된 포토다이오드와,
    상기 제1 활성 영역에 형성되고, 상기 포토다이오드에 의해 생성된 전하를 전송하기 위한 전송용 트랜지스터와,
    상기 제3 활성 영역에 형성된 화소용 트랜지스터
    를 포함하는 화소를 구비한 반도체 장치로서,
    상기 반도체 기판에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제3 활성 영역을 평면에서 볼 때 내포하도록 p형 반도체 영역이 형성되고,
    상기 제2 활성 영역의 상기 p형 반도체 영역 위에, 상기 p형 반도체 영역에 전기적으로 접속된, 접지 전위 공급용 콘택트부가 형성되어 있으며,
    상기 포토다이오드는, 상기 제1 활성 영역의 상기 p형 반도체 영역 내에 형성된 제1 n형 반도체 영역을 갖고,
    상기 전송용 트랜지스터는, 상기 제1 활성 영역의 상기 p형 반도체 영역 내에 형성된 드레인용 제2 n형 반도체 영역을 갖고,
    상기 화소용 트랜지스터는, 상기 제3 활성 영역의 상기 p형 반도체 영역 내에 형성된 소스 또는 드레인용 제3 n형 반도체 영역을 갖고,
    상기 제1 n형 반도체 영역은, 상기 전송용 트랜지스터의 소스 영역으로서도 기능하고,
    상기 제3 n형 반도체 영역에는, 게터링용 원소가 도입되어 있지만, 상기 제2 활성 영역의 상기 p형 반도체 영역에는, 상기 게터링용 원소는 도입되어 있지 않은, 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 활성 영역의 상기 p형 반도체 영역 위에 제1 금속 실리사이드층이 형성되고,
    상기 제1 금속 실리사이드층 위에 상기 콘택트부가 형성되어 있으며,
    상기 콘택트부는, 상기 제1 금속 실리사이드층을 통하여 상기 p형 반도체 영역에 전기적으로 접속되어 있는, 반도체 장치.
  14. 제12항에 있어서,
    상기 게터링용 원소는 탄소인, 반도체 장치.
  15. 제12항에 있어서,
    상기 제2 n형 반도체 영역에도, 상기 게터링용 원소가 도입되어 있는, 반도체 장치.
  16. 제12항에 있어서,
    상기 제2 n형 반도체 영역에는, 상기 게터링용 원소는 도입되어 있지 않은, 반도체 장치.
  17. 제12항에 있어서,
    상기 제3 n형 반도체 영역 위에는, 제2 금속 실리사이드층이 형성되어 있는, 반도체 장치.
  18. 제12항에 있어서,
    상기 제1 n형 반도체 영역에는, 상기 게터링용 원소는 도입되어 있지 않은, 반도체 장치.
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