JP2007165450A

JP2007165450A - 固体撮像素子

Info

Publication number: JP2007165450A
Application number: JP2005357659A
Authority: JP
Inventors: Tadao Isogai; 忠男磯貝
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2005-12-12
Filing date: 2005-12-12
Publication date: 2007-06-28

Abstract

【課題】
従来の固体撮像素子は、ゲッタリング層の形成によって暗電流を抑圧することはできるが、隣接する画素間のクロストークが大きくなってしまうという課題があった。
【解決手段】
入射光に応じた量の電荷を生成及び蓄積する光電変換部と、前記光電変換部に蓄積された電荷が転送される電荷検出領域を含むと共に前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部とを備えた画素が半導体基板に複数形成された固体撮像素子において、前記光電変換部の電荷蓄積領域を第一の第１導電型半導体層で構成し、互いに隣接する画素間を電気的に分離する分離領域を第２導電型半導体層で構成し、前記分離領域内に高濃度の第二の第１導電型半導体層でゲッタリング層を構成することを特徴とする。
【選択図】図１

Description

本発明は、ゲッタリング技術を用いて暗電流を低減する固体撮像素子に関する。

固体撮像素子はいくつかの種類に分類される。例えば、ＣＣＤ（Ｃharge Ｃoupled Ｄevice）型固体撮像素子やＣＭＯＳ（Ｃomplementary Ｍetal-Ｏxide Ｓemiconductor）型固体撮像素子がよく知られており、いずれもフォトダイオードなどからなる光電変換部を有しているが、電気信号の取り出し方が異なる。ＣＣＤ型固体撮像素子はフォトダイオードで光を電荷に変換し、その電荷を順次横に並んだ転送部によってバケツリレー方式で転送する。ＣＭＯＳ型固体撮像素子は電荷を転送せず、すぐに電圧に変換して読み出す。ＣＭＯＳ型は電圧変換時に増幅するので増幅型とも呼ばれており、低消費電力等の点でＣＣＤ型よりも優れている。

このような増幅型固体撮像素子は、各画素の光電変換部で蓄積された信号電荷を、各画素内に形成された増幅用トランジスタの制御電極に導き、増幅された画素信号を主電極から出力する構成になっている。また、増幅用トランジスタとして、ＭＯＳトランジスタや接合型電界効果トランジスタ（ＪＦＥＴ）などが用いられている。
一方、固体撮像素子の製造工程では、半導体基板上のウェル中に、画素の要部となる不純物拡散領域や、画素間を電気的に分離するシャロートレンチなどが形成される。ところが、製造工程中に洗浄やエッチングなどを行うため、半導体ウェハ内に若干の金属不純物が混入してしまう。ここで混入される金属不純物は、意図的に導入されるＮ型またはＰ型不純物とは異なるものであり、エピタキシャル成長時の材料ガス中の金属や、プロセス装置（ガス配管など）に使用される金属などである。

特に、金属不純物の中でも、鉄，銅，ニッケルなどは、シリコンのバンドギャップに深い不純物準位を形成する。この部分がキャリア発生源となるため、画素領域内の金属不純物で汚染された部分では、デバイスの接合リーク電流（暗電流）が増加し、固体撮像素子から読み出される画像信号のＳ／Ｎ比を劣化させる原因となる。また、局所的に暗電流が大きい画素では、白点となって現れることもある。

このような金属不純物による暗電流を低減させる従来技術として、ゲッタリング技術が知られている。ゲッタリング技術は、汚染物質を活性領域から取り除く技術で、半導体ウェハの裏面やウェルの下方などにゲッタリング層を形成し、ウェハ内の汚染物質をゲッタリング層によって捕捉することにより、半導体デバイスを金属不純物などの汚染から保護することができる。つまり、ゲッタリング技術は、固体撮像素子の性能を高める上で非常に重要な技術である。

従来、ゲッタリング層を形成する方法として、例えば、特許文献１では、フォトダイオードなど光電変換する素子の分離領域に、その分離領域と同一の不純物を高濃度でイオン注入するか、シリコンをイオン注入することによって、ゲッタリング層を形成する方法が開示されている。また、特許文献２ではウェハ周辺部やスクライブ領域あるいは選択酸化膜下にゲッタリング層を形成する技術が開示されている。
特開平５−１１００５３特開平７−２６３４５２

ところが、半導体ウェハの裏面やウェルの下方にゲッタリング層を形成する従来の方法では、ゲッタリング層と画素領域との間隔が大きいため、画素領域においてゲッタリング能力が不足しやすかった。特に、固体撮像素子の微細化に伴って、プロセスが低温化すると、ゲッタリング能力が全般に低下するため、画素領域に対する汚染物質の除去効果が不十分になり易いという課題があった。

また、特許文献２に開示された従来技術による固体撮像素子では、ゲッタリング効果が充分ではなく、暗電流の抑圧効果が小さいという課題があった。さらに、特許文献１に開示された従来技術による固体撮像素子では、ゲッタリング層による暗電流の抑圧効果は大きいが、隣接するフォトダイオード間のクロストークが大きくなってしまうという課題があった。

上記課題を鑑み、本発明の目的は、ゲッタリング能力を損なわずに、暗電流の抑圧効果が大きく、且つ隣接するフォトダイオード間のクロストークが小さい固体撮像素子を提供することである。

本発明の固体撮像素子は、入射光に応じた量の電荷を生成及び蓄積する光電変換部と、前記光電変換部に蓄積された電荷が転送される電荷検出領域を含むと共に前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部とを備えた画素が半導体基板に複数形成された固体撮像素子において、前記光電変換部は第１導電型半導体層による電荷蓄積領域を有し、前記光電変換部を電気的に分離する第２導電型半導体層による分離領域が配置され、前記分離領域内には高濃度の第１導電型半導体層によるゲッタリング層が設けられたことを特徴とする。

特に、前記第１導電型半導体層はｐ型半導体層で、前記第２導電型半導体層はｎ型半導体層で、前記ゲッタリング層は高濃度のボロン元素を含むｐ型半導体層で、それぞれ構成され、前記電荷蓄積領域は前記ｎ型半導体層の表面近傍に形成されたことを特徴とする。
さらに、前記ボロン元素を１ｃｍ²当り５×１０¹⁵以上のイオン注入量で前記ｐ型半導体を形成したことを特徴とする。

また、互いに隣接する画素のそれぞれの光電変換部に挟まれた前記分離領域内に前記ゲッタリング層を形成したことを特徴とする。
特に、前記半導体基板の上面を基準とした垂直方向の高さにおいて、前記ゲッタリング層の下面が前記電荷蓄積領域の下面よりも低くなるように形成したことを特徴とする。
また、前記電荷検出領域に転送された電荷を排出するリセットトランジスタを備え、前記ゲッタリング層が前記リセットトランジスタのドレイン部を兼用することを特徴とする。

或いは、前記リセットトランジスタのリセットゲートと、該リセットゲートにリセット信号を送るリセットゲート配線とを、同一部材によって単位画素間にわたって連続して形成したことを特徴とする。

本発明の固体撮像素子は、隣接する画素間の分離領域にゲッタリング層が形成されているため、従来技術のようにウェハ周辺部やスクライブ領域にゲッタリング層を形成した場合に比べて、フォトダイオードとゲッタリング層との距離が近いので、ゲッタリング効果が強く、暗電流の抑圧効果を大きくすることができる。特に、隣接するフォトダイオード間の分離領域に高濃度のボロンを含むゲッタリング層を形成することによって、暗電流の抑圧効果をより大きくすることができる。

また、分離領域内に分離領域と反対の導電型でフォトダイオードと同一の導電型のゲッタリング層を形成することによって、隣接する画素間のクロストークを少なくすることができる。つまり、画素間で発生した信号電荷をゲッタリング層が吸収するので、隣接画素への漏れを抑圧することができる。
さらに、半導体基板の上面を基準とした垂直方向の高さにおいて、フォトダイオードの下面よりもゲッタリング層の下面の方が低くなるように形成することによって、ゲッタリング層が障壁となり、隣接画素への信号の漏れをより一層抑えることができ、クロストークの少ない固体撮像素子を実現することが可能となる。

（第１の実施形態）
以下、本発明の固体撮像素子の第１の実施形態について、図１を用いて詳しく説明する。図１は、本発明による第１の実施形態の固体撮像素子における単位画素の平面図である。図１において、１０１ａは単位画素、１０２は入射光に応じて信号電荷を生成して蓄積するフォトダイオード、１０３は信号電荷を増幅するＪＦＥＴ、１０４はフォトダイオード１０２からＪＦＥＴ１０３に信号電荷を転送する転送ゲート、１０５はフォトダイオード１０２の暗電流を抑圧するゲッタリング層とリセットドレインの機能を兼ね備えたゲッタリング層兼リセットドレイン層、１０６はＪＦＥＴ１０３を制御するリセットゲート、１０７は垂直信号線、１０８はリセットゲート配線、１０９は転送ゲート配線、１１０は電圧を供給するリセットドレイン配線、Ｘ１とＸ２,Ｘ３とＸ４およびＹ１とＹ２は断面位置をそれぞれ示している。ここで、ゲッタリング層兼リセットドレイン層１０５は、隣接する単位画素のフォトダイオードとの間にストライプ状に形成されている。

図２は、単位画素の等価回路図である。図２において、７０１は転送用トランジスタ、７０２はリセット用トランジスタ、ＶＤは電源、ＶＧは接地を示し、図１と同符号のものは同じものを示す。フォトダイオード１０２で受光した光が電荷に変換され、転送用トランジスタ７０１の転送ゲート１０４に転送ゲート配線１０９から駆動信号が入力されると、フォトダイオード１０２に蓄積された電荷はＪＦＥＴ１０３のゲートに転送され、ＪＦＥＴ１０３で増幅されて垂直信号線１０７に出力される。また、リセット用トランジスタ７０２は、リセットゲート１０６にリセットゲート配線１０８から駆動信号が入力されると、ＪＦＥＴ１０３のゲートに蓄積されている電荷をＶＧに接地し、次の転送信号に影響を与えないように電荷を除去する。

次に、固体撮像素子全体の構成について、図３を用いて説明する。図３は、本発明の固体撮像素子を上方から見た時の様子を示す平面図で、５００は固体撮像素子、５０１は単位画素の区切りを示すブロック線、５０２は単位画素がマトリクス状に配置された撮像部、５０３はフォトダイオードなど画素を構成する半導体素子、５０４は水平走査回路、５０５は画像信号の読み出し回路、５０６は垂直走査回路、５０７は画素アンプに定電流を供給する電流源回路、５０８は列アンプ、５０９は出力アンプ、１０１ａは１ブロックの単位画素をそれぞれ示している。尚、図１と同符号のものは同じものなので説明を省略する。ここで、先に説明した図１は単位画素１０１ａを中心に抜き出した平面図で、図３（ｂ）に示すように、単位画素１０１ａの周辺には、単位画素１０１ｂ，１０１ｃ，１０１ｄおよび１０１ｅが配置されている。

図３（ａ）において、各単位画素のフォトダイオードなど半導体素子５０３が出力する電気信号を垂直走査回路５０６が出力する駆動信号によって読み出し、列アンプ５０８を介して読み出し回路５０５に出力する。さらに、水平走査回路５０４が出力する駆動信号によって、読み出し回路５０５に出力された各単位画素の電気信号を出力アンプ５０９を介して出力する。

さて、図１において、断面位置（Ｘ１−Ｘ２）で切断した時の断面図を図４に示す。図４は図３（ｂ）の単位画素１０１ａのフォトダイオード１０２を含む部分で切断した断面図で、Ｘ１側には単位画素１０１ｂが、Ｘ２側には単位画素１０１ｃがそれぞれ配置されており、図３の各単位画素において同様の断面図が繰り返される。図４において、２０１は高濃度のｎ＋＋型半導体基板、２０２はｎ＋＋型半導体基板２０１の上に分離領域を形成するｎ型半導体層、２０３は絶縁膜、２０４は各層の下面の高さの差をそれぞれ示している。中央部分にはフォトダイオード１０２が形成され、その周りをｎ型半導体層２０２で囲まれている。また、ｐ型のゲッタリング層兼リセットドレイン層１０５は、単位画素１０１ａと単位画素１０１ｂの境界部分、および単位画素１０１ａと単位画素１０１ｃの境界部分にそれぞれ形成されている。

図４において、フォトダイオード１０２はｐ型の電荷蓄積領域と表面に空乏化防止のｎ型層を備えた埋込フォトダイオードで、ゲッタリング層兼リセットドレイン層１０５はｎ型半導体層２０２内に設けられた高濃度のｐ＋＋型半導体層で構成され、ボロン元素を高いドーズ量（５×１０¹⁵／ｃｍ²以上）でイオン注入して形成されている。また、ｎ＋＋型半導体基板２０１とｎ型半導体層２０２と境界面、つまり、ｎ＋＋型半導体基板２０１上面を基準として、ゲッタリング層兼リセットドレイン層１０５の下面は、フォトダイオード１０２のｐ型電荷蓄積層の下面よりも差２０４だけ低く形成されている。

次に、図１において、断面位置（Ｘ３−Ｘ４）で切断した時の断面図を図５に示す。図５は図３（ｂ）の単位画素１０１ａのＪＦＥＴ１０３を含む部分で切断した断面図で、図４に示した断面図とは平行で異なる場所での断面図である。図５において、中央部分にＪＦＥＴ１０３を構成するｎ型やｐ型などからなる半導体領域があり、その周りはｎ型半導体層２０２で囲まれている。また、ｐ型のゲッタリング層兼リセットドレイン層１０５は、単位画素１０１ａと単位画素１０１ｂの境界部分、および単位画素１０１ａと単位画素１０１ｃの境界部分にそれぞれ形成されている。

図５において、ＪＦＥＴ１０３は、ｎ型チャネル１０３ａとｐ型ゲート領域１０３ｂとを有している。リセットゲート１０６は絶縁膜２０３を介してＪＦＥＴ１０３とゲッタリング層兼リセットドレイン層１０５との間に設けられ、リセットゲート１０６に入力されるパルス電圧に応じてＪＦＥＴ１０３のｐ型ゲートとｐ＋＋型ゲッタリング層兼リセットドレイン層１０５とを電気的にＯＮ／ＯＦＦする。つまり、ｐ＋＋型半導体層で構成されるゲッタリング層兼リセットドレイン層１０５は、ゲッタリング層としての機能とＪＦＥＴ１０３をリセットするリセットドレインとしての機能とを合わせ持っている。

次に、図１において、断面位置（Ｙ１−Ｙ２）で切断した時の断面図を図６に示す。図６は、単位画素１０１ａを中心に、Ｙ１側には単位画素１０１ｅが、Ｙ２側には単位画素１０１ｄがそれぞれ配置されており、図３に示す各単位画素の同方向に、同様の断面図が繰り返される。図６において、単位画素１０１ａのＹ１側にはフォトダイオード１０２が形成され、Ｙ２側にはＪＦＥＴ１０３を構成するｎ型やｐ型などからなる半導体領域が形成されている。単位画素１０１ａと単位画素１０１ｅの境界部分、および単位画素１０１ａと単位画素１０１ｄの境界部分には、図４および図５とは異なり、ゲッタリング層は形成されていない。尚、図４，図５および図６の断面図において、説明に必要のない金属配線やコンタクトおよび遮光膜などは省略されている。

図６において、転送ゲート１０４は、フォトダイオード１０２とＪＦＥＴ１０３との間に、絶縁膜２０３を介して形成され、転送ゲート配線１０９から入力されるパルス電圧によってフォトダイオード１０２からＪＦＥＴ１０３に信号電荷を転送する。
本実施形態の固体撮像素子は、隣接する単位画素のそれぞれのフォトダイオード１０２間にゲッタリング層兼リセットドレイン層１０５が形成されているため、ゲッタリング効果が大きく、且つ、暗電流を小さくできる。また、ゲッタリング層兼リセットドレイン層１０５は、ゲッタリング層として高濃度のボロン含むｐ＋＋層として形成されているため、リンや砒素など他の元素に比べてゲッタリング能力が高く、より一層、暗電流を小さくすることができる。

また、本実施形態の固体撮像素子は、単位画素１０１ａに隣接する単位画素１０１ｂや単位画素１０１ｃのそれぞれのフォトダイオード１０２のｎ型半導体層２０２からなる分離領域内には、フォトダイオード１０２と同一導電型のゲッタリング層兼リセットドレイン層１０５を形成しているためクロストークを低く抑えることができる。これは、ゲッタリング層兼リセットドレイン層１０５によって、相隣接する単位画素のフォトダイオード１０２間で発生した信号電荷を吸収し、隣接画素への漏れ込みが減少するためである。また、ｎ＋＋型半導体基板２０１上面を基準として、ゲッタリング層兼リセットドレイン層１０５の下面は、フォトダイオード１０２のｐ型電荷蓄積層の下面よりも差２０４だけ低く形成されているので、クロストークも減少することができる。

特に、本実施形態の固体撮像素子のゲッタリング層兼リセットドレイン層１０５は、ゲッタリング層としての機能と、リセット用トランジスタのリセットドレインとしての機能とを兼用しているので、ゲッタリング層とリセットドレインとを別々に形成した場合に比べてサイズを小さくすることができる。従って、フォトダイオードの開口率を広くしたり、画素の集積度を向上させることが可能になる。

（第２の実施形態）
次に、本発明の固体撮像素子の第２の実施形態について、図７を用いて説明する。図７は、固体撮像素子の単位画素を示した平面図である。第１の実施形態とはゲッタリング層の位置や形状が異なるが、固体撮像素子自体の構成および単位画素の回路図は、第１の実施形態で説明した図３および図２と同じなので、ここでの説明は省略する。

ここで、第２の実施形態と図１の第１の実施形態との相違点について説明する。図７において、リセットゲート配線８０１がリセットゲート１０６と同一の部材によって単位画素間に連続して構成され、リセットゲート１０６の部分で一体化されている。また、第１の実施形態における転送ゲート配線１０９と転送ゲート１０４とが兼用された転送ゲート兼配線８０２として、単位画素間に連続して構成されている。

さらに、第１の実施形態と異なるのは、ゲッタリング層兼リセットドレイン層１０５が、図７に示すように、１０５ａと１０５ｂとに分割して２ヶ所に形成され、１０５ａはゲッタリング層として、１０５ｂはゲッタリング層兼リセットドレイン層として機能するようになっている。また、これらのゲッタリング層１０５ａとゲッタリング層兼リセットドレイン層１０５ｂとは、これらよりも濃度の低いｐ型半導体層６０１で接続され、ｐ型半導体層６０１は単位画素間に連続して形成されている。

さて、図７において、断面位置（Ｘ５−Ｘ６）で切断した時の断面図を図８に示す。図８は図３（ｂ）の単位画素１０１ａのフォトダイオード１０２を含む部分で切断した断面図で、Ｘ５側には単位画素１０１ｂが、Ｘ６側には単位画素１０１ｃがそれぞれ配置されており、図３に示す各単位画素において、同様の断面図が繰り返される。また、図８において、図７および第１の実施形態の各図で用いたものと同一の符号は同じものを示している。

第２の実施形態が第１の実施形態の図４と異なるのは、ゲッタリング層１０５ａと分離領域を形成するｎ型半導体層２０２との間にｐ型半導体層６０１が形成されていることであるが、第１の実施形態と同じようにゲッタリング層１０５ａは、隣接する単位画素のフォトダイオード１０２間に形成されているため、ゲッタリング効果が大きく、且つ、暗電流を小さくできる。また、ゲッタリング層１０５ａも、第１の実施形態と同様に、ボロン元素を高いドーズ量（５×１０¹⁵／ｃｍ²以上）でイオン注入して、高濃度のボロン含むｐ＋＋層として形成されているため、リンや砒素など他の元素の場合と比べてゲッタリング能力が高く、より一層、暗電流を小さくすることができる。さらに、単位画素１０１ａに隣接する単位画素１０１ｂや単位画素１０１ｃのそれぞれの分離領域内には、フォトダイオード１０２と同一導電型のゲッタリング層１０５ａが形成されているため、相隣接するフォトダイオード１０２間で発生した信号電荷を吸収し、クロストークを抑えることができる。また、ｎ＋＋型半導体基板２０１上面を基準として、ゲッタリング層兼リセットドレイン層１０５ｂの下面は、フォトダイオード１０２のｐ型電荷蓄積層の下面よりも差６０２だけ低く形成しているので、クロストークを減少することができる点についても、第１の実施形態と変わらない。

次に、図７において、断面位置（Ｘ７−Ｘ８）で切断した時の断面図を図９に示す。図９は図３（ｂ）の単位画素１０１ａのＪＦＥＴ１０３を含む部分で切断した断面図で、Ｘ７側には単位画素１０１ｂが、Ｘ８側には単位画素１０１ｃがそれぞれ配置されており、図３に示す各単位画素において、同様の断面図が繰り返される。また、図９において、図７および第１の実施形態の各図で用いたものと同一の符号は同じものを示している。第１の実施形態の図５と異なるのは、ゲッタリング層兼リセットドレイン層１０５ｂと分離領域を形成するｎ型半導体層２０２との間にｐ型半導体層６０１が形成されていることである。

図９において、第１の実施形態と同様に、ＪＦＥＴ１０３は、ｎ型チャネル１０３ａとｐ型ゲート領域１０３ｂとを有する。また、リセットゲート１０６は絶縁膜２０３を介してＪＦＥＴ１０３とゲッタリング層兼リセットドレイン層１０５ｂとの間に設けられており、リセットゲート１０６に入力されるパルス電圧に応じてＪＦＥＴ１０３のｐ型ゲートとｐ＋＋型ゲッタリング層兼リセットドレイン層１０５ｂとを電気的にＯＮ／ＯＦＦする。従って、ｐ＋＋型半導体層で構成されるゲッタリング層兼リセットドレイン層１０５ｂは、ゲッタリング層としての機能とＪＦＥＴ１０３をリセットするリセットドレインとしての機能とを合わせ持っている。

次に、図７において、断面位置（Ｙ３−Ｙ４）で切断した時の断面図を図１０に示す。図１０は、単位画素１０１ａを中心に、Ｙ３側には単位画素１０１ｅが、Ｙ４側には単位画素１０１ｄがそれぞれ配置されており、図３に示す各単位画素の同方向には同様の断面図が繰り返される。図１０において、第１の実施形態による図６と異なるのは、絶縁層２０３にリセットゲート配線８０１が形成されていることと、第１の実施形態の図６の転送ゲート１０４部分が、転送ゲート配線１０９と転送ゲート１０４とが兼用された転送ゲート兼配線８０２として形成されていることである。

このように第２の実施形態では、リセットゲート配線８０１がリセットゲート１０６と同一の部材によって単位画素間に連続して構成されているので、リセットゲート１０６とリセットゲート配線８０１とを別々の工程で製造する必要がなくなる。同様に、転送ゲート兼配線８０２は、転送ゲート配線１０９と転送ゲート１０４との機能を兼用しているので、１回の製造工程で転送ゲート配線１０９と転送ゲート１０４とを同時に形成することができる。しかも、一体化して形成できるので、配線構造が簡単になり、且つ、配線とゲートとの間にコンタクトを設ける必要がなくなるので、製造時の歩留まりを向上することができる。

本発明の第１の実施形態による固体撮像素子の単位画素の平面図である。本発明の固体撮像素子の単位画素の回路図である。固体撮像素子の全体構成を示すブロック図である。図１の（Ｘ１−Ｘ２）切断位置での断面図である。図１の（Ｘ３−Ｘ４）切断位置での断面図である。図１の（Ｙｌ−Ｙ２）切断位置での断面図である。本発明の第２の実施形態による固体撮像素子の単位画素の平面図である。図７の（Ｘ５−Ｘ６）切断位置での断面図である。図７の（Ｘ７−Ｘ８）切断位置での断面図である。図７の（Ｙ３−Ｙ４）切断位置での断面図である。

符号の説明

１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０１ｅ・・・単位画素
１０２・・・フォトダイオード１０３・・・ＪＦＥＴ
１０４・・・転送ゲート
１０５・・・ゲッタリング層兼リセットドレイン層
１０６・・・リセットゲート１０９・・・転送ゲート配線
２０１・・・半導体基板２０２・・・ｎ型半導体層
２０３・・・絶縁膜５０２・・・撮像部
５０４・・・水平走査回路５０６・・・垂直走査回路
８０１・・・リセットゲート配線８０２・・・転送ゲート兼配線

Claims

入射光に応じた量の電荷を生成及び蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が転送される電荷検出領域を含むと共に前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部と
を備えた画素が半導体基板に複数形成された固体撮像素子において、
前記光電変換部は第１導電型半導体層による電荷蓄積領域を有し、
前記光電変換部を電気的に分離する第２導電型半導体層による分離領域が配置され、
前記分離領域内には高濃度の第１導電型半導体層によるゲッタリング層が設けられたことを特徴とする固体撮像素子。
請求項１記載の固体撮像素子において、
前記第１導電型半導体層はｐ型半導体層で、前記第２導電型半導体層はｎ型半導体層で、前記ゲッタリング層は高濃度のボロン元素を含むｐ型半導体層で、それぞれ構成され、
前記電荷蓄積領域は前記ｎ型半導体層の表面近傍に形成されたことを特徴とする固体撮像素子。
請求項２記載の固体撮像素子において、
前記ボロン元素を１ｃｍ²当り５×１０¹⁵以上のイオン注入量で前記ｐ型半導体を形成したことを特徴とする固体撮像素子。
請求項１記載の固体撮像素子において、
互いに隣接する画素のそれぞれの光電変換部に挟まれた前記分離領域内に前記ゲッタリング層を形成したことを特徴とする固体撮像素子。
請求項４記載の固体撮像素子において、
前記半導体基板の上面を基準とした垂直方向の高さにおいて、前記ゲッタリング層の下面が前記電荷蓄積領域の下面よりも低くなるように形成したことを特徴とする固体撮像素子。
請求項１乃至５のいずれか一項に記載の固体撮像素子において、
前記電荷検出領域に転送された電荷を排出するリセットトランジスタを備え、
前記ゲッタリング層が前記リセットトランジスタのドレイン部を兼用することを特徴とする固体撮像素子。
請求項６記載の固体撮像素子において、
前記リセットトランジスタのリセットゲートと、該リセットゲートにリセット信号を送るリセットゲート配線とを、同一部材によって単位画素間にわたって連続して形成したことを特徴とする固体撮像素子。