JP2015109342A - 撮像装置の製造方法 - Google Patents

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Abstract

【課題】 画素回路部と周辺回路部とで絶縁体の高低差を低減する。
【解決手段】 第一絶縁体膜の第一半導体領域の上に位置する第一部分を残存させつつ、第一絶縁体膜の第二半導体領域の上に位置する部分と、第一絶縁体膜の第三半導体領域の上に位置する部分と、を除去し、第二絶縁体膜の第三半導体領域の上に位置する第二部分を残存させつつ、第二絶縁体膜の第一半導体領域の上に位置する部分と、第二絶縁体膜の第二半導体領域の上に位置する部分とを除去し、第一部分と、第二半導体領域と、第二部分と、を覆う金属膜と第二半導体領域とを反応させて金属化合物層を形成する。
【選択図】 図４

Description

本発明は撮像装置の製造方法に関する。
撮像装置において、ＭＯＳトランジスタのソース・ドレイン及び／又はゲート電極の抵抗を低減させるために、これらに金属化合物層を形成する技術が知られている。
特許文献１には、光電変換部を覆う保護層を形成して、金属化合物層を形成することが記載されている。
特開２０１３−１４５８５３号公報
特許文献１では、画素領域（画素回路部）においては、保護層とその下層の絶縁層が重なっている。一方、周辺回路領域（周辺回路部）においては保護層と絶縁層は除去されている。そのため、画素領域と周辺回路領域とで高低差が生じる。この高低差による影響は、高低差を生じさせる絶縁層や保護層を、画素領域から周辺回路領域に渡って覆う絶縁体膜に平坦化処理を施しても解消することが困難である。
そしてこの高低差による影響として絶縁体膜の上面に生じる凹凸は、絶縁体膜の上に形成される配線などの部材の形成不良を生じ、製造歩留まりを低下させる要因となる可能性がある。そこで本発明は、画素回路部と周辺回路部との高低差を低減することを目的とする。
上記課題を解決するための第１の手段は、画素回路部と周辺回路部とを備える撮像装置の製造方法であって、前記画素回路部に位置する第一半導体領域と、前記周辺回路部に位置する第二半導体領域と、前記画素回路部および周辺回路部の少なくとも一方に位置する第三半導体領域とを覆う第一絶縁体膜を形成し、前記第一絶縁体膜の前記第一半導体領域の上に位置する第一部分を残存させつつ、前記第一絶縁体膜の前記第二半導体領域の上に位置する部分と、前記第一絶縁体膜の前記第三半導体領域の上に位置する部分とを除去し、前記第一半導体領域と、前記第二半導体領域と、前記第三半導体領域と、を覆う第二絶縁体膜を形成し、前記第二絶縁体膜の前記第三半導体領域の上に位置する第二部分を残存させつつ、前記第二絶縁体膜の前記第一部分の上に位置する部分と、前記第二絶縁体膜の前記第二半導体領域の上に位置する部分とを除去し、前記第一部分と、前記第二半導体領域と、前記第二部分とを覆う金属膜を形成し、前記金属膜と前記第二半導体領域とを反応させて金属化合物層を形成し、前記第一部分と、前記金属化合物層と、前記第二部分とを覆う第三絶縁体膜を形成し、前記第三絶縁体膜を貫通して前記金属化合物層に接触する導電体部材を形成することを特徴とする。
上記課題を解決するための第２の手段は、画素回路部および周辺回路部を備える撮像装置の製造方法であって、画素回路部に位置する第一ポリシリコン部材と、前記周辺回路部に位置する第二ポリシリコン部材と、前記画素回路部および周辺回路部の少なくとも一方に位置する半導体領域と、を覆う第一絶縁体膜を形成し、前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する部分を残存させつつ、前記第一絶縁体膜の前記第二ポリシリコン部材の上に位置する部分と、前記第一絶縁体膜の前記半導体領域の上に位置する部分と、を除去し、前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材と、前記半導体領域と、を覆う第二絶縁体膜を形成し、前記第二絶縁体膜の前記半導体領域の上に位置する部分を残存させつつ、前記第二絶縁体膜の前記第一ポリシリコン部材の上に位置する部分と、前記第二ポリシリコン部材の上に位置する部分とを除去し、前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材と、前記半導体領域の上に位置する前記部分と、を覆う金属膜を形成し、
前記金属膜と前記第二ポリシリコン部材とを反応させて金属化合物層を形成した後、前記金属膜の前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分を除去することを特徴とする撮像装置の製造方法。
上記課題を解決するための第３の手段は、画素回路部および周辺回路部を備える撮像装置の製造方法であって、画素回路部に位置する第一ポリシリコン部材と、前記周辺回路部に位置する第二ポリシリコン部材と、前記画素回路部および周辺回路部の少なくとも一方に位置する第三ポリシリコン部材と、を覆う第一絶縁体膜を形成し、前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する部分を残存させつつ、前記第一絶縁体膜の前記第二ポリシリコン部材の上に位置する部分と、前記第一絶縁体膜の前記第三ポリシリコン部材の上に位置する部分と、を除去し、前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材と、前記第三ポリシリコン部材と、を覆う第二絶縁体膜を形成し、前記第二絶縁体膜の前記第三ポリシリコン部材の上に位置する部分を残存させつつ、前記第二絶縁体膜の前記第一ポリシリコン部材の上に位置する部分と、前記第二ポリシリコン部材の上に位置する部分とを除去し、前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材と、前記第三ポリシリコン部材の上に位置する前記部分と、を覆う金属膜を形成し、前記金属膜と前記第二ポリシリコン部材とを反応させた後、前記金属膜の前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分を除去することを特徴とする。
本発明によれば、画素回路部と周辺回路部とで絶縁体の高低差を低減することができる。
（ａ）撮像装置の平面模式図、（ｂ）画素回路の回路図。 （ａ）撮像装置の平面模式図、（ｂ）撮像装置の断面模式図。 撮像装置の製造方法を示す断面模式図。 撮像装置の製造方法を示す断面模式図。 撮像装置の製造方法を示す断面模式図。 撮像装置の製造方法を示す断面模式図。 撮像装置の製造方法を示す断面模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
＜第一実施形態＞
図１（ａ）を用いて、撮像装置１０００の一例を説明する。撮像装置１０００は、画素回路１０が配された画素回路部１と周辺回路が配された周辺回路部２とを備える。画素回路部１と周辺回路部２は共通の半導体層１００上に設けられる。図１（ａ）において一点鎖線で囲まれた領域が画素回路部１であり、一点鎖線と二点鎖線の間の領域が周辺回路部２である。周辺回路部２は、画素回路部１の周囲、つまり、画素回路部１と半導体層１００の縁との間に位置する。図１（ａ）では複数の画素回路１０を２次元状に配列したエリアセンサの例を示すが、複数の画素回路１０を１次元状に配列したリニアセンサとしてもよい。
図１（ｂ）は画素回路１０の回路図である。画素回路１０は、光電変換素子１１と転送素子１２と容量部１３と増幅素子１５とリセット素子１６と選択素子１７とを備える。本例では、光電変換素子１１はフォトダイオードであり、転送素子１２はＭＯＳゲートである。増幅素子１５、リセット素子１６および選択素子１７はＭＯＳトランジスタである。画素回路を構成するＭＯＳトランジスタを画素ＭＯＳトランジスタと称する。本例では画素ＭＯＳトランジスタは全てＮＭＯＳトランジスタであるが、ＰＭＯＳトランジスタを含んでいてもよい。
転送素子１２は光電変換素子１１で生じた信号電荷を容量部１３へ転送する。容量部１３はその容量と信号電荷の量に応じた電圧をノード１４に生じる。増幅素子１５のゲートはノード１４を介して容量部１３に接続されており、増幅素子１５のドレインは選択素子１７を介して電源線２１に接続されており、増幅素子１５のソースは選択素子１７を介して出力線２２に接続されている。容量部１３および増幅素子１５のゲートはリセット素子１６を介して電源線２１に接続されている。リセット素子１６をＯＮにすることでノード１４の電位が電源電位に応じた電位にリセットされる。選択素子１７をＯＮにすることでノード１４の電位に応じた信号が増幅素子１５から出力線２２に出力される。画素回路部１の構成は適宜変更することができる。
図１（ａ）に示す様に、周辺回路部２には、画素回路１０で生成された電気信号を処理する信号処理ユニット４０を設けることができる。また、周辺回路部２には、信号処理ユニット４０に加えて、信号処理ユニット４０で処理された信号を外部に出力するための出力ユニット５０や、画素回路１０や信号処理ユニット４０を制御するための制御ユニット６０も備えることができる。これら信号処理ユニット４０や出力ユニット５０、制御ユニット６０を構成する回路を周辺回路と総称する。
本例では、信号処理ユニット４０は、複数の列アンプを有する増幅回路４１と、複数の列ＡＤコンバータを有する変換回路４２と、変換回路４２からの出力を選択して出力ユニット５０へ出力するための水平走査回路４３を有している。出力ユニット５０は電極パッドや保護回路を有し、制御ユニット６０は、垂直走査回路６１やタイミング生成回路６２等を有する。周辺回路部２の構成は適宜変更することができる。
周辺回路は複数のＭＯＳトランジスタで構成することができ、特に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有するＣＭＯＳ回路で構成することができる。周辺回路を構成するＭＯＳトランジスタを周辺ＭＯＳトランジスタと称し、導電型を特定する場合には周辺ＮＭＯＳトランジスタ、周辺ＰＭＯＳトランジスタと称する。また、周辺回路には、トランジスタやダイオードのような能動素子だけでなく、抵抗素子や容量素子などの受動素子が含まれる。
図２を用いてより詳細な構成を説明する。図２（ａ）は画素回路部１および周辺回路部２の平面模式図である。
図２（ａ）には、光電変換素子１１の蓄積領域１０１、容量部１３を成す浮遊拡散領域１０３、リセット素子１６のドレイン１０６を示している。また、図２（ａ）には、増幅素子１５のドレイン１０５、増幅素子１５のソース１０４、選択素子１７のソース１０７を示している。なお、浮遊拡散領域１０３はリセット素子１６のソースを兼ね、増幅素子１５のソース１０４は選択素子１７のドレインを兼ねている。また、図２（ａ）には、周辺ＮＭＯＳトランジスタのソース・ドレイン１０８、周辺ＰＭＯＳトランジスタのソース・ドレイン１０９を示している。蓄積領域１０１や浮遊拡散領域１０３、画素ＭＯＳトランジスタのソース、ドレイン、周辺ＮＭＯＳトランジスタのソース・ドレイン１０８はいずれもＮ型の不純物領域である。周辺ＰＭＯＳトランジスタのソース・ドレイン１０９はＰ型の不純物領域である。
本例では全ての画素トランジスタはチャネル（反転層）がｎ型のＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）であるが、ｐＭＯＳＦＥＴを含んでいてもよい。画素回路１０の各素子は絶縁ゲート型電界効果トランジスタ以外のトランジスタを含んでいてもよく、例えば増幅素子１５は、接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｃｎｃｔｉｏｎ ＦＥＴ）であってもよいし、バイポーラトランジスタであってもよい。以下の説明では、画素回路において信号電荷として取り扱う電荷を多数キャリアとする導電型に一致する導電型を第一導電型とし、信号電荷として取り扱う電荷を少数キャリアとする導電型に一致する導電型を第二導電型とする。信号電荷として電子を用いる場合にはｎ型が第一導電型、ｐ型が第二導電型となる。なお、画素トランジスタや周辺トランジスタの導電型は適宜変更することができる。
図２（ａ）には、転送素子１２のゲート電極１２２、リセット素子１６のゲート電極１２６、増幅素子１５のゲート電極１２５、選択素子１７のゲート電極１２７、周辺ＰＭＯＳトランジスタのゲート電極１２９を示している。また、図２（ａ）には、周辺ＮＭＯＳトランジスタのゲート電極１２８、周辺ＰＭＯＳトランジスタのゲート電極１２９を示している。各ゲート電極は、ポリシリコン（多結晶珪素）からなるポリシリコン部材である。なお、本例のゲート電極１２８とゲート電極１２９は一体的に設けられているが、別体にしてもよい。
図２（ａ）には、画素回路１０の基準コンタクトの不純物領域１０２を示している。基準コンタクトは、配線を介して画素回路１０の基準電位（接地電位）を供給する。画素回路部１に複数の基準コンタクトを設けることで、画像に生じるシェーディングを抑制できる。
図２（ａ）には、周辺回路の抵抗素子の不純物領域１１０を示している。不純物領域１１０の両端にコンタクトを設けることで、コンタクト間の距離に応じた抵抗を得ることができる。本例では抵抗素子の不純物領域１１０はＮ型であるが、Ｐ型であってもよく、Ｎ型の不純物領域を有する抵抗素子と、Ｐ型の不純物領域を有する抵抗素子が混在していてもよい。周辺回路部２には、他の受動素子を設けることができる。例えばポリシリコン部材で構成されたＭＯＳ構造を有する容量素子や、ポリシリコン部材で構成された抵抗素子である。
図２（ｂ）は図２（ａ）のＡ−Ｂ線における断面模式図である。シリコンなどの半導体からなる半導体層１００は、素子分離用の絶縁物９９によって構成された素子分離領域によって、複数の活性領域に区分されている。各々の活性領域は半導体領域で構成されており、半導体領域に形成された不純物領域が各素子を構成する。なお、「半導体領域」とは「活性領域」で特定の機能を有するように特定の範囲に渡って広がる領域である。「不純物領域」とは「半導体領域」であって、素子の機能を発現するために半導体に不純物が導入された領域のことを意味する。従って「半導体領域」は活性領域の内、不純物が導入されていない領域と不純物が導入されている領域の両方を含む。素子分離領域にはＰＮ接合分離を成すためのＰ型の不純物領域（不図示）を設けることもできる。
半導体層１００の活性領域には、素子の導電型に応じた導電型を有するウェル（不図示）が設けられる。不純物領域１０２は半導体層１００に設けられたウェルと同じ導電型で、本例ではＰ型である。基準コンタクトは画素ＭＯＳトランジスタ用のウェルを介して基準電位を供給する。光電変換素子１１の蓄積領域１０１と半導体層１００の表面との間には、Ｐ型の表面領域（不図示）を設けることもできる。
周辺ＮＭＯＳトランジスタのソース・ドレイン１０８はＮ型の低濃度の不純物領域１０８１とＮ型の高濃度の不純物領域１０８２とで構成されており、周辺ＮＭＯＳトランジスタはＬＤＤ構造を有している。周辺ＰＭＯＳトランジスタのソース・ドレイン１０８はＰ型の低濃度の不純物領域とＰ型の高濃度の不純物領域とで構成されており、周辺ＰＭＯＳトランジスタはＬＤＤ構造を有している。
ゲート電極などのポリシリコン部材は、半導体層１００の上に、ゲート絶縁膜などの絶縁膜を介して設けられている。周辺ＮＭＯＳトランジスタのゲート電極１２８の側方にはサイドウォールスペーサ２１２が設けられている。サイドウォールスペーサ２１２は、単層部材であってもよいし、複層部材であってもよい。サイドウォールスペーサ２１２は、例えば窒化シリコン層と、この窒化シリコン層とゲート電極１２８との間に位置する酸化シリコン層で構成することができる。
周辺ＮＭＯＳトランジスタのソース・ドレイン１０８の上にはシリサイド層などの金属化合物層１３１が設けられている。周辺ＮＭＯＳトランジスタのゲート電極１２８の上面にはシリサイド層などの金属化合物層１３２が設けられている。周辺ＰＭＯＳトランジスタも同様である。
半導体層１００の上には、第一絶縁体部材２１１、第二絶縁体部材２２１が設けられている。第一絶縁体部材２１１は、蓄積領域１０１、ゲート電極１２２、浮遊拡散領域１０３、ゲート電極１２６およびドレイン１０６を覆っている。また第一絶縁体部材２１１は、ソース１０４、ドレイン１０５、ゲート電極１２５、ゲート電極１２７、ソース１０７、不純物領域１０２を覆っている。第二絶縁体部材２２１は、不純物領域１１０を覆っている。
第一絶縁体部材２１１と第二絶縁体部材２２１は互いに異なる材料であってもよいし、同じ材料であってもよい。例えば第一絶縁体部材２１１は窒化シリコン層または酸窒化シリコン層を含み、第二絶縁体部材２２１は酸化シリコン層を含む。各部材は、単層の部材であってもよいし、複層の部材であってもよい。例えば、第一絶縁体部材２１１は、窒化シリコン層と、この窒化シリコン層と半導体層１００との間に位置する酸化シリコン層と、で構成することができる。蓄積領域１０１の上に位置する第一絶縁体部材２１１は反射防止膜として機能しうる。
半導体層１００の半導体領域はその上に形成される部材に応じて、複数の種類に分類できる。本実施形態では、図２（ｂ）に示すように、第一半導体領域１００１、第二半導体領域１００２、第三半導体領域１００３に分類している。各種類の半導体領域は、第一絶縁体部材２１１と第二絶縁体部材２２１と金属化合物層１３１の何れかと関連付けられる。以下の説明において、第一半導体領域１００１、第二半導体領域１００２、第三半導体領域１００３の各々は、以下に説明する点で共通した複数の半導体領域の総称である。第一半導体領域１００１を第一種半導体領域、第二半導体領域１００２を第二種半導体領域、第三半導体領域１００３を第三種半導体領域と、それぞれ言い換えることもできる。第一半導体領域１００１、第二半導体領域１００２、第三半導体領域１００３の各々は、半導体層１００の上に分散して存在することができる。
第一半導体領域１００１は第一絶縁体部材２１１で覆われており、第三半導体領域１００３と第二半導体領域１００２は第一絶縁体部材２１１で覆われていない。第三半導体領域１００３は第二絶縁体部材２２１で覆われており、第一半導体領域１００１と第二半導体領域１００２は第二絶縁体部材２２１で覆われていない。第二半導体領域１００２は金属化合物層１３１で覆われており、第一半導体領域１００１と第三半導体領域１００３は金属化合物層１３１で覆われていない。
本実施形態では、第一半導体領域１００１は、活性領域の内、蓄積領域１０１、不純物領域１０２、浮遊拡散領域１０３あるいはドレイン１０６が設けられた区域である。また、第一半導体領域１００１は、活性領域の内、ドレイン１０５、ソース１０４、ソース１０７が設けられた区域である。第二半導体領域１００２は、活性領域の内、ソース・ドレイン１０８、１０９が設けられた区域である。第三半導体領域１００３は、活性領域の内、不純物領域１１０が設けられた区域である。
ポリシリコン部材もまた、半導体領域と同様に、複数の類に分類できる。本実施形態では、第一ポリシリコン部材と第二ポリシリコン部材に分類している。各のポリシリコン部材は、第一絶縁体部材２１１と第二絶縁体部材２２１と金属化合物層１３１の何れかと関連付けられる。第一ポリシリコン部材を第一種ポリシリコン部材、第二ポリシリコン部材を第二種ポリシリコン部材と、それぞれ言い換えることもできる。
第一ポリシリコン部材は第一絶縁体部材２１１で覆われており、第二ポリシリコン部材は第一絶縁体部材２１１で覆われていない。第二ポリシリコン部材は第一絶縁体部材２１１でも第二絶縁体部材２２１でも覆われていない。第二ポリシリコン部材は金属化合物層１３２で覆われており、第一ポリシリコン部材は金属化合物層１３２で覆われていない。
本実施形態では、第一ポリシリコン部材は、ゲート電極１２２、１２６、１２５、１２７を含む。第二ポリシリコン部材は、ゲート電極１２８、１２９を含む。
第一絶縁体部材２１１と第二絶縁体部材２２１と金属化合物層１３１、１３２とを覆って第三絶縁体膜２３２が設けられている。第三絶縁体膜２３２を貫通して導電体部材であるコンタクトプラグ３００が設けられている。コンタクトプラグ３００には配線層３１０が接続されている。配線層３１０の上には、層間絶縁層を介してさらなる配線層が設けられる。
本実施形態の撮像装置は、半導体層１００のゲート電極１２２や配線層３１０の側の主面が受光面となる表面照射型であってもよいし、半導体層１００のゲート電極１２２や配線層３１０の側とは反対側の主面が受光面となる裏面照射型であってもよい。しかし、本発明は表面照射型の撮像装置に好適である。なぜなら、本実施形態ならば、画素回路部の絶縁体の高さも小さくできるため、表面照射型の撮像装置において感度を向上する効果を得られるからである。
半導体層１００の受光面の側にはマイクロレンズアレイやカラーフィルタアレイなどが設けられる。撮像装置１０００は、半導体層１００を含むチップと、チップを収容するパッケージを備えることができる。撮像装置１０００を用いて、これを組み込んだカメラや情報端末などの撮像システムを構築することができる。
第一実施形態に係る撮像装置１０００の製造方法を図３〜５を用いて説明する。
本実施形態では、第一半導体領域１００１は、蓄積領域１０１、不純物領域１０２、浮遊拡散領域１０３およびドレイン１０６に対応する区域である。また、第一半導体領域１００１は、ドレイン１０５、ソース１０４、ソース１０７に対応する区域である。第二半導体領域１００２は、ソース・ドレイン１０８、１０９に対応する区域である。第三半導体領域１００３は不純物領域１１０に対応する区域である。ここで、「不純物領域に対応する区域」とは、不純物領域がすでに形成されている半導体領域と、不純物領域が後で形成される予定の半導体領域の両方を意味する。
各不純物領域の形成は次のように行うことができる。まず、半導体領域の不純物領域を形成する部分以外を、感光性樹脂や無機絶縁物などで構成されたマスクで覆う。そして、半導体領域のマスクで覆われていない部分にイオン注入などの公知の方法によって不純物を導入（ドープ）する。マスクはその後、除去してもよいし、残存させてもよい。
各絶縁体部材の形成は次のように行うことができる。まず、絶縁体膜の残存させる部分（絶縁体部材となる部分）以外の部分を、感光性樹脂や無機絶縁物などで構成されたマスクで覆う。そして、絶縁体膜のマスクで覆われていない部分をドライエッチングやウェットエッチングなどのエッチングによって除去する。マスクはその後、除去してもよいし、残存させてもよい。この方法に限らず、リフトオフ法を用いて絶縁体膜をパターニングして絶縁体部材を形成することもできる。
金属化合物層１３１、１３２はサリサイド（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスを用いて形成される。そして、第一絶縁体部材２１１および第二絶縁体部材２２１はサリサイドプロセスにおけるシリサイドブロックとして用いられる。
以下の説明では、図２（ｂ）に示した断面構造を有する第一実施形態の撮像装置１０００の製造工程ａ〜ｋを、典型的な工程順に断面図を用いて示す。なお、説明の簡略化のために、最終的に第一半導体領域１００１となる第一半導体領域を製造工程の当初から第一半導体領域１００１と称する。最終的に第二半導体領域１００２となる第二半導体領域、最終的に第三半導体領域１００３となる第三半導体領域についても同様である。
（工程ａ） 図３（ａ）は、半導体層１００の上にポリシリコン部材を形成し、半導体層１００に不純物領域を形成する工程ａを経た状態を示している。半導体層１００としては、単結晶シリコンのインゴットから切り出されたシリコンウエハを用いることができる。そのほか、半導体層１００としては、シリコンウエハの上にエピタキシャル成長によって形成された単結晶シリコン層（エピタキシャル層）を用いることができる。工程ａでは、まず半導体層１００に素子分離用の絶縁物９９を形成する。さらに、半導体層１００の上にゲート絶縁膜を介してゲート電極１２２、１２６、１２８としてのポリシリコン部材を形成する。また、光電変換素子１１の蓄積領域１０１を形成する。さらに、容量部１３の浮遊拡散領域１０３、ドレイン１０６、Ｎ型の低濃度の不純物領域１０８１を形成する。浮遊拡散領域１０３の形成のための第一半導体領域１００１への不純物の導入と、Ｎ型の低濃度の不純物領域１０８１の形成のための第二半導体領域１００２への不純物の導入とを並行して行うことができる。従って、浮遊拡散領域１０３の形成時のイオン注入と、不純物領域１０８１の形成時のイオン注入とでドーズ量は同じであってもよい。その結果、浮遊拡散領域１０３の不純物濃度とＮ型の低濃度の不純物領域１０８１の不純物濃度は同程度（一方が他方の０．５倍〜２倍）で有り得る。本工程内における形成順は任意である。
（工程ｂ） 図３（ｂ）は、第一絶縁体膜２１０を形成する工程ｂを経た状態を示している。第一絶縁体膜２１０は、画素回路部１に位置する第一半導体領域１００１と、周辺回路部２に位置する第二半導体領域１００２と、周辺回路部２の少なくとも一方に位置する第三半導体領域１００３と、を覆う。第一絶縁体膜２１０は半導体層１００の全体を覆う様に形成することができる。
また、第一絶縁体膜２１０は、第一半導体領域１００１の上に位置する第一ポリシリコン部材であるゲート電極１２２、１２６、第二半導体領域１００２の上に位置する第二ポリシリコン部材であるゲート電極１２８を覆うように形成される。
第一絶縁体膜２１０の厚みはゲート電極としてのポリシリコン部材の厚みと同じかそれよりも小さくてもよい。第一絶縁体膜２１０の厚みは、ポリシリコン部材の厚みの１／５倍以上であるとよい。第一絶縁体膜２１０は積層膜であってもよい。例えば、下層の酸化シリコン層と、酸化シリコン層よりも厚い、上層の窒化シリコン層で第一絶縁体膜２１０を構成することができる。
（工程ｃ） 図３（ｃ）は、第一絶縁体部材２１１を形成する工程ｃを経た状態を示している。工程ｃでは、第一絶縁体膜２１０の第二半導体領域１００２の上に位置する部分と、第一絶縁体膜２１０の第三半導体領域１００３の上に位置する部分と、を除去する。この時、第一絶縁体膜２１０の第一半導体領域１００１の上に位置する部分を残存させる。第一絶縁体膜２１０の第一半導体領域１００１の上に位置する部分（第一部分）が第一絶縁体部材２１１となる。また、第一絶縁体膜２１０のゲート電極１２８の側面の上に位置する部分を残存させる。第一絶縁体膜２１０のゲート電極１２８の側面の上に位置する部分がポリシリコン部材であるゲート電極１２８に対するサイドウォールスペーサ２１２となる。
第一絶縁体膜２１０の第一半導体領域１００１の上に残存させた部分は、蓄積領域１０１を覆う。第一絶縁体膜２１０の第一半導体領域１００１の上に残存させた部分は、浮遊拡散領域１０３を覆う。第一絶縁体膜２１０の第一半導体領域１００１の上に残存させる部分は、画素ＭＯＳトランジスタのソース・ドレインを覆う。例えば、第一絶縁体膜２１０の第一半導体領域１００１の上に残存させた部分はドレイン１０６を覆う。例えば、第一絶縁体膜２１０の第一半導体領域１００１の上に残存させる部分は、画素回路部１の増幅素子１５のドレイン１０５、ソース１０４を覆う。第一絶縁体膜２１０の増幅素子１５の上に位置する部分のエッチングが制限されることで、増幅素子１５へのエッチングダメージが低減され、増幅素子１５に起因するノイズを低減できる。
また、第一絶縁体膜２１０の第二ポリシリコン部材（ゲート電極１２８、１２９）の上に位置する部分を除去する。この時、第一絶縁体膜２１０の第一ポリシリコン部材（ゲート電極１２２、１２６、１２５、１２７）の上に位置する部分を残存させる。
（工程ｄ） 図３（ｄ）は、半導体層１００に不純物領域を形成する工程ｄを経た状態を示している。工程ｄにより抵抗素子の不純物領域１１０を形成する。また、工程ｄでは、第二半導体領域１００２に不純物を導入する。これにより、周辺ＮＭＯＳトランジスタのソース・ドレイン１０８のＮ型の高濃度の不純物領域１０８２を形成する。Ｎ型の高濃度の不純物領域１０８２の形成時のドーズ量（第一のドーズ量）よりも高いドーズ量（第二のドーズ量）で不純物を導入することでＬＤＤ構造が形成される。Ｎ型の高濃度の不純物領域１０８２のための第二半導体領域１００２への不純物の導入と、不純物領域１１０のための第三半導体領域１００３への不純物の導入と、を並行して行うことができる。したがって、不純物領域１１０の不純物濃度とＮ型の高濃度の不純物領域１０８２の不純物濃度は同程度（一方が他方の０．５倍〜２倍）で有り得る。抵抗素子のＰ型の不純物領域を有する抵抗素子を形成する場合には、周辺ＰＭＯＳトランジスタのソース・ドレイン１０９のＰ型の高濃度の不純物領域の形成と並行して、抵抗素子のＰ型の不純物領域を形成することもできる。周辺ＭＯＳトランジスタのソース・ドレイン１０８、１０９の高濃度の不純物領域の形成のためのドーズ量は、抵抗素子としての不純物領域１１０の抵抗率を適度に低くするのに実用的な範囲である。
ＬＤＤ構造を成す高濃度の不純物領域を形成する際の第二のドーズ量の適当な範囲は５×１０１４〜５×１０１６［ｉｏｎｓ／ｃｍ２］であり、好ましくは、１×１０１５〜１×１０１６［ｉｏｎｓ／ｃｍ２］である。これに対してＬＤＤ構造を成す低濃度の不純物領域を形成する際の第一のドーズ量の適当な範囲は、５×１０１２〜５×１０１４［ｉｏｎｓ／ｃｍ２］であり、好ましくは１×１０１３〜１×１０１４［ｉｏｎｓ／ｃｍ２］である。工程ａの段階で、不純物領域１１０をソース・ドレイン１０８、１０９の低濃度の不純物領域と並行して形成することもできる。しかし、第一のドーズ量のみでは、不純物領域１１０の抵抗率が極端に高くなってしまい、抵抗素子として十分な特性を得ることが難しくなるのである。
（工程ｅ） 図４（ｅ）は、第二絶縁体膜２２０を形成する工程ｅを経た状態を示している。第二絶縁体膜２２０は、第一絶縁体膜２１０の第一半導体領域１００１の上に残存させた部分である第一絶縁体部材２１１と、第二半導体領域１００２と、第三半導体領域１００３と、を覆う。第二絶縁体膜２２０は半導体層１００の全体を覆う様に形成することができる。
第二絶縁体膜２２０の第一半導体領域１００１の上に位置する部分は、蓄積領域１０１を覆う。第二絶縁体膜２２０の第一半導体領域１００１の上に位置する部分は、浮遊拡散領域１０３を覆う。第二絶縁体膜２２０の第三半導体領域１００３の上に位置する部分は、画素ＭＯＳトランジスタのソース・ドレインを覆う。第二絶縁体膜２２０の第一半導体領域１００１の上に位置する部分は、画素回路部１の増幅素子のドレイン１０５、ソース１０４を覆う。
第二絶縁体膜２２０は、第一絶縁体膜２１０の第一ポリシリコン部材の上に位置する部分と、第二ポリシリコン部材と、を覆う。
第二絶縁体膜２２０の厚みはポリシリコン部材の厚みと同じかそれよりも小さくてもよい。第二絶縁体膜２２０の厚みは、ポリシリコン部材の厚みの１／５倍以上であるとよい。また、第二絶縁体膜２２０の厚みは第一絶縁体膜２１０の厚みと同じかそれより小さくてよい。なぜなら、第一絶縁体膜２１０はサイドウォールスペーサ２１２を形成するために比較的厚くする必要があるが、第二絶縁体膜２２０からはサイドウォールスペーサを形成する必要がないからである。
（工程ｆ） 図４（ｆ）は、第二絶縁体部材２２１を形成する工程ｆを経た状態を示している。工程ｆでは、第二絶縁体膜２２０の第一半導体領域１００１の上に位置する部分と、第二半導体領域１００２の上に位置する部分とを除去する。この時、第二絶縁体膜２２０の第三半導体領域１００３の上に位置する部分を残存させる。
第二絶縁体膜２２０の第三半導体領域１００３の上に残存させた部分（第二部分）は、第二絶縁体部材２２１として、抵抗素子の不純物領域１１０を覆う。
また、第二絶縁体膜２２０の第一ポリシリコン部材（ゲート電極１２２、１２６、１２５、１２７）の上に位置する部分と、第二ポリシリコン部材（ゲート電極１２８、１２９）の上に位置する部分とを除去する。
第二絶縁体膜２２０のエッチングは、少なくとも第二絶縁体膜２２０の第一絶縁体部材２１１に重なる部分が薄くなる（厚みが小さくなる）ように行われる。好ましくは、第二絶縁体膜２２０の第一絶縁体部材２１１に重なる部分の厚みがゼロになり、第一絶縁体部材２１１が露出するように行われる。露出した第一絶縁体部材２１１は、第一半導体領域１００１や第一ポリシリコン部材を覆ったままにする。そのためには、第一絶縁体部材２１１は第二絶縁体膜２２０のエッチング時に極力エッチングされないことが好ましい。そのためには、第二絶縁体膜２２０のエッチング条件は、第一絶縁体膜２１０（第一絶縁体部材２１１）とのエッチング選択比が大きい条件であることが好ましい。具体的なエッチング選択比としては例えば３以上である。
（工程ｇ） 図４（ｇ）は、金属膜１３０を形成する工程ｇを経た状態を示している。工程ｇでは、金属膜１３０は第二半導体領域１００２および第二ポリシリコン部材（ゲート電極１２８、１２９）の少なくとも一方（本例では両方）を覆う。金属膜１３０は、第一絶縁体膜２１０の第一半導体領域１００１の上に残存させた部分である第一絶縁体部材２１１と、第二半導体領域１００２と、第三絶縁体膜の第三半導体領域１００３の上に残存させた部分である第二絶縁体部材２２１と、を覆う。金属膜１３０は半導体層１００の全体を覆う様に形成することができる。
また、金属膜１３０は、第一絶縁体膜２１０の第一ポリシリコン部材の上に位置する部分である第二絶縁体部材２２１と、第二絶縁体膜の第二ポリシリコン部材の上に位置する部分である第二絶縁体部材２２１と、を覆う。
金属膜１３０、第二半導体領域１００２および第二ポリシリコン部材（ゲート電極１２８、１２９）の少なくとも一方に接する。一方で、金属膜１３０は第二絶縁体部材２２１あるいは第二絶縁体部材２２１に阻まれて、第一半導体領域１００１や第三半導体領域１００３、第一ポリシリコン部材（ゲート電極１２２、１２６、１２５、１２７）には接しない。
金属膜１３０は、第二半導体領域１００２や第二ポリシリコン部材と反応して金属化合物層を形成しうる金属を含む。金属膜１３０は単層膜でもよいし複層膜でもよい。まず、スパッタ法などにより、下層の高融点金属層を形成する。この高融点金属層の上に、高融点金属層の酸化を防止するための上層の酸化防止層を堆積する。高融点金属層の材料として例えばコバルトを用い、酸化防止層の材料として例えば窒化チタンを用いることができる。他には、高融点金属層の材料としてチタン、ニッケル、タングステン、モリブデン、タンタル、クロム、パラジウム、プラチナを用いてもよい。また、酸化防止層の材料として窒化ニッケルなどを用いてもよい。半導体領域がシリコンであれば、金属化合物層はシリサイドであり、半導体領域がゲルマニウムであれば金属化合物層はゲルマナイドでありうる。
（工程ｈ） 図４（ｈ）は、金属化合物層１３１、１３２を形成する工程ｈを経た状態を示している。金属化合物層１３１は、金属膜１３０と第二半導体領域１００２とを反応させることで形成する。また、金属化合物層１３２は、金属膜１３０と第二ポリシリコン部材とを反応させることで形成する。半導体層やゲート電極がシリコンであれば、金属化合物層１３１、１３２はシリサイド層であり、例えば上述した高融点金属層に含まれる金属がコバルトであれば、金属化合物層はコバルトシリサイド層である。
詳細には、まず、５００℃程度の熱処理を施し、高融点金属層と半導体層１００の第二半導体領域１００２や第二ポリシリコン部材（ゲート電極１２８、１２９）とを反応させてモノシリサイド化することで、モノシリサイド層を形成する。このとき、第一絶縁体部材２１１に阻まれて、金属膜１３０は、第一半導体領域１００１や第一ポリシリコン部材（ゲート電極１２２、１２６、１２５、１２７）とは反応しない。従って、第一半導体領域１００１や第一ポリシリコン部材の上には、モノシリサイド層は形成されない。同様に、このとき、第二絶縁体部材２２１に阻まれて、金属膜１３０は、第三半導体領域１００３とは反応せず、第三半導体領域１００３の上にモノシリサイド層は形成されない。
これにより、画素回路１０、特に光電変換素子１１の金属汚染による暗電流の増加が抑制される。また、抵抗素子の低抵抗化が抑制される。
この後、金属膜１３０の第一絶縁体膜２１０を介して第一半導体領域１００１の上に位置する未反応の部分を除去する。また、金属膜１３０の第一絶縁体膜２１０を介して第一ポリシリコン部材の上に位置する未反応の部分を除去する。
詳細には、硫酸加水などに浸して、酸化防止層及び未反応の高融点金属層を除去する。このときの硫酸加水処理では、第一絶縁体部材２１１や第二絶縁体部材２２１はほとんど溶解しない。その後、８００℃程度の熱処理を施すことにより、低抵抗なダイシリサイド層である金属化合物層１３１、１３２を形成する。
なお、第一絶縁体部材２１１や第二絶縁体部材２２１には高融点金属が拡散してしまい、硫酸加水処理を行っても、それらの表面に金属成分が残存することもある。このため第一絶縁体部材２１１や第二絶縁体部材２２１の上面の一部（表層）を、エッチングなどにより除去することで、第一絶縁体部材２１１や第二絶縁体部材２２１に拡散した金属成分を除去してもよい。
（工程ｉ） 図５（ｉ）は、第三絶縁体膜２３０を形成する工程ｉを経た状態を示している。第三絶縁体膜２３１は、第一絶縁体膜２１０の残存させた部分である第一絶縁体部材２１１と、第二絶縁体膜２２０の残存させた部分である第二絶縁体部材２２１とを覆う。また、金属化合物層１３１、１３２を覆う。第三絶縁体膜２３０は半導体層１００の全体を覆う様に形成することができる。
（工程ｊ） 図５（ｊ）は、第三絶縁体膜２３０を平坦化する工程ｊを経た状態を示している。工程ｊでは、第三絶縁体膜２３０を平坦化することで表面が平坦な第三絶縁体膜２３１を形成する。平坦化の手法としてはＣＭＰ法が好適であるが、エッチバック法やリフロー法を採用することもできる。
（工程ｋ） 図５（ｋ）は、第三絶縁体膜２３１にコンタクトホール２４０を形成する工程ｋを経た状態を示している。工程ｋでは、第三絶縁体膜２３１上に適切なマスクを形成して第三絶縁体膜２３１をエッチングすることで、コンタクトホール２４０を有する第三絶縁体膜２３２を形成する。コンタクトホール２４０は第三絶縁体膜２３２を貫通する。そして、コンタクトホール２４０は、第一半導体領域１００１、第二半導体領域１００２および金属化合物層１３１、１３２、第一ポリシリコン部材を露出させる。
工程ｉで形成する第三絶縁体膜２３０は、単層膜であってもよいが、複層膜であることが好ましい。複層膜としての第三絶縁体膜２３０は、工程ｊで平坦化される上層と、工程ｋで上層に形成されたコンタクトホール２４０に対してエッチングストッパとして機能する下層（エッチングストップ層）とを含むことができる。例えば下層を窒化シリコン層とし、上層をＢＰＳＧなどのケイ酸塩ガラス層とすることができる。エッチングストップ層を用いることで、半導体層１００や金属化合物層１３１、１３２へのダメージを抑制することができる。エッチングストップ層にコンタクトホール２４０が達すると、上層とは異なるエッチング条件で、エッチングストップ層をエッチングして、第三絶縁体膜２３２を貫通するコンタクトホール２４０を形成する。上層を形成する前に、下層を適当な形状にパターニングすることもできる。具体的には、下層用の絶縁体膜のコンタクトホール２４０が設けられる部分を残留させ、下層用の絶縁体膜のコンタクトホール２４０が設けられる部分以外の部分を除去するようにパターニングすることができる。また、第一半導体領域１００１や第三半導体領域１００３、第一ポリシリコン部材を露出するコンタクトホール２４０を第一コンタクトホールとする。金属化合物層１３１、１３２を露出するコンタクトホールを第二コンタクトホールとする。第一コンタクトホールと第二コンタクトホールとを同じマスクを用いて同時に形成することができるが、別々に形成することもできる。別々に形成することで金属化合物層１３１、１３２の金属成分による第一半導体領域１００１や第三半導体領域１００３の金属汚染が抑制される。
次いで、コンタクトホール２４０を介してＰ型の不純物をイオン注入することで、基準コンタクトのＰ型の不純物領域１０２を形成する。また、コンタクトホールを介してＮ型の不純物をイオン注入することで、画素ＮＭＯＳトランジスタにコンタクト用の不純物領域（不図示）を形成する。
（工程ｋ） 図５（ｋ）は、コンタクトホール２４０内にコンタクトプラグ３００を形成する工程ｋを経た状態を示している。コンタクトプラグ３００は第三絶縁体膜２３２を貫通して、金属化合物層１３１、１３２に接触する導電体部材である。また、コンタクトプラグ３００は第三絶縁体膜２３２を貫通して、第一半導体領域１００１や第三半導体領域１００３、第一ポリシリコン部材（ゲート電極１２２、１２６、１２５、１２７）に接触する。その後、コンタクトプラグ３００に接続する配線層３１０を形成する。コンタクトプラグ３００の主材料としてはタングステンを用いることができる。配線層３１０の主材料としてはアルミニウムや銅を用いることができる。
更に層間絶縁層、ビアプラグ、配線層を形成し、カラーフィルタアレイやマイクロレンズアレイを形成することで撮像装置１０００が完成する。
本実施形態の製造方法によれば、金属化合物層１３１、１３２を有する撮像装置において、画素回路部１と周辺回路部２との高低差を小さくすることができる。これは、工程ｆにおいて第二絶縁体膜２２０の第一半導体領域１００１の上に位置する部分や第一ポリシリコン部材の上に位置する部分を除去するためである。すなわち、工程ｆにおいて第二絶縁体膜２２０の第一半導体領域１００１の上に位置する部分や第一ポリシリコン部材の上に位置する部分を除去しない場合に比べて、画素回路部１と周辺回路部２との高低差を小さくできる。第一半導体領域１００１や第一ポリシリコン部材の上方では第一絶縁体膜２１０が残存させられる。一方で、第二半導体領域１００２や第二ポリシリコン部材の上方では、工程ｃおよび工程ｆにおいて、第一絶縁体膜２１０と第二絶縁体膜２２０が除去される。第二絶縁体膜２２０の第一半導体領域１００１の上に位置する部分を除去することで、第一半導体領域１００１の上方と第二半導体領域１００２の上方とでの高低差を、第二絶縁体膜２２０の厚み分だけ縮小させることが可能となるのである。
＜第二実施形態＞
画素回路１０が配された画素回路部１と周辺回路が配された周辺回路部２とを備える撮像装置１０００の製造方法を、図６を用いて説明する。ここで説明する製造方法は、図２（ｂ）に示した断面構造を有する撮像装置１０００とは異なる構造を有する。以下の説明では、撮像装置１０００の製造工程ｍ〜ｐを、典型的な工程順に断面図を用いて示すが、第一実施形態と共通する点についての説明を適宜省略する。
本実施形態では、第三半導体領域１００３が画素回路部１に位置する点で、第一実施形態に係る撮像装置１０００と異なる。
本実施形態では、第一半導体領域１００１は、蓄積領域１０１、浮遊拡散領域１０３に対応する区域である。第二半導体領域１００２は、ソース・ドレイン１０８、１０９に対応する区域である。第三半導体領域１００３は、画素回路部１の基準コンタクトの不純物領域１０２に対応する区域である。また、第三半導体領域１００３は、ソース１０４、ドレイン１０５、ドレイン１０６、ソース１０７に対応する区域である。画素回路部１はＬＤＤ構造を有する画素ＭＯＳトランジスタを含む。そして、第三半導体領域１００３は、ＬＤＤ構造を有する画素ＭＯＳトランジスタのソースあるいはドレインのＮ型の低濃度の不純物領域１０６１およびＮ型の高濃度の不純物領域１０６２に対応する区域である。また、本実施形態では第四半導体領域１００４を有する。第四半導体領域１００４は、周辺回路部２に位置し、周辺回路部２の抵抗素子の不純物領域１１０が設けられる半導体領域を含む。
第一ポリシリコン部材は、ゲート電極１２２を含む。第二ポリシリコン部材は、ゲート電極１２８、１２９を含む。第三ポリシリコン部材は、ゲート電極１２５、１２６、１２７を含む。
（工程ｍ） 図６（ｍ）は、第一絶縁体部材２１１を形成する工程ｍを経た状態を示している。工程ｍは、図３（ｃ）で示した工程ｃに類する工程である。工程ｍの前には、工程ａに類する、半導体層１００の上にポリシリコン部材を形成し、半導体層１００に不純物領域を形成する工程ａ’を経ている。工程ａ’では、抵抗素子の不純物領域１１０が第四半導体領域１００４に形成されている。不純物領域１１０の形成のためのドーズ量は、５×１０１２〜５×１０１６［ｉｏｎｓ／ｃｍ２］であり、好ましくは、５×１０１４〜５×１０１６［ｉｏｎｓ／ｃｍ２］であり、より好ましくは１×１０１５〜１×１０１６［ｉｏｎｓ／ｃｍ２］である。また、工程ｍの前には、工程ｂに類する、第一絶縁体膜２１０を形成する工程ｂ’を経ている。
工程ｍでは、工程ｂ’で形成された第一絶縁体膜２１０の第三半導体領域１００３の上に位置する部分を除去する。具体的には、基準コンタクトの不純物領域１０２に対応する区域の上に位置する部分を除去する。また、画素ＭＯＳトランジスタのソース、ドレインに対応する区域の上に位置する部分を除去する。また、第一絶縁体膜２１０のゲート電極１２６の側面の上に位置する部分を残存させる。第一絶縁体膜２１０のゲート電極１２６の側面の上に位置する部分がポリシリコン部材である画素ＭＯＳトランジスタのゲート電極１２６に対するサイドウォールスペーサ２１３である。
本実施形態では、そして、第一絶縁体膜２１０の不純物領域１１０の上に位置する部分は、本工程ｍで残存させられる。第一絶縁体膜２１０の不純物領域１１０の上に残存させた部分が、絶縁体部材２１４として不純物領域１１０を覆う。
第三半導体領域１００３は画素回路部１のＬＤＤ構造を有するＭＯＳトランジスタの不純物領域であるドレイン１０６を含み、第一絶縁体膜２１０の第三半導体領域１００３の上に位置する部分は、ＭＯＳトランジスタのソース・ドレインを覆う。
（工程ｎ） 図６（ｎ）は、半導体層１００に不純物領域を形成する工程ｎを経た状態を示している。工程ｎは、図３（ｄ）で示した工程ｄに類する工程である。これにより抵抗素子の不純物領域１１０を形成する。また、ＬＤＤ構造を有する画素ＭＯＳトランジスタのソース・ドレイン１０６の高濃度の不純物領域１０６１を形成する。Ｎ型の高濃度の不純物領域１０６１の形成時のドーズ量（第一のドーズ量）よりも高いドーズ量（第二のドーズ量）で不純物を導入することでＬＤＤ構造が形成される。
画素ＭＯＳトランジスタのＮ型の高濃度の不純物領域１０６２と、周辺ＭＯＳトランジスタのＮ型の高濃度の不純物領域１０８２と同時に形成できる。すなわち、不純物領域１０６２のための第一半導体領域１００１への不純物の導入と、不純物領域１０８２のための第二半導体領域１００２への不純物の導入とを並行して行うことができる。したがって、Ｎ型の高濃度の不純物領域１０６２の不純物濃度とＮ型の高濃度の不純物領域１０８２の不純物濃度は同程度（一方が他方の０．５倍〜２倍）で有り得る。
また、工程ｎでは、周辺ＰＭＯＳトランジスタのソース・ドレイン１０９のＰ型の高濃度の不純物領域を形成する。また、工程ｎでは、基準コンタクトのＰ型の不純物領域１０２を形成する。Ｐ型の高濃度の不純物領域の形成とＰ型の不純物領域１０２の形成を並行して行うことができる。従って、不純物領域１０２の形成時のイオン注入と、ソース・ドレイン１０９のＰ型の高濃度の不純物領域の形成時のイオン注入とでドーズ量は同じであってもよい。その結果、不純物領域１０２の不純物濃度とＰ型の高濃度の不純物領域の不純物濃度は同程度（一方が他方の０．５倍〜２倍）で有り得る。不純物領域１０２の形成のためのドーズ量は、５×１０１２〜５×１０１６［ｉｏｎｓ／ｃｍ２］であり、好ましくは、５×１０１４〜５×１０１６［ｉｏｎｓ／ｃｍ２］であり、より好ましくは１×１０１５〜１×１０１６［ｉｏｎｓ／ｃｍ２］である。
この後、図４（ｅ）で示した工程ｅと同様に、第二絶縁体膜２２０を形成する。第二絶縁体膜２２０は第一絶縁体膜２１０の抵抗素子の不純物領域１１０の上に位置して残存させた部分である絶縁体部材２１４を覆うことになる。
（工程ｏ） 図６（ｏ）は、第二絶縁体部材２２１を形成する工程ｏを経た状態を示している。工程ｏは、図４（ｆ）で示した工程ｆに類する工程である。工程ｆでは、第二絶縁体膜２２０の第一半導体領域１００１の上に位置する部分と、第二半導体領域１００２の上に位置する部分とを除去する。また、第二絶縁体膜２２０の第四半導体領域１００４の上に位置する部分を除去する。この時、第二絶縁体膜２２０の第三半導体領域１００３の上に位置する部分を残存させる。
第二絶縁体膜２２０のドレイン１０６の上に残存させた部分が、絶縁体部材２２２として、画素ＭＯＳトランジスタのソース・ドレインを覆う。第二絶縁体膜２２０は、ソース１０４、ドレイン１０５、ソース１０７の上にも残存させられる。また、第二絶縁体膜２２０の不純物領域１０２の上に残存させた部分が絶縁体部材２２３として、不純物領域１０２を覆う。
また、第二絶縁体膜２２０の第一ポリシリコン部材の上に位置する部分と、第二ポリシリコン部材の上に位置する部分とを除去する。この時、第二絶縁体膜２２０の第三ポリシリコン部材の上に位置する部分を残存させる。第二絶縁体膜２２０の第三ポリシリコン部材の上に残存させた部分が絶縁体部材２２２である。絶縁体部材２２２はゲート電極１２６、１２５、１２７を覆う。一方、絶縁体部材２２２はゲート電極１２２を覆わない。
この後、図４（ｇ）で示した工程ｇと同様に、半導体領域やポリシリコン部材と反応して金属化合物層を形成しうる金属膜を形成する。
（工程ｐ） 図６（ｐ）は、金属化合物層１３１、１３２を形成する工程ｐを経た状態を示している。工程ｐは、図４（ｈ）で示した工程ｈに類する工程である。工程ｐでは、金属膜と第二半導体領域１００２とを反応させて金属化合物層１３１を形成する。また、金属膜と第二ポリシリコン部材とを反応させて金属化合物層１３２を形成する。
このとき、金属膜は、第一絶縁体部材２１１に阻まれて、第一半導体領域１００１や第一ポリシリコン部材（ゲート電極１２２）とは反応せず、モノシリサイド層は形成されない。同様に、金属膜は、絶縁体部材２２２、２２３に阻まれて、第三半導体領域１００３や第三ポリシリコン部材（ゲート電極１２５、１２６、１２７）とは反応せず、モノシリサイドは形成されない。
画素回路部１に位置する不純物領域１０２や画素ＭＯＳトランジスタは蓄積領域１０１の近傍に配される。そのため、不純物領域１０２や画素ＭＯＳトランジスタのソース・ドレインの上に金属化合物層を形成することは、白キズなど画質低下の原因となる。本実施形態では、第二絶縁体膜２２０から形成した絶縁体部材２２２、２２３で金属膜の反応を阻むことで、良好な画質を得ることができる。そして、第二絶縁体膜２２０の第一絶縁体部材２１１に重なる部分を除去する。これにより、第一絶縁体膜２１０と第二絶縁体膜２２０の双方が除去される周辺回路部２の第二半導体領域１００２の上方構造との高低差を低減できる。
この後は、図５で示した工程ｉ〜ｌと同様の工程を行って、撮像装置１０００を製造することができる。
＜第三実施形態＞
画素回路１０が配された画素回路部１と周辺回路が配された周辺回路部２とを備える撮像装置１０００の製造方法を、図７を用いて説明する。ここで説明する製造方法は、図２（ｂ）に示した断面構造を有する撮像装置１０００とは異なる構造を有する。以下の説明では、撮像装置１０００の製造工程ｑ〜ｔを、典型的な工程順に断面図を用いて示す。
本実施形態では、抵抗素子として、不純物領域ではなく、ポリシリコン部材を用いた点で、第一、二実施形態に係る撮像装置１０００と異なる。
本実施形態では、第一半導体領域１００１は、蓄積領域１０１、浮遊拡散領域１０３、ソース１０４、ドレイン１０５、ドレイン１０６、ソース１０７に対応する区域である。第二半導体領域１００２は、ソース・ドレイン１０８、１０９に対応する区域である。第三半導体領域１００３は、に対応する区域を含む。また、第三半導体領域１００３は、不純物領域１０２に対応する区域である。
また、半導体層１００は第五半導体領域１００５をさらに有する。第四半導体領域１００４の上に抵抗素子としてのポリシリコン部材１２０が設けられる。
第一ポリシリコン部材は、ゲート電極１２２、１２５、１２６、１２７を含む。第二ポリシリコン部材は、ゲート電極１２８、１２９を含む。第三ポリシリコン部材は、抵抗素子としてのポリシリコン部材１２０を含む。
（工程ｑ） 図７（ｑ）は、第一絶縁体部材２１１を形成する工程ｑを経た状態を示している。工程ｑは、図３（ｃ）で示した工程ｃに類する工程である。
工程ｍの前には、工程ａに類する、半導体層１００の上にポリシリコン部材を形成し、半導体層１００に不純物領域を形成する工程ａ”を経ている。工程ａ”では、第五半導体領域１００５の上に、抵抗素子のポリシリコン部材１２０が設けられている。また、工程ｍの前には、工程ｂに類する、第一絶縁体膜２１０を形成する工程ｂ”を経ている。工程ｂ”では、第一絶縁体膜２１０がポリシリコン部材１２０を覆うように形成される。工程ｑでは、第一絶縁体膜２１０のポリシリコン部材１２０の上に位置する部分を除去する。
この後、図４（ｅ）で示した工程ｅと同様に、第二絶縁体膜２２０を形成する。
（工程ｒ） 図７（ｒ）は、第三ポリシリコン部材に不純物を導入する工程ｒを経た状態を示している。工程ｒは、図３（ｄ）で示した工程ｄに類する工程である。工程ｒでは、ポリシリコン部材１２０に不純物を導入する。これにより、ポリシリコン部材１２０の抵抗率を所望の値にすることができる。ポリシリコン部材１２０への不純物の導入は周辺ＭＯＳトランジスタのソース・ドレイン１０８、１０９の高濃度の不純物領域の形成と並行して行うことができる。周辺ＭＯＳトランジスタのソース・ドレイン１０８、１０９の高濃度の不純物領域の形成のためのドーズ量は、抵抗素子としてのポリシリコン部材１２０の抵抗率を適度に低くするのに十分である。また、工程ｒでは、基準コンタクトのための不純物領域１０２を形成する。不純物領域１０２の形成については第二実施形態と同様である。
（工程ｓ） 図７（ｓ）は、第二絶縁体部材２２１を形成する工程ｓを経た状態を示している。工程ｓは、図４（ｆ）で示した工程ｆに類する工程である。工程ｓでは、第二絶縁体膜２２０の第一半導体領域１００１、第一ポリシリコン部材（ゲート電極１２２、１２５、１２６、１２７）の上に位置する部分を除去する。また、第二絶縁体膜２２０の第二半導体領域１００２、第二ポリシリコン部材（ゲート電極１２８、１２９）の上に位置する部分を除去する。
この時、第二絶縁体膜２２０の第三ポリシリコン部材（ポリシリコン部材１２０）の上に位置する部分を残存させる。第二絶縁体膜２２０の第三ポリシリコン部材（ポリシリコン部材１２０）の上に位置する部分は、絶縁体部材２２４としてポリシリコン部材１２０の側面および上面を覆う。第二絶縁体膜２２０の、ソース１０４、ドレイン１０５、ドレイン１０６、ソース１０７の上に位置する部分が除去されることにより、周辺回路部２との絶縁体部材の高低差が縮小する。
一方、第二絶縁体膜２２０の蓄積領域１０１の上に位置する部分を残存させる。これにより、エッチング時の光電変換素子１１（蓄積領域１０１）へのダメージを低減できる。このため、暗電流を抑制することができる。ここでは、蓄積領域１０１と不純物領域１０２が同一の活性領域に位置し、不純物領域１０２を覆う絶縁体部材２２３が蓄積領域１０１の上に延在している例を示した。しかし、蓄積領域１０１を覆う絶縁体部材と不純物領域１０２を覆う絶縁体部材とが、ともに第二絶縁体膜２２０から形成された別々の絶縁体部材であってもよい。
（工程ｔ） 図７（ｔ）は、金属化合物層１３１、１３２を形成する工程ｔを経た状態を示している。工程ｔは、図４（ｈ）で示した工程ｈに類する工程である。工程ｔでは、抵抗素子としてのポリシリコン部材１２０を覆う絶縁体部材２２４により、ポリシリコン部材１２０が金属膜と反応することが阻まれる。これにより、抵抗素子としてのポリシリコン部材１２０が極端に低抵抗化することを抑制できる。
以上の説明では、信号電荷を電子として説明したが、信号電荷はＰ型であってもよい。撮像装置において、信号電荷を多数キャリアとする導電型を第一導電型とし、信号電荷を少数キャリアとする導電型を第二導電型と呼ぶことができる。例えば信号電荷が電子であれば、第一導電型はＮ型であり第二導電型はＰ型であるが、信号電荷が正孔であれば、第一導電型はＰ型であり第二導電型はＮ型である。
また、以上の説明では、第一絶縁体膜２１０を第二絶縁体膜２２０よりも先の工程で形成し、第二絶縁体膜２２０の一部を、第一絶縁体膜２１０から形成された第一絶縁体部材２１１の上から除去する形態を説明した。しかし、この順序は逆であってもよい。すなわち、第二絶縁体膜２２０を第一絶縁体膜２１０よりも先の工程で形成し、第一絶縁体膜２１０の一部を、第二絶縁体膜２２０から形成された第二絶縁体部材２２１の上から除去する形態であってもよい。
また、その上から第一絶縁体膜が除去され、その上に第二絶縁体膜が残存させられる第三半導体領域１００３は、画素回路部１と周辺回路部２の少なくとも一方に存在すればよい。第一〜三実施形態は適宜組み合わせることができる。例えば画素回路部１の構成に関しては第二実施形態を採用し、周辺回路部２の構成に関しては第三実施形態を採用することができる。また、第一、二、三実施形態で説明したそれぞれのタイプの抵抗素子が周辺回路部２に混在している形態を採用することもできる。
以上の説明では、第二半導体領域１００２および第二ポリシリコン部材の双方を金属膜１３０と反応させて金属化合物層１３１および金属化合物層１３２を形成する形態を説明した。しかし、第二半導体領域１００２および第二ポリシリコン部材の一方を金属膜１３０と反応しないようにすることもできる。例えばポリシリコン部材については、単結晶シリコンに比べて導電率が高いため、金属化合物層を形成しなくてもよい。その場合には、上述した第一絶縁体膜２１０や第二絶縁体膜２２０によって形成された導電体部材によって、ポリシリコン部材のシリサイド化を阻害することができる。また、ポリシリコン部材を形成する際のパターニングに用いられるハードマスクを除去せずに残存させることで、このハードマスクをマスクとしてサリサイドプロセスを行うこともできる。
１ 画素回路部
２ 周辺回路部
１００ 半導体層
１００１ 第一半導体領域
１００２ 第二半導体領域
１００３ 第三半導体領域
１２２ ゲート電極
１２６ ゲート電極
１２８ ゲート電極
１３０ 金属膜
１３１ 金属化合物層
１３２ 金属化合物層
２１０ 第一絶縁体膜
２２０ 第二絶縁体膜
２３０ 第三絶縁体膜

Claims (20)

  1. 画素回路部と周辺回路部とを備える撮像装置の製造方法であって、
    前記画素回路部に位置する第一半導体領域と、前記周辺回路部に位置する第二半導体領域と、前記画素回路部および周辺回路部の少なくとも一方に位置する第三半導体領域とを覆う第一絶縁体膜を形成し、
    前記第一絶縁体膜の前記第一半導体領域の上に位置する第一部分を残存させつつ、前記第一絶縁体膜の前記第二半導体領域の上に位置する部分と、前記第一絶縁体膜の前記第三半導体領域の上に位置する部分とを除去し、
    前記第一半導体領域と、前記第二半導体領域と、前記第三半導体領域と、を覆う第二絶縁体膜を形成し、
    前記第二絶縁体膜の前記第三半導体領域の上に位置する第二部分を残存させつつ、前記第二絶縁体膜の前記第一部分の上に位置する部分と、前記第二絶縁体膜の前記第二半導体領域の上に位置する部分とを除去し、
    前記第一部分と、前記第二半導体領域と、前記第二部分とを覆う金属膜を形成し、
    前記金属膜と前記第二半導体領域とを反応させて金属化合物層を形成し、
    前記第一部分と、前記金属化合物層と、前記第二部分とを覆う第三絶縁体膜を形成し、
    前記第三絶縁体膜を貫通して前記金属化合物層に接触する導電体部材を形成することを特徴とする撮像装置の製造方法。
  2. 前記第一絶縁体膜の前記第三半導体領域の上に位置する部分を除去した後であって、前記第二絶縁体膜を形成する前に、前記第三半導体領域に不純物を導入する、請求項１に記載の撮像装置の製造方法。
  3. 前記第一絶縁体膜の前記第二半導体領域の上に位置する部分を除去した後であって、前記第二絶縁体膜を形成する前に、前記第二半導体領域に不純物を導入し、
    前記第二半導体領域への不純物の導入と、前記第三半導体領域への不純物の導入とを並行して行う、請求項２に記載の撮像装置の製造方法。
  4. 前記第一絶縁体膜の形成の前に、前記第一半導体領域および前記第二半導体領域に第一のドーズ量で不純物を導入し、
    前記第一絶縁体膜の前記第二半導体領域の上に位置する部分を除去した後であって、前記第二絶縁体膜を形成する前に、前記第二半導体領域および前記第三半導体領域に前記第一のドーズ量よりも高い第二のドーズ量で不純物を導入する、請求項１に記載の撮像装置の製造方法。
  5. 第一絶縁体膜の下であって前記第二半導体領域の上にはゲート電極が設けられており、前記第一絶縁体膜の前記第二半導体領域の上に位置する部分を除去する際に、前記第一絶縁体膜から前記ゲート電極に対するサイドウォールスペーサを形成する、請求項１乃至４のいずれか１項に記載の撮像装置の製造方法。
  6. 前記第三半導体領域は前記周辺回路部の抵抗素子が設けられる区域を含み、前記第一絶縁体膜の前記抵抗素子が設けられる前記区域の上に位置する部分を除去した後に、前記抵抗素子が設けられる前記区域に前記抵抗素子の不純物領域を形成し、前記第二部分は、前記抵抗素子の前記不純物領域を覆う、請求項１乃至５のいずれか１項に記載の撮像装置の製造方法。
  7. 前記第一半導体領域は前記画素回路部の光電変換素子の不純物領域を含み、前記第一絶縁体膜の前記第一半導体領域の上に残存させる前記第一部分は前記光電変換素子の不純物領域を覆い、前記第二絶縁体膜の前記光電変換素子の不純物領域の上に位置する部分を除去する、請求項１乃至６のいずれか１項に記載の撮像装置の製造方法。
  8. 前記第一半導体領域は前記画素回路部の容量素子の不純物領域を含み、前記第一絶縁体膜の前記第一半導体領域の上に残存させる前記第一部分は前記容量素子の前記不純物領域を覆い、前記第二絶縁体膜の前記容量素子の前記不純物領域の上に位置する部分を除去し、
    前記第一絶縁体膜の形成の前に、前記容量素子の前記不純物領域の形成のための前記第一半導体領域への不純物の導入と、前記第二半導体領域への不純物の導入とを並行して行う、請求項１乃至７のいずれか１項に記載の撮像装置の製造方法。
  9. 前記第一半導体領域は前記画素回路部の増幅素子の不純物領域を含み、前記第一絶縁体膜の前記第一半導体領域の上に残存させる前記第一部分は前記増幅素子の前記不純物領域を覆い、前記第二絶縁体膜の前記増幅素子の前記不純物領域の上に位置する部分を除去する、請求項１乃至８のいずれか１項に記載の撮像装置の製造方法。
  10. 前記第三半導体領域は前記画素回路部の基準電位を供給するためのコンタクトに対応する区域を含み、
    前記第一絶縁体膜の前記コンタクトに対応する前記区域の上に位置する部分を除去した後であって、前記第二絶縁体膜を形成する前に、前記コンタクトに対応する前記区域に不純物を導入する、請求項１乃至９のいずれか１項に記載の撮像装置の製造方法。
  11. 前記第三半導体領域は前記画素回路部のＬＤＤ構造を有するＭＯＳトランジスタの不純物領域を含み、前記第一絶縁体膜の前記ＭＯＳトランジスタの前記不純物領域の上に位置する部分を除去し、前記第二絶縁体膜の前記第三半導体領域の上に残存させる前記第二部分は前記ＭＯＳトランジスタの前記不純物領域を覆う、請求項１乃至１０のいずれか１項に記載の撮像装置の製造方法。
  12. 前記第一絶縁体膜は前記周辺回路部の抵抗素子の不純物領域を覆い、前記第二絶縁体膜は前記第一絶縁体膜の前記抵抗素子の前記不純物領域の上に位置する部分を覆う、請求項１乃至１１のいずれか１項に記載の撮像装置の製造方法。
  13. 前記第一絶縁体膜は、前記第一半導体領域の上に位置する第一ポリシリコン部材と、前記第二半導体領域の上に位置する第二ポリシリコン部材と、を覆うように形成され、
    前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する部分を残存させつつ、前記第一絶縁体膜の前記第二ポリシリコン部材の上に位置する部分を除去し、
    前記第二絶縁体膜は、前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材と、を覆うように形成され、
    前記第二絶縁体膜の前記第一ポリシリコン部材の上に位置する部分と、前記第二ポリシリコン部材の上に位置する部分とを除去する、請求項１乃至１２のいずれか１項に記載の撮像装置の製造方法。
  14. 前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材とを覆う金属膜を形成し、
    前記金属膜と前記第二ポリシリコン部材とを反応させてシリサイド層を形成する、請求項１乃至１３のいずれか１項に記載の撮像装置の製造方法。
  15. 画素回路部および周辺回路部を備える撮像装置の製造方法であって、
    画素回路部に位置する第一ポリシリコン部材と、前記周辺回路部に位置する第二ポリシリコン部材と、前記画素回路部および周辺回路部の少なくとも一方に位置する半導体領域と、を覆う第一絶縁体膜を形成し、
    前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する部分を残存させつつ、前記第一絶縁体膜の前記第二ポリシリコン部材の上に位置する部分と、前記第一絶縁体膜の前記半導体領域の上に位置する部分と、を除去し、
    前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材と、前記半導体領域と、を覆う第二絶縁体膜を形成し、
    前記第二絶縁体膜の前記半導体領域の上に位置する部分を残存させつつ、前記第二絶縁体膜の前記第一ポリシリコン部材の上に位置する部分と、前記第二ポリシリコン部材の上に位置する部分とを除去し、
    前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材と、前記半導体領域の上に位置する前記部分と、を覆う金属膜を形成し、
    前記金属膜と前記第二ポリシリコン部材とを反応させてシリサイド層を形成した後、前記金属膜の前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分を除去することを特徴とする撮像装置の製造方法。
  16. 画素回路部および周辺回路部を備える撮像装置の製造方法であって、
    画素回路部に位置する第一ポリシリコン部材と、前記周辺回路部に位置する第二ポリシリコン部材と、前記画素回路部および周辺回路部の少なくとも一方に位置する第三ポリシリコン部材と、を覆う第一絶縁体膜を形成し、
    前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する部分を残存させつつ、前記第一絶縁体膜の前記第二ポリシリコン部材の上に位置する部分と、前記第一絶縁体膜の前記第三ポリシリコン部材の上に位置する部分と、を除去し、
    前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材と、前記第三ポリシリコン部材と、を覆う第二絶縁体膜を形成し、
    前記第二絶縁体膜の前記第三ポリシリコン部材の上に位置する部分を残存させつつ、前記第二絶縁体膜の前記第一ポリシリコン部材の上に位置する部分と、前記第二ポリシリコン部材の上に位置する部分とを除去し、
    前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分と、前記第二ポリシリコン部材と、前記第三ポリシリコン部材の上に位置する前記部分と、を覆う金属膜を形成し、
    前記金属膜と前記第二ポリシリコン部材とを反応させた後、前記金属膜の前記第一絶縁体膜の前記第一ポリシリコン部材の上に位置する前記部分を除去することを特徴とする撮像装置の製造方法。
  17. 前記第一絶縁体膜の前記第二ポリシリコン部材の上に位置する前記部分を除去した後であって、前記第二絶縁体膜を形成する前に、前記半導体領域に不純物を導入する、請求項１５に記載の撮像装置の製造方法、または、
    前記第一絶縁体膜の前記第二半導体領域の上に位置する前記部分を除去した後であって、前記第二絶縁体膜を形成する前に、前記第三ポリシリコン部材に不純物を導入する、請求項１６に記載の撮像装置の製造方法。
  18. 前記第一絶縁体膜の前記第二ポリシリコン部材の上に位置する部分を除去する際に、前記第一絶縁体膜の一部を、前記第二ポリシリコン部材に対するサイドウォールスペーサとして残存させる、請求項１５乃至１７のいずれか１項に記載の撮像装置の製造方法。
  19. 前記第一絶縁体膜を形成した後に前記第二絶縁体膜を形成し、前記導電体部材を形成する前に前記第三絶縁体膜を平坦化する、請求項１乃至１８のいずれか１項に記載の撮像装置の製造方法。
  20. 前記第一絶縁体膜は窒化シリコン層および酸窒化シリコン層の少なくとも一方を含み、前記第二絶縁体膜は酸化シリコン層を含む、請求項１乃至１９のいずれか１項に記載の撮像装置の製造方法。
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