WO2023119955A1 - 半導体装置及び半導体装置の製造方法、撮像装置 - Google Patents

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康則 十河
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/144—Devices controlled by radiation
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    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device, a method for manufacturing a semiconductor device, and an imaging device.
  • a non-planar transistor having a vertical gate electrode and a channel is known as a semiconductor device used in a CMOS (Complementary Metal Oxide Semiconductor) image sensor (see, for example, Patent Document 1).
  • CMOS Complementary Metal Oxide Semiconductor
  • Patent Document 2 As a semiconductor device used in a CMOS image sensor, a MOS transistor (FinFET) with a recessed gate structure is known (see Patent Document 2, for example).
  • JP-A-2006-121093 Japanese Patent Application Laid-Open No. 2021-15891
  • the present disclosure has been made in view of such circumstances, and an object of the present disclosure is to provide a semiconductor device in which diffusion of impurities in the lateral direction is suppressed, a manufacturing method thereof, and an imaging device using this semiconductor device. do.
  • a semiconductor device includes a semiconductor substrate and a field effect transistor provided on a first main surface side of the semiconductor substrate.
  • the field effect transistor includes an N-type region provided on the first main surface side of the semiconductor substrate and serving as at least a portion of a source region or at least a portion of a drain region, and an insulation provided on the N-type region. and an N-type semiconductor layer provided on the N-type region with the insulating film interposed therebetween.
  • an N-type region can be formed by solid-phase diffusion of an N-type impurity from an N-type semiconductor layer through an insulating film into a semiconductor substrate. Since the N-type region is shallowly formed by solid-phase diffusion, it is possible to provide a semiconductor device in which lateral diffusion of N-type impurities is suppressed.
  • a method for manufacturing a semiconductor device includes forming an insulating film on a semiconductor substrate; forming an N-type semiconductor layer on the insulating film; heat-treating a semiconductor substrate to solid-phase diffuse an N-type impurity from the N-type semiconductor layer into the semiconductor substrate to form an N-type region that will be at least a portion of a source region or at least a portion of a drain region; ,including.
  • the N-type region can be formed by solid-phase diffusion of the N-type impurity from the N-type semiconductor layer through the insulating film into the semiconductor substrate.
  • the N-type region can be shallowly formed, and lateral diffusion of the N-type impurity can be suppressed.
  • An imaging device includes a photoelectric conversion element, and a semiconductor device for reading electric charges photoelectrically converted by the photoelectric conversion element.
  • the semiconductor device includes a semiconductor substrate and a field effect transistor provided on a first main surface side of the semiconductor substrate.
  • the field effect transistor includes an N-type region provided on the first main surface side of the semiconductor substrate and serving as at least a portion of a source region or at least a portion of a drain region, and an insulation provided on the N-type region. and an N-type semiconductor layer provided on the N-type region with the insulating film interposed therebetween.
  • a semiconductor device in which lateral diffusion of N-type impurities is suppressed can be used as a semiconductor device for reading electric charges photoelectrically converted by the photoelectric conversion element. As a result, it is possible to improve the readout performance of the imaging device.
  • FIG. 1 is a plan view schematically showing a configuration example of a semiconductor device according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a cross-sectional view schematically showing a configuration example of a semiconductor device according to Embodiment 1 of the present disclosure.
  • FIG. 3 is a cross-sectional view schematically showing a configuration example of a semiconductor device according to Embodiment 1 of the present disclosure.
  • FIG. 4A is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 4B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 4A is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 4B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 4C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 4D is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 4E is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 4F is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 4G is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 4H is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 5 is a plan view schematically showing the positional relationship between the opening formed in the process of FIG. 4E and the gate electrode.
  • FIG. 6 is a graph showing the diffusion length of N-type impurities when arsenic (As) is solid-phase diffused from an N+-type semiconductor layer to a semiconductor region (Example).
  • FIG. 7 is a graph showing the diffusion length of the N-type impurity when the N-type impurity is ion-implanted and thermally diffused (comparative example).
  • FIG. 8 is a plan view schematically showing a configuration example of a semiconductor device according to Embodiment 2 of the present disclosure.
  • FIG. 9 is a cross-sectional view schematically showing a configuration example of a semiconductor device according to Embodiment 2 of the present disclosure.
  • FIG. 10 is a cross-sectional view schematically showing a configuration example of a semiconductor device according to Embodiment 2 of the present disclosure.
  • FIG. 11A is a cross-sectional view showing a method for manufacturing a semiconductor device according to Embodiment 2 of the present disclosure in order of steps.
  • FIG. 11B is a cross-sectional view showing the manufacturing method of the semiconductor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 11C is a cross-sectional view showing the manufacturing method of the semiconductor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 11D is a cross-sectional view showing the manufacturing method of the semiconductor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 11E is a cross-sectional view showing the manufacturing method of the semiconductor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 11F is a cross-sectional view showing the manufacturing method of the semiconductor device according to the second embodiment of the present disclosure in order of steps.
  • FIG. 12 is a plan view schematically showing the positional relationship between the recess (recess pattern) formed in the process of FIG. 11C, the opening formed in the process of FIG. 11D, and the gate electrode.
  • FIG. 13 is a schematic diagram illustrating a configuration example of an imaging device according to Embodiment 3 of the present disclosure.
  • FIG. 14 is a circuit diagram showing a configuration example of a pixel unit according to Embodiment 3 of the present disclosure.
  • FIG. 15 is a plan view schematically showing the positional relationship between the opening and the gate electrode when the MOS transistor described in Embodiment 1 is used as the transfer transistor of the pixel unit PU.
  • directions may be explained using the terms X-axis direction, Y-axis direction, and Z-axis direction.
  • the X-axis direction and the Y-axis direction are directions parallel to the surface 2 a of the semiconductor substrate 2 .
  • the X-axis direction and the Y-axis direction are also referred to as horizontal directions.
  • the Z-axis direction is a direction perpendicular to the surface 2 a of the semiconductor substrate 2 .
  • the Z-axis direction is also referred to as the depth direction.
  • the X-axis direction, Y-axis direction and Z-axis direction are orthogonal to each other.
  • + attached to p or n which indicates the conductivity type of a semiconductor, means that the impurity concentration is relatively high compared to semiconductors not marked with +. However, even if the semiconductors are given the same p and p (or n and n), it does not mean that the semiconductors have exactly the same impurity concentration.
  • FIG. 1 is a plan view schematically showing a configuration example of a semiconductor device 1 according to Embodiment 1 of the present disclosure.
  • 2 and 3 are cross-sectional views schematically showing configuration examples of the semiconductor device 1 according to Embodiment 1 of the present disclosure.
  • FIG. 2 shows a cross section of the plan view shown in FIG. 1 taken along line X1-X1'.
  • FIG. 3 shows a cross section obtained by cutting the plan view shown in FIG. 1 along the line Y1-Y1'. 1, illustration of the N-type semiconductor layer 55 and the contact electrode 57 shown in FIG. 2 is omitted.
  • the semiconductor device 1 includes a semiconductor substrate 2 and an N-type MOS (Metal Oxide Semiconductor) transistor 3 (“field-effect transistor” in the present disclosure) provided on the semiconductor substrate 2. (an example of a “transistor”), and an element isolation layer 5 provided on the semiconductor substrate 2.
  • MOS Metal Oxide Semiconductor
  • the semiconductor substrate 2 is made of single crystal silicon, for example.
  • the semiconductor substrate 2 has a front surface 2a (an example of the “first main surface” of the present disclosure) and a back surface 2b located on the opposite side of the front surface 2a.
  • a MOS transistor 3 is provided on the surface 2 a side of the semiconductor substrate 2 .
  • the element isolation layer 5 is an insulating film for electrically isolating horizontally adjacent elements, and is composed of, for example, a silicon oxide film (SiO 2 film) embedded in a trench.
  • the MOS transistor 3 includes a P-type semiconductor region 10 in which a channel is formed, a gate insulating film 20 , a gate electrode 30 , sidewall insulating films 38 provided on side surfaces of the gate electrode 30 , and semiconductor substrate 2 . an insulating film 50 provided on the source region 41 and the drain region 42, respectively; and an N-type semiconductor layer 55 .
  • the N-type semiconductor layer 55 covers at least part of the sidewall insulating film 38 .
  • the semiconductor region 10 is, for example, a part of the semiconductor substrate 2 and is made of single crystal silicon.
  • the semiconductor region 10 is a P-type well region formed by ion-implanting a P-type impurity such as boron (B) into the N-type semiconductor substrate 2 and thermally diffusing the ions.
  • the gate insulating film 20 is provided so as to cover the upper surface of the semiconductor region 10 .
  • the upper surface of the semiconductor region 10 is part of the surface 2 a of the semiconductor substrate 2 .
  • the gate insulating film 20 is composed of, for example, a SiO 2 film.
  • the gate electrode 30 covers the semiconductor region 10 with the gate insulating film 20 interposed therebetween.
  • the gate electrode 30 is arranged to face the upper surface of the semiconductor region 10 with the gate insulating film 20 interposed therebetween.
  • the source region 41 is provided on the surface 2a of the semiconductor substrate 2 and its vicinity.
  • the source region 41 is connected to one side of the semiconductor region 10 in the X-axis direction.
  • the drain region 42 is provided on the surface 2a of the semiconductor substrate 2 and its vicinity.
  • the drain region 42 is connected to the other side of the semiconductor region 10 in the X-axis direction.
  • the source region 41 and the drain region 42 are each N-type.
  • the source region 41 has an N+ type region 411 (an example of the “N type region” of the present disclosure) and an N ⁇ type region 412 located around the N+ type region 411 .
  • Drain region 42 has an N+ type region 421 (an example of an “N type region” in this disclosure) and an N ⁇ type region 422 located around N+ type region 421 .
  • the insulating film 50 is, for example, a silicon nitride film (SiN film) or a silicon oxide film (SiO 2 film).
  • the thickness of the insulating film 50 is, for example, 5 ⁇ or more and 15 ⁇ or less.
  • the N-type semiconductor layer 55 is, for example, polysilicon, amorphous silicon, or SiGe. Also, the concentration of the N-type impurity in the N-type semiconductor layer 55 is, for example, 1 ⁇ 10 20 /cm 3 or more. Examples of N-type impurities contained in the N-type semiconductor layer 55 include arsenic (As), phosphorus (P), or both.
  • the contact electrode 57 is provided on the N-type semiconductor layer 55 .
  • the contact electrode 57 is composed of, for example, a barrier metal such as a conductive material and tungsten (W). Tungsten (W) is ohmically connected to the N-type semiconductor layer 55 via the barrier metal.
  • the N + -type region 411 of the source region 41 and the N + -type region 421 of the drain region 42 of the MOS transistor 3 have N-type impurities fixed to the semiconductor substrate 2 from the N-type semiconductor layer 55 through the insulating film 50 . It is formed by phase diffusion.
  • the peak concentration of N-type impurities in the N+-type regions 411 and 421 is 1 ⁇ 10 20 /cm 3 or more.
  • the N-type semiconductor layer 55 is ohmic-connected to the N+-type regions 411 and 421 through the insulating film 50 .
  • the contact electrode 57 and the N-type semiconductor layer 55 are ohmic-connected, and the N-type semiconductor layer 55 and the N+-type regions 411 and 421 are also ohmic-connected.
  • an ohmic connection is established between the contact electrode 57 and the N+ type region 411 and between the contact electrode 57 and the N+ type region 421, respectively.
  • the end (bottom) where the N-type impurity concentration is 1 ⁇ 10 17 /cm 3 or less exists within 0.1 ⁇ m from the surface 2 a of the semiconductor substrate 2 . That is, the depth from the surface 2a of the N+ type regions 411 and 421 is 0.1 ⁇ m or less.
  • the N + -type regions 411 and 421 are formed very shallow near the surface 2 a of the semiconductor substrate 2 .
  • the semiconductor device 1 includes a film forming device (including a CVD (Chemical Vapor Deposition) device, an ALD device (Atomic Layer Deposition), and a sputtering device), an etching device, a heat treatment device, an ion implantation device, and a CMP (Chemical Mechanical Polishing) device.
  • a film forming device including a CVD (Chemical Vapor Deposition) device, an ALD device (Atomic Layer Deposition), and a sputtering device
  • an etching device including a CHD (Chemical Vapor Deposition) device, an ALD device (Atomic Layer Deposition), and a sputtering device
  • etching device including a heat treatment device, an ion implantation device, and a CMP (Chemical Mechanical Polishing) device.
  • a heat treatment device including a heat treatment device, an ion implantation device, and a CMP (Chemical Mechanical Polishing) device.
  • CMP
  • FIGS. 4A to 4H are cross-sectional views showing the manufacturing method of the semiconductor device 1 according to the first embodiment of the present disclosure in order of steps.
  • Each cross section in FIGS. 4A to 4H corresponds to the X1-X1' cross section (XZ cross section) shown in FIG.
  • the manufacturing apparatus forms a P-type well region in the semiconductor substrate 2, forms the element isolation layer 5, and then thermally oxidizes the surface 2a of the semiconductor substrate 2 to form the gate insulating film 20.
  • the manufacturing equipment forms a polysilicon film on the gate insulating film 20 using the CVD method.
  • the manufacturing equipment forms a hard mask 61 on the polysilicon film.
  • the hard mask 61 has a shape that covers the region where the gate electrode 30 is formed and opens the other region.
  • the hard mask 61 is composed of, for example, a SiO 2 film.
  • the manufacturing equipment uses the hard mask 61 as a mask to etch and remove the polysilicon film. Thereby, the manufacturing apparatus forms the gate electrode 30 .
  • the manufacturing apparatus uses the hard mask 61 as a mask to ion-implant an N-type impurity such as phosphorus (P) or arsenic (As) into the front surface 2a side of the semiconductor substrate 2 .
  • an N-type impurity such as phosphorus (P) or arsenic (As)
  • the semiconductor substrate 2 is heat-treated to activate the ion-implanted N-type impurity.
  • the N ⁇ -type region 412 of the source region 41 and the N ⁇ -type region 422 of the drain region 42 are formed in self-alignment with the gate electrode 30 .
  • the heat treatment for forming the N ⁇ -type regions 412 and 422 is not performed here, and may be performed together with the heat treatment in a later step (for example, the heat treatment for forming the N + -type regions 411 and 412). .
  • the manufacturing apparatus sequentially deposits a SiO 2 film and a SiN film by, for example, a CVD method, and etch backs the deposited film.
  • sidewall insulating films 38 are formed on the side surfaces of the gate electrode 30, as shown in FIG. 4B.
  • the manufacturing apparatus forms an insulating film 50 on the surface 2a of the semiconductor substrate 2.
  • the manufacturing apparatus forms the insulating film 50 to a thickness of 5 ⁇ or more and 15 ⁇ or less by the ALD method.
  • the insulating film 50 is a SiN film or a SiO2 film.
  • the insulating film 50 is continuously provided on the surface 2 a of the semiconductor substrate 2 , the sidewall insulating film 38 and the hard mask 61 .
  • the manufacturing equipment forms the first interlayer insulating film 63 on the surface 2a of the semiconductor substrate 2 by the CVD method.
  • the manufacturing apparatus forms a resist pattern (not shown) on the first interlayer insulating film 63 and etches the first interlayer insulating film 63 using the resist pattern as a mask.
  • the manufacturing apparatus forms openings H1 and H2 in the first interlayer insulating film 63 over the N ⁇ -type regions 412 and 422 .
  • FIG. 5 is a plan view schematically showing the positional relationship between the openings H1 and H2 formed in the process of FIG. 4E and the gate electrode 30.
  • FIG. 4E and 5 the openings H1 and H2 are formed in self-alignment with the gate electrode 30. As shown in FIGS. 4E and 5, the openings H1 and H2 are formed in self-alignment with the gate electrode 30. As shown in FIGS. 4E and 5, the openings H1 and H2 are formed in self-alignment with the gate electrode 30. As shown in FIGS.
  • the manufacturing apparatus deposits an N-type semiconductor layer 55 doped with an N-type impurity over the entire upper surface 2a of the semiconductor substrate 2 by the CVD method to form openings H1 and H2. embed.
  • the N-type semiconductor layer 55 is, for example, polysilicon, amorphous silicon, or SiGe.
  • the concentration of the N-type impurity in the N-type semiconductor layer 55 is, for example, 1 ⁇ 10 20 /cm 3 or more.
  • Examples of N-type impurities contained in the N-type semiconductor layer 55 include arsenic (As), phosphorus (P), or both.
  • the manufacturing apparatus heat-treats the N-type semiconductor layer 55 and the semiconductor substrate 2 (that is, the entire substrate) so that the N-type impurities form a solid phase from the N-type semiconductor layer 55 to the semiconductor substrate 2 via the insulating film 50 . Diffuse.
  • the heat treatment conditions are, for example, a heat treatment temperature of 1015° C. and a heat treatment time of 10 minutes.
  • the manufacturing apparatus forms an N+ type region 411 of the source region 41 and an N+ type region 421 of the drain region 42 .
  • the manufacturing equipment etches back the N-type semiconductor layer 55 .
  • the N-type semiconductor layer 55 is separated into a portion connected to the N+ type region 411 (hereinafter also referred to as a source pad) and a portion connected to the N+ type region 412 (hereinafter also referred to as a drain pad).
  • the manufacturing apparatus forms a second interlayer insulating film 65 entirely above the surface 2a of the semiconductor substrate 2 by the CVD method.
  • the manufacturing equipment forms a resist pattern (not shown) on the second interlayer insulating film 65 and etches the second interlayer insulating film 65 using the resist pattern as a mask.
  • the manufacturing apparatus provides an opening over the source pad (hereinafter also referred to as a source opening) and an opening over the drain pad (hereinafter also referred to as a drain opening) in the second interlayer insulating film 65. to form
  • the manufacturing apparatus sequentially forms a barrier metal and tungsten (W) over the entire upper surface 2a of the semiconductor substrate 2 by, for example, a CVD method or a sputtering method, and forms a source opening and a drain opening. embed.
  • the manufacturing equipment performs a CMP process on the tungsten (W) film to expose the second interlayer insulating film 65 from under the tungsten (W) film. Thereby, the manufacturing equipment forms contact electrodes 57 on the source pad and the drain pad, respectively.
  • the semiconductor device 1 according to the first embodiment is completed.
  • the present inventor conducted an experiment to compare the diffusion length of N-type impurities by solid-phase diffusion and the diffusion length of N-type impurities by ion implantation.
  • Example FIG. 6 is a graph showing the diffusion length of an N-type impurity when arsenic (As) is solid-phase diffused from an N+ type semiconductor layer to a semiconductor region (Example).
  • the vertical axis indicates the depth from the surface of the silicon (Si) substrate, and the vertical axis indicates the concentration of arsenic (As).
  • 0 on the horizontal axis means the surface of the Si substrate.
  • the present inventor prepared a sample in which a 10.5 ⁇ SiN film was deposited on the surface of a Si substrate and As-doped polysilicon was deposited thereon.
  • the present inventor subjected this sample to heat treatment at 1015° C. for 10 minutes, and evaluated the diffusion concentration and diffusion length of As by SIMS (Secondary Ion Mass Spectrometry) evaluation.
  • SIMS Secondary Ion Mass Spectrometry
  • FIG. 6 it was confirmed that the heat treatment diffused As in the Si substrate in the depth direction of the Si substrate.
  • the peak concentration of As after heat treatment was confirmed to be 1 ⁇ 10 20 /cm 3 near the surface of the Si substrate.
  • the depth (ie, diffusion length) at which the As concentration is 1 ⁇ 10 17 /cm 3 was 0.08 ⁇ m from the surface of the Si substrate. From this result, it was confirmed that a steep and high-dose profile could be formed in the example.
  • a diffusion profile having a peak concentration of N-type impurities of 1 ⁇ 10 20 /cm 3 or more and a minimum concentration of N-type impurities of 1 ⁇ 10 17 /cm 3 is formed within 0.1 ⁇ m from the surface of the Si substrate. It was confirmed that it can be formed in depth.
  • FIG. 7 is a graph showing the diffusion length of the N-type impurity when the N-type impurity is ion-implanted and thermally diffused (comparative example).
  • the vertical axis indicates the depth from the surface of the silicon (Si) substrate, and the vertical axis indicates the concentration of arsenic (As).
  • the present disclosure person prepared a sample in which arsenic (As) was ion-implanted into the surface of a Si substrate.
  • the ion implantation conditions were an implantation energy of 5 keV and a high dose (3 ⁇ 10 15 /cm 2 ).
  • the present inventor performed heat treatment (RTA) on this sample at 1000° C. for 10 seconds, and evaluated the diffusion concentration and diffusion length of As by SIMS evaluation.
  • the heat treatment temperature is lower than that of the example, and the heat treatment time is sufficiently shorter.
  • the heat treatment temperature of the example is 1015°C, while the heat treatment temperature of the comparative example is 1000°C.
  • the heat treatment time of the example is 10 minutes, while the heat treatment time of the comparative example is 10 seconds.
  • the comparative example had a sufficiently smaller thermal history than the example, but the diffusion length was longer in the comparative example.
  • the diffusion length of the example was 0.08 ⁇ m, while the diffusion length of the comparative example was 0.5 ⁇ m or more. From this result, it was confirmed that the diffusion length was suppressed in the example more than in the comparative example. It was confirmed that the diffusion length of the example was suppressed to about 1/5 of the diffusion length of the comparative example.
  • FIGS. 6 and 7 show the diffusion length in the depth direction of the Si substrate, it is believed that the diffusion length in the lateral direction of the Si substrate exhibits the same tendency as in the depth direction.
  • the semiconductor device 1 includes the semiconductor substrate 2 and the MOS transistor 3 provided on the front surface 2a side of the semiconductor substrate 2 .
  • the MOS transistor 3 is provided on the surface 2a side of the semiconductor substrate 2, and is provided on the N + -type regions 411 and 421 that form at least a portion of the source region 41 or at least a portion of the drain region 42, and on the N + -type regions 411 and 421. and an N-type semiconductor layer 55 provided on the N + -type regions 411 and 421 with the insulating film 50 interposed therebetween.
  • an N-type impurity for example, arsenic (As), phosphorus (P), or both
  • As arsenic
  • P phosphorus
  • the manufacturing method of the semiconductor device 1 according to the first embodiment of the present disclosure includes a step of forming an insulating film 50 on a semiconductor substrate 2, a step of forming an N-type semiconductor layer 55 on the insulating film 50, and a step of forming an N-type semiconductor layer 55 is formed on the semiconductor substrate 2 to solid-phase diffuse the N-type impurities from the N-type semiconductor layer 55 into the semiconductor substrate 2 to form the N + -type regions 411 and 421 that will become the source or drain of the MOS transistor 3 .
  • the N + -type regions 411 and 421 can be formed by solid-phase diffusion of the N-type impurities from the N-type semiconductor layer 55 to the semiconductor substrate 2 through the insulating film 50 .
  • the N + -type regions 411 and 421 can be shallowly formed, and lateral diffusion of the N-type impurity can be suppressed.
  • the diffusion of the N-type impurities in the lateral direction can be suppressed, the occurrence of the short channel effect in the MOS transistor 3 can be suppressed, and the effective gate length can be lengthened.
  • the N + -type regions 411 and 421 can be formed with high concentration. Thereby, each contact resistance of the source region 41 and the drain region 42 can be reduced.
  • Embodiment 2 The technology of the present disclosure may be applied to a MOS transistor with a recessed gate structure called FinFET, for example.
  • FIG. 8 is a plan view schematically showing a configuration example of a semiconductor device 1A according to Embodiment 2 of the present disclosure.
  • 9 and 10 are cross-sectional views schematically showing configuration examples of a semiconductor device 1A according to Embodiment 2 of the present disclosure.
  • FIG. 9 shows a cross section of the plan view shown in FIG. 8 taken along line X2-X2'.
  • FIG. 10 shows a cross section obtained by cutting the plan view shown in FIG. 8 along the line Y2-Y2'. 8, illustration of the N-type semiconductor layer 55 and the contact electrode 57 shown in FIG. 9 is omitted.
  • the semiconductor region 10 is a portion formed by etching a portion of the semiconductor substrate 2 on the surface 2a side.
  • the conductivity type of the semiconductor region 10 is P type.
  • the shape of the semiconductor region 10 is, for example, a fin shape.
  • the semiconductor region 10 has, for example, a shape that is long in the X-axis direction and short in the Y-axis direction.
  • a first trench h1 is provided on one side of the semiconductor region 10 and a second trench h2 is provided on the other side of the semiconductor region 10 in the Y-axis direction.
  • the first trench h1 and the second trench h2 are opened on the front surface 2a side of the semiconductor substrate 2, respectively.
  • the gate insulating film 20 continuously covers the top surface 10a of the semiconductor region 10, the first side surface 10b and the second side surface 10c of the semiconductor region 10, the bottom surface of the first trench h1 and the bottom surface of the second trench h2. is provided.
  • the first side surface 10b of the semiconductor region 10 is located on one side of the upper surface 10a in the Y-axis direction.
  • the second side surface 10c of the semiconductor region 10 is located on the other side of the upper surface 10a in the Y-axis direction.
  • the gate insulating film 20 is composed of, for example, a SiO 2 film.
  • the gate electrode 30 covers the semiconductor region 10 with the gate insulating film 20 interposed therebetween.
  • the gate electrode 30 has a first portion 301 facing the top surface 10a of the semiconductor region 10 with the gate insulating film 20 interposed therebetween, and a second portion 302 facing the first side surface 10b of the semiconductor region 10 with the gate insulating film 20 interposed therebetween. , and a third portion 303 facing the second side surface 10c of the semiconductor region 10 with the gate insulating film 20 interposed therebetween.
  • a second portion 302 and a third portion 303 are connected to the lower surface of the first portion 301, respectively.
  • a second portion 302 of the gate electrode 30 is arranged in the first trench h1.
  • a third portion 303 of the gate electrode 30 is arranged in the second trench h2.
  • the semiconductor region 10 is sandwiched from the Y-axis direction by a second portion 302 arranged in the first trench h1 and a third portion 303 arranged in the second trench h2.
  • the gate electrode 30 can simultaneously apply a gate voltage to the upper surface 10a, the first side surface 10b, and the second side surface 10c of the semiconductor region 10.
  • the gate electrode 30 is composed of, for example, an impurity-doped polysilicon (Poly-Si) film.
  • a MOS transistor 3A according to Embodiment 2 of the present disclosure (an example of a “field effect transistor” of the present disclosure) has a first trench h1 and a second trench h2, a second portion 302 and a third portion 303 of the gate electrode 30.
  • the MOS transistor 3A may be called a FinFET (Fin Field Effect Transistor) because the semiconductor region 10 has a fin shape.
  • the MOS transistor 3A may be called a recessed FinFET from the above two shapes.
  • the N + -type region 411 of the source region 41 and the N + -type region 421 of the drain region 42 of the MOS transistor 3A are separated from the N-type semiconductor layer 55 through the insulating film 50 . It is formed by solid-phase diffusion of N-type impurities into the substrate 2 .
  • the peak concentration of N-type impurities in the N+-type regions 411 and 421 is 1 ⁇ 10 20 /cm 3 or more.
  • the N-type semiconductor layer 55 is ohmic-connected to the N+-type regions 411 and 421 through the insulating film 50 .
  • the contact electrode 57 and the N-type semiconductor layer 55 are ohmic-connected, and the N-type semiconductor layer 55 and the N+-type regions 411 and 421 are also ohmic-connected. As a result, an ohmic connection is established between the contact electrode 57 and the N+ type region 411 and between the contact electrode 57 and the N+ type region 421, respectively.
  • the end portions where the N-type impurity concentration is 1 ⁇ 10 17 /cm 3 or less exist within 0.1 ⁇ m from the surface 2 a of the semiconductor substrate 2 . That is, the depth from the surface 2a of the N+ type regions 411 and 421 is 0.1 ⁇ m or less.
  • the N + -type regions 411 and 421 are formed very shallow near the surface 2 a of the semiconductor substrate 2 .
  • 11A to 11F are cross-sectional views showing the manufacturing method of the semiconductor device 1A according to the second embodiment of the present disclosure in order of steps.
  • 11A to 11F correspond to the X2-X2' cross section (XZ cross section) shown in FIG.
  • the manufacturing equipment etches the surface 2a side of the semiconductor substrate 2 to form the first trench h1 and the second trench h2 (see FIG. 10). As a result, Fin-shaped semiconductor regions 10 (see FIG. 10) are formed in the semiconductor substrate 2 .
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 2 to form the gate insulating film 20 on the upper surface 10a of the semiconductor region 10 and the first side surface 10b and the second side surface 10c (see FIG. 10).
  • the manufacturing equipment forms a polysilicon film on the gate insulating film 20 using the CVD method.
  • the polysilicon film fills the first trench h1 and the second trench h2.
  • the manufacturing equipment forms a hard mask 61 on the polysilicon film.
  • the hard mask 61 has a shape that covers the region where the gate electrode 30 is formed and opens the other regions.
  • the hard mask 61 is composed of, for example, a SiO 2 film.
  • the manufacturing apparatus uses the hard mask 61 as a mask to etch and remove the polysilicon film. Thereby, the manufacturing apparatus forms the gate electrode 30 .
  • the manufacturing apparatus uses the hard mask 61 as a mask to ion-implant an N-type impurity such as phosphorus (P) or arsenic (As) into the front surface 2a side of the semiconductor substrate 2 .
  • an N-type impurity such as phosphorus (P) or arsenic (As)
  • the semiconductor substrate 2 is heat-treated to activate the ion-implanted N-type impurity.
  • the N ⁇ -type region 412 of the source region 41 and the N ⁇ -type region 422 of the drain region 42 are formed in self-alignment with the gate electrode 30 .
  • the heat treatment for forming the N ⁇ -type regions 412 and 422 is not performed here, and may be performed together with the heat treatment in a later step (for example, the heat treatment for forming the N + -type regions 411 and 412). .
  • the manufacturing apparatus sequentially deposits a SiO 2 film and a SiN film by, for example, a CVD method, and etch backs the deposited film. Thereby, as shown in FIG. 11B, the manufacturing apparatus forms sidewall insulating films 38 on the side surfaces of the gate electrode 30 .
  • the manufacturing equipment etches the front surface 2a side of the semiconductor substrate 2 (that is, recesses).
  • the manufacturing apparatus forms recesses H11 in the region where the source is formed and the region where the drain is formed in the semiconductor substrate 2, respectively.
  • the etching conditions are adjusted so that the depth of the recess H11 from the surface 2a is, for example, the same (or substantially the same) as the thickness of the isolation layer 5 from the surface 2a.
  • the manufacturing apparatus forms the insulating film 50 on the surface 2 a of the semiconductor substrate 2 .
  • the manufacturing apparatus forms the insulating film 50 to a thickness of 5 ⁇ or more and 15 ⁇ or less by the ALD method.
  • the insulating film 50 is a SiN film or a SiO2 film.
  • the insulating film 50 is continuously provided on the surface 2a (including the bottom surface and the inner side surface of the recess H11) of the semiconductor substrate 2, the sidewall insulating film 38, and the hard mask 61. As shown in FIG.
  • the manufacturing equipment forms the first interlayer insulating film 63 on the surface 2a of the semiconductor substrate 2 by the CVD method.
  • the manufacturing apparatus partially etches the first interlayer insulating film 63 to form openings H1 and H2 connected to the recess H11 on the recess H11 formed in the recess step.
  • FIG. 12 is a plan view schematically showing the positional relationship between the recess H11 (recess pattern) formed in the process of FIG. 11C, the openings H1 and H2 formed in the process of FIG. 11D, and the gate electrode 30.
  • the openings H1 and H2 are formed so as to entirely cover the recess H11 (recess pattern) in plan view. Further, the openings H1 and H2 are formed by self-alignment with respect to the gate electrode 30 .
  • the manufacturing apparatus deposits an N-type semiconductor layer 55 doped with an N-type impurity over the entire surface 2a of the semiconductor substrate 2 by the CVD method to form openings H1 and H2. embed.
  • the N-type semiconductor layer 55 is, for example, polysilicon, amorphous silicon, or SiGe.
  • the concentration of the N-type impurity in the N-type semiconductor layer 55 is, for example, 1 ⁇ 10 20 /cm 3 or more.
  • Examples of N-type impurities contained in the N-type semiconductor layer 55 include arsenic (As), phosphorus (P), or both.
  • the manufacturing apparatus heat-treats the N-type semiconductor layer 55 and the semiconductor substrate 2 (that is, the entire substrate) so that the N-type impurities form a solid phase from the N-type semiconductor layer 55 to the semiconductor substrate 2 via the insulating film 50 . Diffuse.
  • the heat treatment conditions are, for example, a heat treatment temperature of 1015° C. and a heat treatment time of 10 minutes.
  • the manufacturing equipment forms an N+ type region 411 of the source region 41 and an N+ type region 421 of the drain region 42 .
  • the manufacturing equipment etches back the N-type semiconductor layer 55 .
  • the N-type semiconductor layer 55 is separated into a portion (source pad) connected to the N+ type region 411 and a portion (drain pad) connected to the N+ type region 412 .
  • the manufacturing apparatus forms a second interlayer insulating film 65 entirely above the surface 2a of the semiconductor substrate 2 by the CVD method.
  • the manufacturing equipment partially etches the second interlayer insulating film 65 to form a source opening and a drain opening in the second interlayer insulating film 65 .
  • the manufacturing apparatus sequentially forms a barrier metal and tungsten (W) over the entire surface 2a of the semiconductor substrate 2 by, for example, CVD or sputtering, and performs CMP processing on the tungsten (W) film. to expose the second interlayer insulating film 65 from under the tungsten (W) film. Thereby, the manufacturing equipment forms contact electrodes 57 on the source pad and the drain pad, respectively.
  • the semiconductor device 1A according to the second embodiment is completed.
  • the MOS transistor 3A and its manufacturing method according to the second embodiment have the same effect as the MOS transistor 3 and its manufacturing method according to the first embodiment.
  • the N + -type regions 411 and 421 can be formed by solid phase diffusion of N-type impurities from the N-type semiconductor layer 55 to the semiconductor substrate 2 through the insulating film 50 .
  • the N + -type regions 411 and 421 can be shallowly formed, and lateral diffusion of the N-type impurity can be suppressed.
  • the lateral diffusion of N-type impurities can be suppressed, the occurrence of the short channel effect in the MOS transistor 3A can be suppressed, and the effective gate length can be lengthened.
  • the N + -type regions 411 and 421 can be formed with high concentration. Thereby, each contact resistance of the source region 41 and the drain region 42 can be reduced.
  • the MOS transistor 3A is a FinFET.
  • the gate electrode 30 can simultaneously apply a gate voltage to the semiconductor region 10 from a total of three directions, ie, the upper side and the left and right sides. As a result, the gate electrode 30 can completely deplete the semiconductor region 10, and the S value indicating the sub-threshold characteristics of the MOS transistor 3A can be reduced. High-speed switching operation of the MOS transistor 3A becomes possible.
  • the N-type semiconductor layer 55 is arranged in the recess H11 formed by the recess in the semiconductor substrate 2 .
  • the N-type semiconductor layer 55 on the N+-type region 411 functions as a high-concentration layer of the source region 41 in the same manner as the N+-type region 411 .
  • the N-type semiconductor layer 55 on the N+-type region 421 functions as a high-concentration layer of the drain region 42 similarly to the N+-type region 421 . Due to the N-type semiconductor layer 55 embedded in the concave portion H11, the depth of the high concentration layer of the source region 41 and the depth of the high concentration layer of the drain region 42 are increased, for example, to the same depth as the element isolation layer 5. . This makes it possible to reduce the on-resistance of the MOS transistor 3A.
  • the semiconductor device 1 according to the semiconductor device 1 according to the first embodiment or the semiconductor device 1A according to the second embodiment can be applied to an imaging device.
  • An example of an imaging device to which the semiconductor devices 1 and 1A are applied will be described below.
  • FIG. 13 is a schematic diagram showing a configuration example of the imaging device 100 according to Embodiment 3 of the present disclosure.
  • the imaging device 100 includes a first board section 110 , a second board section 120 and a third board section 130 .
  • the imaging device 100 is an imaging device having a three-dimensional structure configured by bonding a first substrate portion 110, a second substrate portion 120, and a third substrate portion 130 together.
  • the first substrate portion 110, the second substrate portion 120, and the third substrate portion 130 are laminated in this order.
  • the first substrate section 110 has a semiconductor substrate 111 and a plurality of sensor pixels 112 provided on the semiconductor substrate 111 .
  • the multiple sensor pixels 112 perform photoelectric conversion.
  • a plurality of sensor pixels 112 are provided in a matrix in a pixel region 113 on the first substrate section 110 .
  • the second substrate section 120 includes a semiconductor substrate 121, a readout circuit 122 provided on the semiconductor substrate 121, a plurality of pixel drive lines 123 provided on the semiconductor substrate 121 and extending in the row direction, and a plurality of pixel drive lines 123 provided on the semiconductor substrate 121. and a plurality of vertical signal lines 124 extending in the column direction.
  • the readout circuit 122 outputs pixel signals based on the charges output from the sensor pixels 112 .
  • One readout circuit 122 is provided for every four sensor pixels 112 .
  • the third substrate section 130 has a semiconductor substrate 131 and a logic circuit 132 provided on the semiconductor substrate 131 .
  • the logic circuit 132 has a function of processing pixel signals, and has, for example, a vertical drive circuit 133 , a column signal processing circuit 134 , a horizontal drive circuit 135 and a system control circuit 136 .
  • the vertical drive circuit 133 sequentially selects the plurality of sensor pixels 112 in units of rows.
  • the column signal processing circuit 134 performs, for example, correlated double sampling (CDS) processing on pixel signals output from each sensor pixel 112 in a row selected by the vertical drive circuit 133 .
  • the column signal processing circuit 134 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data corresponding to the amount of light received by each sensor pixel 112 .
  • the horizontal driving circuit 135, for example, sequentially outputs the pixel data held in the column signal processing circuit 134 to the outside.
  • the system control circuit 136 controls driving of each block (vertical drive circuit 133, column signal processing circuit 134, and horizontal drive circuit 135) in the logic circuit 132.
  • FIG. 14 is a circuit diagram showing a configuration example of a pixel unit PU according to Embodiment 3 of the present disclosure.
  • four sensor pixels 112 are electrically connected to one readout circuit 122 to constitute one pixel unit PU.
  • the four sensor pixels 112 share one readout circuit 122 , and each output of the four sensor pixels 112 is input to the shared readout circuit 122 .
  • Each sensor pixel 112 has components in common with each other.
  • identification numbers (1, 2, 3, 4) is given.
  • the identification numbers at the end of the reference numerals of the components of each sensor pixel 112 are omitted.
  • Each sensor pixel 112 includes, for example, a photodiode PD (an example of a “photoelectric conversion element” of the present disclosure), a transfer transistor TR electrically connected to the photodiode PD, and a photodiode PD via the transfer transistor TR. and a floating diffusion FD that temporarily holds the output charge.
  • the photodiode PD performs photoelectric conversion to generate charges according to the amount of light received.
  • a cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and an anode of the photodiode PD is electrically connected to a reference potential line (eg ground).
  • a drain of the transfer transistor TR is electrically connected to the floating diffusion FD, and a gate electrode of the transfer transistor TR is electrically connected to the pixel drive line 123 .
  • the transfer transistor TR is, for example, a CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • the floating diffusions FD of each sensor pixel 112 sharing one readout circuit 122 are electrically connected to each other and to the input terminal of the common readout circuit 122 .
  • the readout circuit 122 has, for example, an amplification transistor AMP, a reset transistor RST, and a selection transistor SEL. Note that the selection transistor SEL may be omitted if necessary.
  • the source of the reset transistor RST (the input terminal of the readout circuit 122) is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the amplification transistor AMP.
  • a gate electrode of the reset transistor RST is electrically connected to the pixel drive line 123 (see FIG. 13).
  • a source of the amplification transistor AMP is electrically connected to a drain of the selection transistor SEL, and a gate electrode of the amplification transistor AMP is electrically connected to a source of the reset transistor RST.
  • the source of the selection transistor SEL (the output terminal of the readout circuit 122) is electrically connected to the vertical signal line 124, and the gate electrode of the selection transistor SEL is electrically connected to the pixel driving line 123 (see FIG. 13).
  • the transfer transistor TR transfers the charge of the photodiode PD to the floating diffusion FD when the transfer transistor TR is turned on.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential.
  • the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 122 .
  • the amplification transistor AMP generates, as a pixel signal, a voltage signal corresponding to the level of the charge held in the floating diffusion FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of charge generated in the photodiode PD.
  • the amplification transistor AMP amplifies the potential of the floating diffusion FD when the selection transistor SEL is turned on, and outputs a voltage corresponding to the potential to the column signal processing circuit 134 via the vertical signal line 124 .
  • the MOS transistor 3 described in the first embodiment or the MOS transistor 3A described in the second embodiment is added to one or more of the reset transistor RST, amplification transistor AMP, transfer transistor TR, and selection transistor SEL. is used.
  • the transfer transistor TR is provided on the first substrate section 110 .
  • the MOS transistor 3 described in the first embodiment or the MOS transistor 3A described in the second embodiment may be used as the transfer transistor TR.
  • the semiconductor substrate 111 corresponds to the semiconductor substrate 2 described in the first and second embodiments.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are provided on the second substrate section 120 .
  • the MOS transistor 3 described in the first embodiment or the MOS transistor 3A described in the second embodiment may be used for one or more of the reset transistor RST, amplification transistor AMP, and selection transistor SEL.
  • FIG. 15 is a plan view schematically showing the positional relationship between the opening H1 and the gate electrode 30 when the MOS transistor 3 described in Embodiment 1 is used as the transfer transistor TR of the pixel unit PU.
  • floating diffusion FD corresponds to the source region of MOS transistor 3 .
  • the opening H1 opening above the source region need not be formed in self-alignment with the gate electrode 30. .
  • the imaging device 100 includes a photodiode PD and a semiconductor device for reading charges photoelectrically converted by the photodiode PD.
  • the imaging device 100 includes a semiconductor device 1 (or a semiconductor device 1A) as at least part of this semiconductor device. Since the semiconductor device 1 (or the semiconductor device 1A) suppresses the lateral diffusion of the N-type impurities, it is possible to suppress the occurrence of the short channel effect and increase the effective gate length. In addition, since the lateral diffusion of the N-type impurity is suppressed, the source region 41 and the drain region 42 can be formed with high concentration, and the contact resistance of the source region 41 and the drain region 42 can be reduced. can. Accordingly, it is possible to improve the readout performance of the imaging device 100 .
  • the present disclosure can also take the following configuration.
  • a semiconductor substrate a field effect transistor provided on the first main surface side of the semiconductor substrate;
  • the field effect transistor is an N-type region provided on the first main surface side of the semiconductor substrate and serving as at least part of a source region or at least part of a drain region; an insulating film provided on the N-type region; and an N-type semiconductor layer provided on the N-type region with the insulating film interposed therebetween.
  • the insulating film has a film thickness of 5 ⁇ or more and 15 ⁇ or less.
  • a peak concentration of the N-type impurity in the N-type region is 1 ⁇ 10 20 /cm 3 or more, (1) or (2) above, wherein the end portion where the N-type impurity concentration is 1 ⁇ 10 17 /cm 3 or less in the N-type region exists within 0.1 ⁇ m from the first main surface of the semiconductor substrate. ).
  • the N-type semiconductor layer has an N-type impurity concentration of 1 ⁇ 10 20 /cm 3 or more.
  • the semiconductor device according to (4), wherein the N-type semiconductor layer is polysilicon, amorphous silicon, or SiGe.
  • the field effect transistor is a semiconductor region in which a channel is formed; a gate electrode covering the semiconductor region; a gate insulating film disposed between the semiconductor region and the gate electrode; a sidewall insulating film arranged on the side surface of the gate electrode; The semiconductor device according to any one of (1) to (5), wherein the N-type semiconductor layer covers at least part of the sidewall insulating film.
  • the field effect transistor is a semiconductor region in which a channel is formed; a gate electrode covering the semiconductor region; a gate insulating film disposed between the semiconductor region and the gate electrode;
  • the semiconductor region is the top surface and a first side surface located on one side of the upper surface in the gate width direction of the gate electrode; a second side surface located on the other side of the top surface in the gate width direction;
  • the gate electrode is a first portion facing the top surface with the gate insulating film interposed therebetween; a second portion facing the first side surface with the gate insulating film interposed therebetween;
  • the semiconductor device according to any one of (1) to (6), having a third portion facing the second side surface with the gate insulating film interposed therebetween.

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Abstract

不純物の横方向への拡散が抑制された半導体装置及びその製造方法と、この半導体装置を用いた撮像装置とを提供する。半導体装置は、半導体基板と、半導体基板の第１主面側に設けられた電界効果トランジスタと、を備える。電界効果トランジスタは、半導体基板の第１主面側に設けられ、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域と、Ｎ型領域上に設けられた絶縁膜と、絶縁膜を介してＮ型領域上に設けられたＮ型半導体層と、を有する。

Description

半導体装置及び半導体装置の製造方法、撮像装置
　本開示は、半導体装置及び半導体装置の製造方法、撮像装置に関する。
　ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに用いられる半導体装置として、垂直ゲート電極及びチャネルを有する非平面トランジスタが知られている（例えば、特許文献１参照）。
　また、ＣＭＯＳイメージセンサに用いられる半導体装置として、掘り込みゲート構造のＭＯＳトランジスタ（ＦｉｎＦＥＴ）が知られている（例えば、特許文献２参照）。
特開２００６－１２１０９３号公報 特開２０２１－１５８９１号公報
　ＦｉｎＦＥＴにおいて、ソース領域及びドレイン領域を深く形成することで、画素のノイズ特性を改善することが可能である。しかし、ソース領域及びドレイン領域を深く形成するために不純物を深くイオン注入すると、不純物の横方向への拡散が大きくなる。これにより、短チャネル効果が生じ、実効ゲート長が短くなる可能性がある。また、不純物の横方向への拡散が大きいと、不純物濃度が高いソース領域及びドレイン領域を形成することが困難となり、ソース領域及びドレイン領域の各コンタクト抵抗の低減が困難となる可能性がある。
　本開示はこのような事情に鑑みてなされたもので、不純物の横方向への拡散が抑制された半導体装置及びその製造方法と、この半導体装置を用いた撮像装置とを提供することを目的とする。
　本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備える。前記電界効果トランジスタは、前記半導体基板の前記第１主面側に設けられ、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域と、前記Ｎ型領域上に設けられた絶縁膜と、前記絶縁膜を介して前記Ｎ型領域上に設けられたＮ型半導体層と、を有する。
　これによれば、電界効果トランジスタを製造する際に、Ｎ型半導体層から絶縁膜を介して半導体基板にＮ型不純物が固相拡散することによって、Ｎ型領域を形成することが可能である。固相拡散によりＮ型領域が浅く形成されるため、Ｎ型不純物の横方向への拡散が抑制された半導体装置を提供することができる。
　本開示の一態様に係る半導体装置の製造方法は、半導体基板に絶縁膜を形成する工程と、前記絶縁膜上にＮ型半導体層を形成する工程と、前記Ｎ型半導体層が形成された前記半導体基板に熱処理を施し、前記Ｎ型半導体層から前記半導体基板にＮ型不純物を固相拡散させて、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域を形成する工程と、を含む。
　これによれば、Ｎ型半導体層から絶縁膜を介して半導体基板にＮ型不純物が固相拡散することによって、Ｎ型領域を形成することができる。イオン注入ではなく、固相拡散によってＮ型不純物を導入することで、Ｎ型領域を浅く形成することができ、Ｎ型不純物の横方向への拡散を抑制することができる。
　本開示の一態様に係る撮像装置は、光電変換素子と、前記光電変換素子で光電変換された電荷の読み出しを行うための半導体装置と、を備える。前記半導体装置は、半導体基板と、前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備える。前記電界効果トランジスタは、前記半導体基板の前記第１主面側に設けられ、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域と、前記Ｎ型領域上に設けられた絶縁膜と、前記絶縁膜を介して前記Ｎ型領域上に設けられたＮ型半導体層と、を有する。
　これによれば、光電変換素子で光電変換された電荷の読み出しを行うための半導体装置として、Ｎ型不純物の横方向への拡散が抑制された半導体装置を用いることができる。これにより、撮像装置の読出し性能の向上を図ることができる。
図１は、本開示の実施形態１に係る半導体装置の構成例を模式的に示す平面図である。 図２は、本開示の実施形態１に係る半導体装置の構成例を模式的に示す断面図である。 図３は、本開示の実施形態１に係る半導体装置の構成例を模式的に示す断面図である。 図４Ａは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ｂは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ｃは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ｄは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ｅは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ｆは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ｇは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ｈは、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。 図５は、図４Ｅの工程で形成される開口部とゲート電極との位置関係を模式的に示す平面図である。 図６は、Ｎ＋型半導体層から半導体領域へヒ素（Ａｓ）を固相拡散させた場合（実施例）のＮ型不純物の拡散長を示すグラフである。 図７は、Ｎ型不純物をイオン注入し熱拡散させた場合（比較例）のＮ型不純物の拡散長を示すグラフである。 図８は、本開示の実施形態２に係る半導体装置の構成例を模式的に示す平面図である。 図９は、本開示の実施形態２に係る半導体装置の構成例を模式的に示す断面図である。 図１０は、本開示の実施形態２に係る半導体装置の構成例を模式的に示す断面図である。 図１１Ａは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１１Ｂは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１１Ｃは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１１Ｄは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１１Ｅは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１１Ｆは、本開示の実施形態２に係る半導体装置の製造方法を工程順に示す断面図である。 図１２は、図１１Ｃの工程で形成される凹部（リセスパターン）と、図１１Ｄの工程で形成される開口部と、ゲート電極との位置関係を模式的に示す平面図である。 図１３は、本開示の実施形態３に係る撮像装置の構成例を示す模式図である。 図１４は、本開示の実施形態３に係る画素ユニットの構成例を示す回路図である。 図１５は、実施形態１で説明したＭＯＳトランジスタを画素ユニットＰＵの転送トランジスタに用いた場合の、開口部とゲート電極との位置関係を模式的に示す平面図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、半導体基板２の表面２ａに平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、半導体基板２の表面２ａと垂直に交わる方向である。Ｚ軸方向を深さ方向ともいう。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
　以下の説明において、半導体の導電型を示すｐやｎに付す＋は、＋が付記されていない半導体に比して相対的に不純物濃度が高いことを意味する。ただし同じｐとｐ（または、ｎとｎ）とが付された半導体であっても、それぞれの半導体の不純物濃度が厳密に同じであることを意味するものではない。
＜実施形態１＞
（半導体装置の構成例）
　図１は、本開示の実施形態１に係る半導体装置１の構成例を模式的に示す平面図である。図２及び図３は、本開示の実施形態１に係る半導体装置１の構成例を模式的に示す断面図である。図２は、図１に示す平面図をＸ１－Ｘ１´線で切断した断面を示している。図３は、図１に示す平面図をＹ１－Ｙ１´線で切断した断面を示している。なお、図１では、図２に示すＮ型半導体層５５及びコンタクト電極５７の図示を省略している。
　図１から図３に示すように、実施形態１に係る半導体装置１は、半導体基板２と、半導体基板２に設けられたＮ型のＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３（本開示の「電界効果トランジスタ」の一例）と、半導体基板２に設けられた素子分離層５と、を備える。
　半導体基板２は、例えば単結晶のシリコンで構成されている。半導体基板２は、表面２ａ（本開示の「第１主面」の一例）と、表面２ａの反対側に位置する裏面２ｂと、を有する。半導体基板２の表面２ａ側に、ＭＯＳトランジスタ３が設けられている。素子分離層５は、水平方向で隣り合う素子同士を電気的に分離するための絶縁膜であり、例えば、トレンチに埋め込まれたシリコン酸化膜（ＳｉＯ２膜）で構成されている。
　ＭＯＳトランジスタ３は、チャネルが形成されるＰ型の半導体領域１０と、ゲート絶縁膜２０と、ゲート電極３０と、ゲート電極３０の側面に設けられたサイドウォール絶縁膜３８と、半導体基板２に設けられたソース領域４１及びドレイン領域４２と、ソース領域４１上及びドレイン領域４２上にそれぞれ設けられた絶縁膜５０と、絶縁膜５０を介してソース領域４１上及びドレイン領域４２上にそれぞれ設けられたＮ型半導体層５５と、を有する。Ｎ型半導体層５５はサイドウォール絶縁膜３８の少なくとも一部を覆っている。
　半導体領域１０は、例えば半導体基板２の一部であり、単結晶のシリコンで構成されている。例えば、半導体領域１０は、Ｎ型の半導体基板２にボロン（Ｂ）等のＰ型不純物をイオン注入し、熱拡散することにより形成された、Ｐ型ウェル領域である。
　ゲート絶縁膜２０は、半導体領域１０の上面を覆うように設けられている。半導体領域１０の上面は、半導体基板２の表面２ａの一部である。ゲート絶縁膜２０は、例えばＳｉＯ２膜で構成されている。
　ゲート電極３０は、ゲート絶縁膜２０を介して半導体領域１０を覆っている。例えば、ゲート電極３０は、半導体領域１０の上面とゲート絶縁膜２０を介して向かい合うように配置されている。
　ソース領域４１は、半導体基板２の表面２ａと、その近傍に設けられている。Ｘ軸方向において、ソース領域４１は、半導体領域１０の一方の側に接続している。ドレイン領域４２は、半導体基板２の表面２ａと、その近傍に設けられている。Ｘ軸方向において、ドレイン領域４２は、半導体領域１０の他方の側に接続している。ソース領域４１及びドレイン領域４２は、それぞれＮ型である。
　ソース領域４１は、Ｎ＋型領域４１１（本開示の「Ｎ型領域」の一例）と、Ｎ＋型領域４１１の周囲に位置するＮ－型領域４１２とを有する。ドレイン領域４２は、Ｎ＋型領域４２１（本開示の「Ｎ型領域」の一例）と、Ｎ＋型領域４２１の周囲に位置するＮ－型領域４２２とを有する。
　絶縁膜５０は、例えばシリコン窒化膜（ＳｉＮ膜）又はシリコン酸化膜（ＳｉＯ２膜）である。絶縁膜５０の厚さは、例えば５Å以上１５Å以下である。
　Ｎ型半導体層５５は、例えばポリシリコン、アモルファスシリコン、又は、ＳｉＧｅである。また、Ｎ型半導体層５５におけるＮ型不純物の濃度は、例えば１×１０２０／ｃｍ３以上である。Ｎ型半導体層５５に含まれるＮ型不純物として、例えば、ヒ素（Ａｓ）、リン（Ｐ）、又は、その両方が挙げられる。
　コンタクト電極５７は、Ｎ型半導体層５５上に設けられている。コンタクト電極５７は、例えば、導電性材料等のバリアメタルと、タングステン（Ｗ）とで構成されている。バリアメタルを介してタングステン（Ｗ）がＮ型半導体層５５にオーミック接続している。
　後述するように、ＭＯＳトランジスタ３のソース領域４１のＮ＋型領域４１１と、ドレイン領域４２のＮ＋型領域４２１は、Ｎ型半導体層５５から絶縁膜５０を介して半導体基板２にＮ型不純物が固相拡散することによって形成される。Ｎ＋型領域４１１、４２１におけるＮ型不純物のピーク濃度は１×１０２０／ｃｍ３以上である。これにより、Ｎ型半導体層５５は、絶縁膜５０を介してＮ＋型領域４１１、４２１とそれぞれオーミック接続している。
　上述したように、コンタクト電極５７とＮ型半導体層５５との間がオーミック接続であり、Ｎ型半導体層５５とＮ＋型領域４１１、４２１との間もオーミック接続である。これにより、コンタクト電極５７からＮ＋型領域４１１までの間、及び、コンタクト電極５７からＮ＋型領域４２１までの間は、それぞれオーミック接続となっている。
　また、Ｎ＋型領域４１１、４２１において、Ｎ型不純物の濃度が１×１０１７／ｃｍ３以下となる端部（底部）は、半導体基板２の表面２ａから０．１μｍ以内に存在する。即ち、Ｎ＋型領域４１１、４２１の表面２ａからの深さは０．１μｍ以下である。Ｎ＋型領域４１１、４２１は、半導体基板２の表面２ａ付近にごく浅く形成されている。
（半導体装置の製造方法）
　次に、本開示の実施形態１に係る半導体装置１の製造方法を工程順に説明する。なお、半導体装置１は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置、ＡＬＤ装置（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、スパッタ装置を含む）、エッチング装置、熱処理装置、イオン注入装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図４Ａから図４Ｈは、本開示の実施形態１に係る半導体装置１の製造方法を工程順に示す断面図である。図４Ａから図４Ｈの各断面は、図２に示したＸ１－Ｘ１´断面（Ｘ－Ｚ断面）に対応している。
　図４Ａにおいて、製造装置は、半導体基板２にＰ型のウェル領域を形成し、素子分離層５を形成した後、半導体基板２の表面２ａを熱酸化して、ゲート絶縁膜２０を形成する。次に、製造装置は、ＣＶＤ法を用いて、ゲート絶縁膜２０上にポリシリコン膜を形成する。次に、製造装置は、ポリシリコン膜上にハードマスク６１を形成する。ハードマスク６１は、ゲート電極３０が形成される領域を覆い、それ以外の領域を開口する形状を有する。ハードマスク６１は、例えばＳｉＯ２膜で構成されている。
　次に、製造装置は、ハードマスク６１をマスクに用いて、ポリシリコン膜をエッチングして除去する。これにより、製造装置は、ゲート電極３０を形成する。
　次に、製造装置は、ハードマスク６１をマスクに用いて、半導体基板２の表面２ａ側にリン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物をイオン注入する。イオン注入後、半導体基板２に熱処理を施して、イオン注入したＮ型不純物を活性化させる。これにより、ゲート電極３０に対してセルフアラインで、ソース領域４１のＮ－型領域４１２と、ドレイン領域４２のＮ－型領域４２２とを形成する。なお、Ｎ－型領域４１２、４２２を形成するための熱処理は、ここでは行わず、後の工程の熱処理（例えば、Ｎ＋型領域４１１、４１２を形成するための熱処理）と兼用で行ってもよい。
　次に、製造装置は、例えば、ＣＶＤ法でＳｉＯ２膜とＳｉＮ膜とを順次堆積させ、堆積した膜をエッチバックする。これにより、図４Ｂに示すように、ゲート電極３０の側面にサイドウォール絶縁膜３８を形成する。
　次に、図４Ｃに示すように、製造装置は、半導体基板２の表面２ａ上に絶縁膜５０を形成する。例えば、製造装置は、ＡＬＤ法で、絶縁膜５０を５Å以上１５Å以下の厚さに形成する。絶縁膜５０は、ＳｉＮ膜又はＳｉＯ２膜である。絶縁膜５０は、半導体基板２の表面２ａ上とサイドウォール絶縁膜３８上及びハードマスク６１上に連続して設けられる。
　次に、図４Ｄに示すように、製造装置は、ＣＶＤ法で、半導体基板２の表面２ａ上に第１層間絶縁膜６３を形成する。次に、製造装置は、第１層間絶縁膜６３上にレジストパターン（図示せず）を形成し、レジストパターンをマスクに第１層間絶縁膜６３をエッチングする。これにより、図４Ｅに示すように、製造装置は、第１層間絶縁膜６３に、Ｎ－型領域４１２、４２２上を開口する開口部Ｈ１、Ｈ２を形成する。
　図５は、図４Ｅの工程で形成される開口部Ｈ１、Ｈ２とゲート電極３０との位置関係を模式的に示す平面図である。図４Ｅ及び図５に示すように、開口部Ｈ１、Ｈ２は、ゲート電極３０に対してセルフアラインで形成される。
　次に、図４Ｆに示すように、製造装置は、ＣＶＤ法で、Ｎ型不純物がドープされたＮ型半導体層５５を半導体基板２の表面２ａの上方全体に堆積して開口部Ｈ１、Ｈ２を埋め込む。上述したように、Ｎ型半導体層５５は、例えばポリシリコン、アモルファスシリコン、又は、ＳｉＧｅである。また、Ｎ型半導体層５５におけるＮ型不純物の濃度は、例えば１×１０２０／ｃｍ３以上である。Ｎ型半導体層５５に含まれるＮ型不純物として、例えば、ヒ素（Ａｓ）、リン（Ｐ）、又は、その両方が挙げられる。
　次に、製造装置は、Ｎ型半導体層５５及び半導体基板２（すなわち、基板全体）に熱処理を施して、Ｎ型半導体層５５から絶縁膜５０を介して半導体基板２にＮ型不純物が固相拡散させる。熱処理の条件は、例えば、熱処理温度が１０１５℃、熱処理時間が１０分である。これにより、図４Ｇに示すように、製造装置は、ソース領域４１のＮ＋型領域４１１と、ドレイン領域４２のＮ＋型領域４２１とを形成する。
　次に、製造装置は、Ｎ型半導体層５５をエッチバックする。これにより、Ｎ型半導体層５５は、Ｎ＋型領域４１１に接続する部位（以下、ソースパッドともいう）と、Ｎ＋型領域４１２に接続する部位（以下、ドレインパッドともいう）とに分離される。
　次に、図４Ｈに示すように、製造装置は、ＣＶＤ法で、半導体基板２の表面２ａの上方全体に第２層間絶縁膜６５を形成する。次に、製造装置は、第２層間絶縁膜６５上にレジストパターン（図示せず）を形成し、レジストパターンをマスクに第２層間絶縁膜６５をエッチングする。これにより、製造装置は、第２層間絶縁膜６５にソースパッド上を開口する開口部（以下、ソース開口部ともいう）と、ドレインパッド上を開口する開口部（以下、ドレイン開口部ともいう）とを形成する。
　次に、製造装置は、例えばＣＶＤ法又はスパッタ法で、半導体基板２の表面２ａの上方全体にバリアメタルと、タングステン（Ｗ）とを順次成膜して、ソース開口部とドレイン開口部とを埋め込む。
　次に、製造装置は、タングステン（Ｗ）膜にＣＭＰ処理を施して、タングステン（Ｗ）膜下から第２層間絶縁膜６５を露出させる。これにより、製造装置は、ソースパッド上とドレインパッド上とにそれぞれコンタクト電極５７を形成する。以上の工程を経て、実施形態１に係る半導体装置１が完成する。
（拡散長）
　本開示者は、固相拡散によるＮ型不純物の拡散長と、イオン注入によるＮ型不純物の拡散長とを比較する実験を行った。
（１）実施例
　図６は、Ｎ＋型半導体層から半導体領域へヒ素（Ａｓ）を固相拡散させた場合（実施例）のＮ型不純物の拡散長を示すグラフである。図６において、縦軸はシリコン（Ｓｉ）基板の表面からの深さを示し、縦軸はヒ素（Ａｓ）の濃度を示す。横軸の０は、Ｓｉ基板の表面を意味する。
　本開示者は、Ｓｉ基板の表面にＳｉＮ膜１０．５Å堆積させ、Ａｓをドープしたポリシリコンを堆積させたサンプルを用意した。本開示者は、このサンプルに１０１５℃、１０分の熱処理を行い、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）評価によりＡｓの拡散濃度と、拡散長を評価した。図６に示すように、熱処理により、Ｓｉ基板中のＡｓはＳｉ基板の深さ方向へ拡散することが確認された。熱処理後のＡｓのピーク濃度は、Ｓｉ基板の表面付近で１×１０２０／ｃｍ３の濃度で確認された。また、Ａｓ濃度が１×１０１７／ｃｍ３となる深さ（すなわち、拡散長）は、Ｓｉ基板の表面から０．０８μｍの位置であった。この結果から、実施例では、急峻で高ドーズなプロファイルを形成できることが確認された。
　すなわち、Ｎ型不純物のピーク濃度が１×１０２０／ｃｍ３以上であり、Ｎ型不純物の最小濃度が１×１０１７／ｃｍ３である拡散プロファイルを、Ｓｉ基板の表面から０．１μｍ以内の深さに形成可能であることが確認された。
（２）比較例
　図７は、Ｎ型不純物をイオン注入し熱拡散させた場合（比較例）のＮ型不純物の拡散長を示すグラフである。図７において、縦軸はシリコン（Ｓｉ）基板の表面からの深さを示し、縦軸はヒ素（Ａｓ）の濃度を示す。本開示者は、比較例として、Ｓｉ基板の表面にヒ素（Ａｓ）をイオン注入したサンプルを用意した。イオン注入の条件は、注入エネルギーが５ｋｅＶで、高ドーズ量（３×１０１５／ｃｍ２）とした。本開示者は、このサンプルに１０００℃、１０秒の熱処理（ＲＴＡ）を行い、ＳＩＭＳ評価によりＡｓの拡散濃度と、拡散長を評価した。
　図７に示すように、Ｓｉ基板の表面付近ではＡｓ濃度が１×１０２１／ｃｍ３である高ドーズなプロファイルであるが、Ａｓ濃度が１×１０１７／ｃｍ３となる深さ（すなわち、拡散長）は、Ｓｉ基板の表面から０．５μｍよりも深い位置であった。
（３）評価結果
　上記の比較例は、実施例よりも熱処理温度が低く、熱処理時間は十分に短い。実施例の熱処理温度は１０１５℃であるのに対して、比較例の熱処理温度は１０００℃である。実施例の熱処理時間は１０分であるのに対して、比較例の熱処理時間は１０秒である。実施例に対して比較例は熱履歴が十分小さいが、拡散長は比較例の方が長かった。実施例の拡散長は０．０８μｍであるのに対して、比較例の拡散長は０．５μｍ以上であった。この結果から、実施例は、比較例よりも拡散長が抑制されることが確認された。実施例の拡散長は、比較例の拡散長の１／５程度に抑制されていることが確認された。
　なお、図６及び図７では、Ｓｉ基板の深さ方向への拡散長を示しているが、Ｓｉ基板の横方向への拡散長についても深さ方向と同様の傾向を示すと考えられる。
（実施形態１の効果）
　以上説明したように、本開示の実施形態１に係る半導体装置１は、半導体基板２と、半導体基板２の表面２ａ側に設けられたＭＯＳトランジスタ３と、を備える。ＭＯＳトランジスタ３は、半導体基板２の表面２ａ側に設けられ、ソース領域４１の少なくとも一部又はドレイン領域４２の少なくとも一部となるＮ＋型領域４１１、４２１と、Ｎ＋型領域４１１、４２１上に設けられた絶縁膜５０と、絶縁膜５０を介してＮ＋型領域４１１、４２１上に設けられたＮ型半導体層５５と、を有する。
　これによれば、ＭＯＳトランジスタ３を製造する際に、Ｎ型半導体層５５から絶縁膜５０を介して半導体基板２にＮ型不純物（例えば、ヒ素（Ａｓ）、リン（Ｐ）、又は、その両方）が固相拡散することによって、Ｎ＋型領域４１１、４２１を形成することが可能である。固相拡散によりＮ＋型領域４１１、４２１が浅く形成されるため、Ｎ型不純物の横方向への拡散が抑制された半導体装置１を提供することができる。
　本開示の実施形態１に係る半導体装置１の製造方法は、半導体基板２に絶縁膜５０を形成する工程と、絶縁膜５０上にＮ型半導体層５５を形成する工程と、Ｎ型半導体層５５が形成された半導体基板２に熱処理を施し、Ｎ型半導体層５５から半導体基板２にＮ型不純物を固相拡散させて、ＭＯＳトランジスタ３のソース又はドレインとなるＮ＋型領域４１１、４２１を形成する工程と、を含む。
　これによれば、Ｎ型半導体層５５から絶縁膜５０を介して半導体基板２にＮ型不純物が固相拡散することによって、Ｎ＋型領域４１１、４２１を形成することができる。イオン注入ではなく、固相拡散によってＮ型不純物を導入することで、Ｎ＋型領域４１１、４２１を浅く形成することができ、Ｎ型不純物の横方向への拡散を抑制することができる。
　Ｎ型不純物の横方向への拡散を抑制することができるため、ＭＯＳトランジスタ３において短チャネル効果の発生を抑制することができ、実効ゲート長を長くすることができる。また、Ｎ型不純物の横方向への拡散が抑制されるため、Ｎ＋型領域４１１、４２１を高濃度に形成することができる。これにより、ソース領域４１及びドレイン領域４２の各コンタクト抵抗を低減することができる。
＜実施形態２＞
　本開示の技術は、例えばＦｉｎＦＥＴと呼ばれる、掘り込みゲート構造のＭＯＳトランジスタに適用してもよい。
（半導体装置の構成例）
　図８は、本開示の実施形態２に係る半導体装置１Ａの構成例を模式的に示す平面図である。図９及び図１０は、本開示の実施形態２に係る半導体装置１Ａの構成例を模式的に示す断面図である。図９は、図８に示す平面図をＸ２－Ｘ２´線で切断した断面を示している。図１０は、図８に示す平面図をＹ２－Ｙ２´線で切断した断面を示している。なお、図８では、図９に示すＮ型半導体層５５及びコンタクト電極５７の図示を省略している。
　図８から図１０に示す半導体装置１Ａにおいて、半導体領域１０は、半導体基板２の表面２ａ側の一部をエッチングすることにより形成された部位である。半導体領域１０の導電型は、Ｐ型である。半導体領域１０の形状は、例えばフィン（Ｆｉｎ）形状である。半導体領域１０は、例えばＸ軸方向に長く、Ｙ軸方向に短い形状を有する。
　Ｙ軸方向において、半導体領域１０の一方の側には第１トレンチｈ１が設けられ、半導体領域１０の他方の側には第２トレンチｈ２が設けられている。第１トレンチｈ１及び第２トレンチｈ２は、それぞれ半導体基板２の表面２ａ側に開口している。
　ゲート絶縁膜２０は、半導体領域１０の上面１０ａと、半導体領域１０の第１側面１０ｂ及び第２側面１０ｃと、第１トレンチｈ１の底面及び第２トレンチｈ２の底面とを連続して覆うように設けられている。半導体領域１０の第１側面１０ｂは、Ｙ軸方向において上面１０ａの一方の側に位置する。半導体領域１０の第２側面１０ｃは、Ｙ軸方向において上面１０ａの他方の側に位置する。ゲート絶縁膜２０は、例えばＳｉＯ２膜で構成されている。
　ゲート電極３０は、ゲート絶縁膜２０を介して半導体領域１０を覆っている。例えば、ゲート電極３０は、半導体領域１０の上面１０ａとゲート絶縁膜２０を介して向かい合う第１部位３０１と、半導体領域１０の第１側面１０ｂとゲート絶縁膜２０を介して向かい合う第２部位３０２と、半導体領域１０の第２側面１０ｃとゲート絶縁膜２０を介して向かい合う第３部位３０３と、を有する。第１部位３０１の下面に、第２部位３０２と第３部位３０３とがそれぞれ接続している。
　第１トレンチｈ１には、ゲート電極３０の第２部位３０２が配置されている。第２トレンチｈ２には、ゲート電極３０の第３部位３０３が配置されている。半導体領域１０は、第１トレンチｈ１に配置された第２部位３０２と、第２トレンチｈ２に配置された第３部位３０３とによって、Ｙ軸方向から挟まれている。
　これにより、ゲート電極３０は、半導体領域１０の上面１０ａと、第１側面１０ｂと、第２側面１０ｃとにゲート電圧を同時に印加することができる。つまり、ゲート電極３０は、半導体領域１０に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。これにより、ゲート電極３０は、半導体領域１０を完全空乏化することが可能となっている。なお、ゲート電極３０は、例えば、不純物がドープされたポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されている。
　本開示の実施形態２に係るＭＯＳトランジスタ３Ａ（本開示の「電界効果トランジスタ」の一例）は、第１トレンチｈ１と第２トレンチｈ２とにゲート電極３０の第２部位３０２と第３部位３０３とがそれぞれ配置されている形状から、掘り込みゲート構造のＭＯＳトランジスタと呼んでもよい。または、ＭＯＳトランジスタ３Ａは、半導体領域１０がフィン形状を有することから、フィンフェット（ＦｉｎＦＥＴ：Ｆｉｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と呼んでもよい。あるいは、ＭＯＳトランジスタ３Ａは、上記２つの形状から、掘り込みＦｉｎＦＥＴと呼んでもよい。
　実施形態１と同様に、実施形態２においても、ＭＯＳトランジスタ３Ａのソース領域４１のＮ＋型領域４１１と、ドレイン領域４２のＮ＋型領域４２１は、Ｎ型半導体層５５から絶縁膜５０を介して半導体基板２にＮ型不純物が固相拡散することによって形成される。Ｎ＋型領域４１１、４２１におけるＮ型不純物のピーク濃度は１×１０２０／ｃｍ３以上である。これにより、Ｎ型半導体層５５は、絶縁膜５０を介してＮ＋型領域４１１、４２１とそれぞれオーミック接続している。
　また、コンタクト電極５７とＮ型半導体層５５との間がオーミック接続であり、Ｎ型半導体層５５とＮ＋型領域４１１、４２１との間もオーミック接続である。これにより、コンタクト電極５７からＮ＋型領域４１１までの間、及び、コンタクト電極５７からＮ＋型領域４２１までの間は、それぞれオーミック接続となっている。
　また、Ｎ＋型領域４１１、４２１において、Ｎ型不純物の濃度が１×１０１７／ｃｍ３以下となる端部は、半導体基板２の表面２ａから０．１μｍ以内に存在する。即ち、Ｎ＋型領域４１１、４２１の表面２ａからの深さは０．１μｍ以下である。Ｎ＋型領域４１１、４２１は、半導体基板２の表面２ａ付近にごく浅く形成されている。
（半導体装置の製造方法）
　次に、本開示の実施形態２に係る半導体装置１の製造方法を工程順に説明する。
　図１１Ａから図１１Ｆは、本開示の実施形態２に係る半導体装置１Ａの製造方法を工程順に示す断面図である。図１１Ａから図１１Ｆの各断面は、図９に示したＸ２－Ｘ２´断面（Ｘ－Ｚ断面）に対応している。
　図１１Ａにおいて、製造装置は、半導体基板２の表面２ａ側をエッチングして第１トレンチｈ１及び第２トレンチｈ２（図１０参照）を形成する。これにより、半導体基板２にＦｉｎ形状の半導体領域１０（図１０参照）が形成される。次に、製造装置は、半導体基板２を熱酸化して、半導体領域１０の上面１０ａと、第１側面１０ｂ及び第２側面１０ｃ（図１０参照）にゲート絶縁膜２０を形成する。
　次に、製造装置は、ＣＶＤ法を用いて、ゲート絶縁膜２０上にポリシリコン膜を形成する。ポリシリコン膜によって、第１トレンチｈ１及び第２トレンチｈ２は埋め込まれる。次に、製造装置は、ポリシリコン膜上にハードマスク６１を形成する。ハードマスク６１は、ゲート電極３０が形成される領域を覆い、それ以外の領域を開口する形状を有する。ハードマスク６１は、例えばＳｉＯ２膜で構成されている。次に、製造装置は、ハードマスク６１をマスクに用いて、ポリシリコン膜をエッチングして除去する。これにより、製造装置は、ゲート電極３０を形成する。
　次に、製造装置は、ハードマスク６１をマスクに用いて、半導体基板２の表面２ａ側にリン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物をイオン注入する。イオン注入後、半導体基板２に熱処理を施して、イオン注入したＮ型不純物を活性化させる。これにより、ゲート電極３０に対してセルフアラインで、ソース領域４１のＮ－型領域４１２と、ドレイン領域４２のＮ－型領域４２２とを形成する。なお、Ｎ－型領域４１２、４２２を形成するための熱処理は、ここでは行わず、後の工程の熱処理（例えば、Ｎ＋型領域４１１、４１２を形成するための熱処理）と兼用で行ってもよい。
　次に、製造装置は、例えば、ＣＶＤ法でＳｉＯ２膜とＳｉＮ膜とを順次堆積させ、堆積した膜をエッチバックする。これにより、図１１Ｂに示すように、製造装置は、ゲート電極３０の側面にサイドウォール絶縁膜３８を形成する。
　次に、製造装置は、ハードマスク６１及びサイドウォール絶縁膜３８をマスクに用いて、半導体基板２の表面２ａ側をエッチングする（すなわち、リセスする）。これにより、図１１Ｃに示すように、製造装置は、半導体基板２において、ソースが形成される領域とドレインが形成される領域とにそれぞれ凹部Ｈ１１を形成する。凹部Ｈ１１の表面２ａからの深さは、例えば、素子分離層５の表面２ａからの厚さと同じ（または、ほぼ同じ）となるように、エッチング条件を調整する。
　次に、製造装置は、半導体基板２の表面２ａ上に絶縁膜５０を形成する。例えば、製造装置は、ＡＬＤ法で、絶縁膜５０を５Å以上１５Å以下の厚さに形成する。絶縁膜５０は、ＳｉＮ膜又はＳｉＯ２膜である。絶縁膜５０は、半導体基板２の表面２ａ（凹部Ｈ１１の底面と内側面とを含む）上とサイドウォール絶縁膜３８上及びハードマスク６１上に連続して設けられる。
　次に、図１１Ｄにおいて、製造装置は、ＣＶＤ法で、半導体基板２の表面２ａ上に第１層間絶縁膜６３を形成する。次に、製造装置は、第１層間絶縁膜６３を部分的にエッチングして、リセス工程で形成した凹部Ｈ１１上に、凹部Ｈ１１に接続する開口部Ｈ１、Ｈ２をそれぞれ形成する。
　図１２は、図１１Ｃの工程で形成される凹部Ｈ１１（リセスパターン）と、図１１Ｄの工程で形成される開口部Ｈ１、Ｈ２と、ゲート電極３０との位置関係を模式的に示す平面図である。図１２に示すように、開口部Ｈ１、Ｈ２は、平面視で凹部Ｈ１１（リセスパターン）を全て覆うように形成される。また、開口部Ｈ１、Ｈ２は、ゲート電極３０に対してセルフアラインで形成される。
　次に、図１１Ｄに示すように、製造装置は、ＣＶＤ法で、Ｎ型不純物がドープされたＮ型半導体層５５を半導体基板２の表面２ａの上方全体に堆積して開口部Ｈ１、Ｈ２を埋め込む。上述したように、Ｎ型半導体層５５は、例えばポリシリコン、アモルファスシリコン、又は、ＳｉＧｅである。また、Ｎ型半導体層５５におけるＮ型不純物の濃度は、例えば１×１０２０／ｃｍ３以上である。Ｎ型半導体層５５に含まれるＮ型不純物として、例えば、ヒ素（Ａｓ）、リン（Ｐ）、又は、その両方が挙げられる。
　次に、製造装置は、Ｎ型半導体層５５及び半導体基板２（すなわち、基板全体）に熱処理を施して、Ｎ型半導体層５５から絶縁膜５０を介して半導体基板２にＮ型不純物が固相拡散させる。熱処理の条件は、例えば、熱処理温度が１０１５℃、熱処理時間が１０分である。これにより、図１１Ｅに示すように、製造装置は、ソース領域４１のＮ＋型領域４１１と、ドレイン領域４２のＮ＋型領域４２１とを形成する。
　次に、製造装置は、Ｎ型半導体層５５をエッチバックする。これにより、Ｎ型半導体層５５は、Ｎ＋型領域４１１に接続する部位（ソースパッド）と、Ｎ＋型領域４１２に接続する部位（ドレインパッド）とに分離される。
　次に、図１１Ｆに示すように、製造装置は、ＣＶＤ法で、半導体基板２の表面２ａの上方全体に第２層間絶縁膜６５を形成する。次に、製造装置は、第２層間絶縁膜６５を部分的にエッチングして、第２層間絶縁膜６５にソース開口部とドレイン開口部とを形成する。
　次に、製造装置は、例えばＣＶＤ法又はスパッタ法で、半導体基板２の表面２ａの上方全体にバリアメタルと、タングステン（Ｗ）とを順次成膜し、タングステン（Ｗ）膜にＣＭＰ処理を施して、タングステン（Ｗ）膜下から第２層間絶縁膜６５を露出させる。これにより、製造装置は、ソースパッド上とドレインパッド上とにそれぞれコンタクト電極５７を形成する。以上の工程を経て、実施形態２に係る半導体装置１Ａが完成する。
（実施形態２の効果）
　実施形態２に係るＭＯＳトランジスタ３Ａとその製造方法は、実施形態１に係るＭＯＳトランジスタ３とその製造方法と同様の効果を奏する。例えば、Ｎ型半導体層５５から絶縁膜５０を介して半導体基板２にＮ型不純物が固相拡散することによって、Ｎ＋型領域４１１、４２１を形成することができる。イオン注入ではなく、固相拡散によってＮ型不純物を導入することで、Ｎ＋型領域４１１、４２１を浅く形成することができ、Ｎ型不純物の横方向への拡散を抑制することができる。
　Ｎ型不純物の横方向への拡散を抑制することができるため、ＭＯＳトランジスタ３Ａにおいて短チャネル効果の発生を抑制することができ、実効ゲート長を長くすることができる。また、Ｎ型不純物の横方向への拡散が抑制されるため、Ｎ＋型領域４１１、４２１を高濃度に形成することができる。これにより、ソース領域４１及びドレイン領域４２の各コンタクト抵抗を低減することができる。
　また、ＭＯＳトランジスタ３Ａは、ＦｉｎＦＥＴである。ゲート電極３０は、半導体領域１０に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。これにより、ゲート電極３０は、半導体領域１０を完全空乏化することが可能となり、ＭＯＳトランジスタ３Ａのサブスレッシュホールド特性を示すＳ値の低減が可能になる。ＭＯＳトランジスタ３Ａの高速スイッチング動作が可能になる。
　また、この例では、半導体基板２において、リセスにより形成された凹部Ｈ１１内にＮ型半導体層５５が配置される。これにより、Ｎ＋型領域４１１上のＮ型半導体層５５は、Ｎ＋型領域４１１と同様にソース領域４１の高濃度層として機能する。Ｎ＋型領域４２１上のＮ型半導体層５５は、Ｎ＋型領域４２１と同様にドレイン領域４２の高濃度層として機能する。凹部Ｈ１１に埋め込まれたＮ型半導体層５５によって、ソース領域４１の高濃度層の深さと、ドレイン領域４２の高濃度層の深さとが増大し、例えば素子分離層５と同程度の深さとなる。これにより、ＭＯＳトランジスタ３Ａのオン抵抗の低減が可能である。
＜実施形態３＞
（撮像装置の一例）
　実施形態１に係る半導体装置１に係る半導体装置１、又は、実施形態２に係る半導体装置１Ａは、撮像装置に適用可能である。以下、半導体装置１、１Ａが適用される撮像装置の一例を説明する。
　図１３は、本開示の実施形態３に係る撮像装置１００の構成例を示す模式図である。撮像装置１００は、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とを備えている。撮像装置１００は、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とを貼り合わせて構成された３次元構造の撮像装置である。第１基板部１１０と、第２基板部１２０と、第３基板部１３０は、この順に積層されている。
　第１基板部１１０は、半導体基板１１１と、半導体基板１１１に設けられた複数のセンサ画素１１２とを有する。複数のセンサ画素１１２は、光電変換を行う。複数のセンサ画素１１２は、第１基板部１１０における画素領域１１３内に行列状に設けられている。第２基板部１２０は、半導体基板１２１と、半導体基板１２１に設けられた読み出し回路１２２と、半導体基板１２１に設けられて行方向に延在する複数の画素駆動線１２３と、半導体基板１２１に設けられて列方向に延在する複数の垂直信号線１２４とを有する。読み出し回路１２２は、センサ画素１１２から出力された電荷に基づく画素信号を出力する。読み出し回路１２２は、４つのセンサ画素１１２ごとに１つずつ設けられている。
　第３基板部１３０は、半導体基板１３１と、半導体基板１３１に設けられたロジック回路１３２を有する。ロジック回路１３２は、画素信号を処理する機能を有し、例えば、垂直駆動回路１３３、カラム信号処理回路１３４、水平駆動回路１３５及びシステム制御回路１３６を有する。
　垂直駆動回路１３３は、例えば、複数のセンサ画素１１２を行単位で順に選択する。カラム信号処理回路１３４は、例えば、垂直駆動回路１３３によって選択された行の各センサ画素１１２から出力される画素信号に対して、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：ＣＤＳ）処理を施す。カラム信号処理回路１３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１１２の受光量に応じた画素データを保持する。水平駆動回路１３５は、例えば、カラム信号処理回路１３４に保持されている画素データを順次、外部に出力する。システム制御回路１３６は、例えば、ロジック回路１３２内の各ブロック（垂直駆動回路１３３、カラム信号処理回路１３４及び水平駆動回路１３５）の駆動を制御する。
　図１４は、本開示の実施形態３に係る画素ユニットＰＵの構成例を示す回路図である。図１４に示すように、撮像装置１００では、４つのセンサ画素１１２が１つの読み出し回路１２２に電気的に接続されて、１つの画素ユニットＰＵを構成している。４つのセンサ画素１１２は、１つの読み出し回路１２２を共有しており、４つのセンサ画素１１２の各出力は共有する読み出し回路１２２に入力される。
　各センサ画素１１２は、互いに共通の構成要素を有する。図１４では、各センサ画素１１２の構成要素を互いに区別するために、各センサ画素１１２の構成要素の符号（例えば、後述のＰＤ、ＴＧ、ＦＤ）の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１１２の構成要素を互いに区別する必要のない場合には、各センサ画素１１２の構成要素の符号の末尾の識別番号を省略するものとする。
　各センサ画素１１２は、例えば、フォトダイオードＰＤ（本開示の「光電変換素子」の一例）と、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤと、を有する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲート電極は画素駆動線１２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
　１つの読み出し回路１２２を共有する各センサ画素１１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路１２２の入力端に電気的に接続されている。読み出し回路１２２は、例えば、増幅トランジスタＡＭＰと、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬとを有する。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。
　リセットトランジスタＲＳＴのソース（読み出し回路１２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤ及び増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は画素駆動線１２３（図１３参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲート電極がリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路１２２の出力端）が垂直信号線１２４に電気的に接続されており、選択トランジスタＳＥＬのゲート電極が画素駆動線１２３（図１３参照）に電気的に接続されている。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路１２２からの画素信号の出力タイミングを制御する。
　増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１２４を介してカラム信号処理回路１３４に出力する。
　本開示の実施形態３では、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、転送トランジスタＴＲ及び選択トランジスタＳＥＬのうちの１つ以上に、実施形態１で説明したＭＯＳトランジスタ３又は実施形態２で説明したＭＯＳトランジスタ３Ａが用いられる。
　例えば、図１４に示すように、転送トランジスタＴＲは、第１基板部１１０に設けられている。転送トランジスタＴＲに、実施形態１で説明したＭＯＳトランジスタ３又は実施形態２で説明したＭＯＳトランジスタ３Ａが用いられてもよい。この場合、半導体基板１１１が実施形態１、２で説明した半導体基板２に相当する。
　また、図１４に示すように、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、第２基板部１２０に設けられている。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬのうちの１つ以上に、実施形態１で説明したＭＯＳトランジスタ３又は実施形態２で説明したＭＯＳトランジスタ３Ａが用いられてもよい。
　なお、図１５は、実施形態１で説明したＭＯＳトランジスタ３を画素ユニットＰＵの転送トランジスタＴＲに用いた場合の、開口部Ｈ１とゲート電極３０との位置関係を模式的に示す平面図である。図１５に示す例ではフローティングディフュージョンＦＤがＭＯＳトランジスタ３のソース領域に相当する。図１５に示すように、本開示の実施形態において、ソース領域（この例では、フローティングディフュージョンＦＤ）上を開口する開口部Ｈ１は、ゲート電極３０に対してセルフアラインで形成されていなくてもよい。
　以上説明したように、本開示の実施形態３に係る撮像装置１００は、フォトダイオードＰＤと、フォトダイオードＰＤで光電変換された電荷の読出しを行うための半導体装置とを備える。撮像装置１００は、この半導体装置の少なくとも一部として、半導体装置１（または、半導体装置１Ａ）を備える。半導体装置１（または、半導体装置１Ａ）は、Ｎ型不純物の横方向への拡散が抑制されているため、短チャネル効果の発生を抑制することができ、実効ゲート長を長くすることができる。また、Ｎ型不純物の横方向への拡散が抑制されるため、ソース領域４１及びドレイン領域４２を高濃度に形成することができ、ソース領域４１及びドレイン領域４２の各コンタクト抵抗を低減することができる。これにより、撮像装置１００の読出し性能の向上を図ることができる。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、本開示の「半導体装置」の用途は、撮像装置１００に限定されない。本開示の「半導体装置」は、撮像装置１００以外の他の電子機器に用いてもよい。
　このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）
　半導体基板と、
　前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
　前記電界効果トランジスタは、
　前記半導体基板の前記第１主面側に設けられ、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域と、
　前記Ｎ型領域上に設けられた絶縁膜と、
　前記絶縁膜を介して前記Ｎ型領域上に設けられたＮ型半導体層と、を有する半導体装置。
（２）
　前記絶縁膜の膜厚は、５Å以上１５Å以下である、前記（１）に記載の半導体装置。
（３）
　前記Ｎ型領域におけるＮ型不純物のピーク濃度は１×１０２０／ｃｍ３以上であり、
　前記Ｎ型領域においてＮ型不純物の濃度が１×１０１７／ｃｍ３以下となる端部は、前記半導体基板の前記第１主面から０．１μｍ以内に存在する、前記（１）又は（２）に記載の半導体装置。
（４）
　前記Ｎ型半導体層におけるＮ型不純物の濃度は、１×１０２０／ｃｍ３以上である、前記（１）から（３）のいずれか１項に記載の半導体装置。
（５）
　前記Ｎ型半導体層は、ポリシリコン、アモルファスシリコン、又は、ＳｉＧｅである、前記（４）に記載の半導体装置。
（６）
　前記電界効果トランジスタは、
　チャネルが形成される半導体領域と、
　前記半導体領域を覆うゲート電極と、
　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
　前記ゲート電極の側面に配置されるサイドウォール絶縁膜と、を有し、
　前記Ｎ型半導体層は前記サイドウォール絶縁膜の少なくとも一部を覆っている、前記（１）から（５）のいずれか１項に記載の半導体装置。
（７）
　前記電界効果トランジスタは、
　チャネルが形成される半導体領域と、
　前記半導体領域を覆うゲート電極と、
　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
　前記半導体領域は、
　上面と、
　前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、
　前記ゲート幅方向において前記上面の他方の側に位置する第２側面と、を有し、
　前記ゲート電極は、
　前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
　前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、
　前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する前記（１）から（６）のいずれか１項に記載の半導体装置。
（８）
　前記Ｎ型半導体層は、前記絶縁膜を介して前記Ｎ型領域にオーミック接続している、前記（１）から（７）のいずれか１項に記載の半導体装置。
（９）
　半導体基板に絶縁膜を形成する工程と、
　前記絶縁膜上にＮ型半導体層を形成する工程と、
　前記Ｎ型半導体層が形成された前記半導体基板に熱処理を施し、前記Ｎ型半導体層から前記半導体基板にＮ型不純物を固相拡散させて、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域を形成する工程と、を含む半導体装置の製造方法。
（１０）
　光電変換素子と、
　前記光電変換素子で光電変換された電荷の読み出しを行うための半導体装置と、を備え、
　前記半導体装置は、
　半導体基板と、
　前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
　前記電界効果トランジスタは、
　前記半導体基板の前記第１主面側に設けられ、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域と、
　前記Ｎ型領域上に設けられた絶縁膜と、
　前記絶縁膜を介して前記Ｎ型領域上に設けられたＮ型半導体層と、を有する撮像装置。
１、１Ａ　半導体装置
２　半導体基板
２ａ　表面
２ｂ　裏面
３、３Ａ　ＭＯＳトランジスタ
５　素子分離層
１０　半導体領域
１０ａ　上面
１０ｂ　第１側面
１０ｃ　第２側面
２０　ゲート絶縁膜
３０　ゲート電極
３８　サイドウォール絶縁膜
４１　ソース領域
４２　ドレイン領域
５０　絶縁膜
５５　Ｎ型半導体層
５７　コンタクト電極
６１　ハードマスク
６３　第１層間絶縁膜
６５　第２層間絶縁膜
１００　撮像装置
１１０　第１基板部
１１１　半導体基板
１１２　センサ画素
１１３　画素領域
１２０　第２基板部
１２１　半導体基板
１２２　読み出し回路
１２３　画素駆動線
１２４　垂直信号線
１３０　第３基板部
１３１　半導体基板
１３２　ロジック回路
１３３　垂直駆動回路
１３４　カラム信号処理回路
１３５　水平駆動回路
１３６　システム制御回路
３０１　第１部位
３０２　第２部位
３０３　第３部位
４１１、４２１　Ｎ＋型領域
４１２、４２２　Ｎ－型領域
ＡＭＰ　増幅トランジスタ
ＦＤ　フローティングディフュージョン
ｈ１　第１トレンチ
ｈ２　第２トレンチ
Ｈ１、Ｈ２　開口部
Ｈ１１　凹部
ＰＤ　フォトダイオード
ＰＵ　画素ユニット
ＲＳＴ　リセットトランジスタ
ＳＥＬ　選択トランジスタ
ＴＲ　転送トランジスタ
ＶＤＤ　電源線

Claims (10)

  1. 　半導体基板と、
    　前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
    　前記電界効果トランジスタは、
    　前記半導体基板の前記第１主面側に設けられ、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域と、
    　前記Ｎ型領域上に設けられた絶縁膜と、
    　前記絶縁膜を介して前記Ｎ型領域上に設けられたＮ型半導体層と、を有する半導体装置。
  2. 　前記絶縁膜の膜厚は、５Å以上１５Å以下である、請求項１に記載の半導体装置。
  3. 　前記Ｎ型領域におけるＮ型不純物のピーク濃度は１×１０２０／ｃｍ３以上であり、
    　前記Ｎ型領域においてＮ型不純物の濃度が１×１０１７／ｃｍ３以下となる端部は、前記半導体基板の前記第１主面から０．１μｍ以内に存在する、請求項１に記載の半導体装置。
  4. 　前記Ｎ型半導体層におけるＮ型不純物の濃度は、１×１０２０／ｃｍ３以上である、請求項１に記載の半導体装置。
  5. 　前記Ｎ型半導体層は、ポリシリコン、アモルファスシリコン、又は、ＳｉＧｅである、請求項４に記載の半導体装置。
  6. 　前記電界効果トランジスタは、
    　チャネルが形成される半導体領域と、
    　前記半導体領域を覆うゲート電極と、
    　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
    　前記ゲート電極の側面に配置されるサイドウォール絶縁膜と、を有し、
    　前記Ｎ型半導体層は前記サイドウォール絶縁膜の少なくとも一部を覆っている、請求項１に記載の半導体装置。
  7. 　前記電界効果トランジスタは、
    　チャネルが形成される半導体領域と、
    　前記半導体領域を覆うゲート電極と、
    　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
    　前記半導体領域は、
    　上面と、
    　前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、
    　前記ゲート幅方向において前記上面の他方の側に位置する第２側面と、を有し、
    　前記ゲート電極は、
    　前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    　前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、
    　前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する請求項１に記載の半導体装置。
  8. 　前記Ｎ型半導体層は、前記絶縁膜を介して前記Ｎ型領域にオーミック接続している、請求項１に記載の半導体装置。
  9. 　半導体基板に絶縁膜を形成する工程と、
    　前記絶縁膜上にＮ型半導体層を形成する工程と、
    　前記Ｎ型半導体層が形成された前記半導体基板に熱処理を施し、前記Ｎ型半導体層から前記半導体基板にＮ型不純物を固相拡散させて、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域を形成する工程と、を含む半導体装置の製造方法。
  10. 　光電変換素子と、
    　前記光電変換素子で光電変換された電荷の読み出しを行うための半導体装置と、を備え、
    　前記半導体装置は、
    　半導体基板と、
    　前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
    　前記電界効果トランジスタは、
    　前記半導体基板の前記第１主面側に設けられ、ソース領域の少なくとも一部又はドレイン領域の少なくとも一部となるＮ型領域と、
    　前記Ｎ型領域上に設けられた絶縁膜と、
    　前記絶縁膜を介して前記Ｎ型領域上に設けられたＮ型半導体層と、を有する撮像装置。
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