JP2005259939A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 N型多結晶シリコン膜をコンタクトプラグに用いた半導体装置のショートチャネル効果を抑制し、リーク電流を増加させることなくドレイン電流を確保する。
【解決手段】 本発明では、NchMOSトランジスタのソース・ドレインコンタクト開口部に砒素イオン注入13を行い、N+ソース層9及びN+ドレイン層10内にイオン注入層14を形成する。その後、リンドープ多結晶シリコン膜からなるコンタクトプラグ16をソース・ドレインコンタクト開口部に形成する。そして、熱処理により、N+ソース層9及びN+ドレイン層10内に砒素イオン注入層14を活性化したN+層15、リンドープ多結晶シリコン膜からリン(P)が拡散したN+層17が形成される。
【選択図】 図5
【解決手段】 本発明では、NchMOSトランジスタのソース・ドレインコンタクト開口部に砒素イオン注入13を行い、N+ソース層9及びN+ドレイン層10内にイオン注入層14を形成する。その後、リンドープ多結晶シリコン膜からなるコンタクトプラグ16をソース・ドレインコンタクト開口部に形成する。そして、熱処理により、N+ソース層9及びN+ドレイン層10内に砒素イオン注入層14を活性化したN+層15、リンドープ多結晶シリコン膜からリン(P)が拡散したN+層17が形成される。
【選択図】 図5
Description
本発明は、半導体装置及びその製造方法に係り、特にN型不純物を高濃度にドープした多結晶シリコン膜をコンタクトプラグとして使用するMOS型電界効果トランジスタ(以下、MOSトランジスタと呼称する)を有する半導体装置及びその製造方法に関する。
DRAM(Dynamic Random Access Memory)等のメモリデバイスのセル領域内には、トランスファーゲート用MOSトランジスタと電荷蓄積用のキャパシタからなるメモリセルが形成されている。このMOSトランジスタには、ゲート電極形成及びソース・ドレイン用拡散層形成後に、N型不純物を有する多結晶シリコン膜を用いたコンタクトプラグが形成され、ビット線との接続に用いられている(例えば、特許文献1参照。)。
このように形成されるMOSトランジスタは、ゲート長、チャネル領域の不純物濃度、ソース・ドレイン用拡散層の濃度及び深さ、コンタクトプラグを構成する多結晶シリコン膜の不純物濃度等を制御して所望の特性を得ている。
上述した半導体装置においては、半導体装置を構成するMOSトランジスタのゲート寸法の微細化が進展し、チャネル幅が狭くなると、ソース・ドレイン用拡散層とコンタクトプラグとのコンタクト面積が小さくなり、コンタクト抵抗が増加してMOSトランジスタの動作時のドレイン電流を十分確保できずにDRAMの書き込み不良が発生するという問題がある。
更に、コンタクトプラグに比較的拡散係数の大きなリンドープ多結晶シリコン膜を用いた場合、ソース・ドレイン用拡散層とコンタクトプラグとの間隔が狭くなるとソース・ドレイン用拡散層の接合リークが増大する、或いは、ショートチャネル効果によるMOSトランジスタの特性劣化が発生するという問題点がある。
特開2001−177074号公報(頁18、図6)
本発明は、MOSトランジスタのソース・ドレイン用拡散層へのコンタクトプラグとしてN型不純物を有する多結晶シリコン膜を用いる場合に、ショートチャネル効果を抑制し、リーク電流を増加させることなくMOSトランジスタのドレイン電流を確保できる半導体装置及びその製造方法を提供する。
上記目的を達成するために、本発明の一態様の半導体装置は、第1導電型の半導体基板の主面に選択的に設けられた第2導電型の拡散層と、前記拡散層上の層間絶縁膜に設けられ、且つ前記拡散層表面を露出するコンタクト開口部と、前記コンタクト開口部から露出された前記拡散層表面に前記拡散層の深さよりも浅く設けられ、且つ第2導電型の第1の不純物を有する第1の高濃度層と、前記コンタクト開口部内に設けられ、前記第1の不純物よりも原子量が小さい第2導電型の第2の不純物を含む多結晶シリコン膜からなるコンタクトプラグと、前記コンタクト開口部から露出された前記拡散層表面に前記第1の高濃度層と重畳して前記拡散層の深さよりも浅く設けられ、且つ前記第2導電型の第2の不純物を有する第2の高濃度層とを具備することを特徴とする。
更に、上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、第1導電型の半導体基板の主面に第2導電型のソース及びドレイン層を選択的に形成する工程と、前記ソース及びドレイン層上の層間絶縁膜を除去して前記ソース及びドレイン層表面を露出するコンタクト開口部を形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、第2導電型の第1の不純物をイオン注入し、前記ソース及びドレイン層の深さよりも浅い第2導電型の第1の不純物を有する第1の高濃度層を形成する工程と、前記コンタクト開口部内に、前記第1の不純物よりも原子量が小さい第2導電型の第2の不純物を含む多結晶シリコン膜からなるコンタクトプラグを形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記コンタクトプラグ中の不純物を拡散させ、前記ソース及びドレイン層の深さよりも浅い第2の高濃度層を形成する工程とを具備することを特徴とする。
本発明によれば、MOSトランジスタのソース・ドレイン用拡散層へのコンタクトプラグとしてN型不純物を有する多結晶シリコン膜を用いる場合に、ショートチャネル効果を抑制し、リーク電流を増加させることなくMOSトランジスタのドレイン電流を確保できる半導体装置及びその製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例1に係る半導体装置について、図面を参照して説明する。本実施例は、スタック型キャパシタを有するDRAMに適用した例で、図1はDRAMのメモリセルアレイの一部を概略的に示す平面図、図2乃至6は図1のA−A線に沿うDRAMのメモリセル部の製造工程を示す断面図である。
図1に示すように、このメモリセルアレイは、電荷転送用の1個のNchMOSトランジスタと、電荷蓄積用の1個のスタック構造のキャパシタからなるDRAMメモリセルがシリコン基板上に行列状に設けられている。シリコン基板内の活性領域にはソース領域、ドレイン領域、チャネル領域が形成される(詳細は後述する)。チャネル領域の上方を横切る方向にゲート電極を含むワード線WL1乃至4が設けられる。ソースコンタクト部C1a、C1b、及びドレインコンタクト部C2は、ビット線(BL)形成方向に対して並行に設けられる。ビット線コンタクト部C3は、ドレインコンタクト部C2に連なる配線部にビット線(BL)を接続する。ソースコンタクト部C1a、C1b上には、スタック型キャパシタの下部電極を接続するためのノードコンタクト部が設けられる(詳細は後述する)。
図2に示すように、まず、周知の方法で、P型シリコン基板1の主面に素子分離用のSTI(シャロートレンチアイソレーション)を形成した後に、メモリセル部に閾値電圧調整用のチャネルイオン注入を行い、熱処理によりこのチャネルイオン注入層を活性化させる。次に、NchMOSトランジスタのゲート絶縁膜3、ゲート電極4を形成した後に、ゲート電極保護膜5を形成する。ここで、ゲート絶縁膜4にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したSiNxOy膜、シリコン窒化膜(Si3N4)/シリコン酸化膜の積層膜、高誘電体膜(High−Kゲート絶縁膜)、或いは高誘電体膜のシリケート物(例えば、HfSiON)を用いてもよい。続いて、ソース・ドレイン層形成用に、リンイオン注入7を行い、シリコン基板1内にイオン注入層8を形成する。ここで、リン(P)のイオン注入条件として、例えば、加速電圧10KeV、ドーズ量1×1013/cm2を用いる。そして、ゲート電極4及びゲート電極保護膜5の周囲に選択的にゲート側壁用シリコン窒化膜6を形成する。
次に、図3に示すように、層間絶縁膜11を堆積し、熱処理を行う。ここで、イオン注入層8は熱拡散により活性化されて、N+ソース層9、N+ドレイン層10となる。なお、製造工程終了後でのN+ソース層9及びN+ドレイン層10の表面濃度は、例えば、2×1018/cm2以下に設定される。続いて、周知のリソグラフィー法によりコンタクト形成予定領域上に開口部を有するレジスト膜12を形成する。そして、このレジスト膜12をマスクに層間絶縁膜11を異方性エッチング、例えばRIE(Reactive Ion Etching)法によりエッチング除去して、N+ソース層9及びN+ドレイン層10のコンタクト開口部表面を露出する。
続いて、図4に示すように、レジスト膜12を除去した後、ソース・ドレインコンタクト開口部の表面に第1の不純物の砒素イオン注入13を行い、N+ソース層9及びN+ドレイン層10内にイオン注入層14を形成する。ここで、砒素(As)のイオン注入条件として、加速電圧はシリコン基板1にピークをもたせるために5KeV以上、N+ソース層9、N+ドレイン層10よりも浅く形成するために30KeV以内の範囲が好ましく、ドーズ量はコンタクト抵抗を低減するために1×1013/cm2以上、砒素(As)の異常拡散を抑制するために1×1015/cm2以内の範囲が好ましい。更に好ましくは、加速電圧7KeV、ドーズ量5×1013/cm2がよい。
そして、図5に示すように、第2の不純物のリンドープ多結晶シリコン膜からなるコンタクトプラグ16をソース・ドレインコンタクト開口部に形成する。なお、N+ソース層9及びN+ドレイン層10とコンタクトプラグ16の接触抵抗を低減するために、リンドープ多結晶シリコン膜中のリン(P)濃度は、例えば、1×1020/cm2と製造工程終了後でのN+ソース層9及びN+ドレイン層10の表面濃度よりも2桁程度高く設定される。次に、熱処理を行い、N+ソース層9及びN+ドレイン層10内に砒素イオン注入層14を活性化したN+層(第1の高濃度層)15、リンドープ多結晶シリコン膜からリン(P)を拡散したN+層(第2の高濃度層)17が形成される。ここで、シリコン基板1中に注入された砒素(As)は、リン(P)と同じN型不純物であり、お互いに斥力を有している。また、砒素(As)はリン(P)よりも原子半径及び原子量が大きく、拡散係数が小さいのでリンドープ多結晶シリコン膜からのリン(P)の拡散を抑制することができ、しかも砒素(As)自身の拡散深さを抑制することができる。
このため、N+ソース層9及びN+ドレイン層10の表面濃度Cs1、拡散深さXj1、N+層15の表面濃度Cs2、拡散深さXj2、及びN+層17の表面濃度Cs3、拡散深さXj3の関係は、
Cs3>Cs2>Cs1・・・・・・・・・・・・・・・・・・・・・・・・・・・式(1)
と表され、この関係を維持しながら、
Xj1>Xj3>Xj2・・・・・・・・・・・・・・・・・・・・・・・・・・・・・式(2)
と表され、リンドープ多結晶シリコン膜からのリン(P)の拡散深さXj3をN+ソース層9及びN+ドレイン層10の拡散深さXj1よりも浅く形成することができる。ここで、N+層15の部分はN+層17と重畳されており、この部分の表面濃度は他の部分よりも高濃度、例えば、1×1020/cm2とN+ソース層9及びN+ドレイン層10の表面濃度よりも2桁程度高く形成される。なお、N+層15の拡散深さXj2をN+層17の拡散深さXj3よりも深く、且つN+ソース層9及びN+ドレイン層10の拡散深さXj1よりも浅く形成してもよい。
Cs3>Cs2>Cs1・・・・・・・・・・・・・・・・・・・・・・・・・・・式(1)
と表され、この関係を維持しながら、
Xj1>Xj3>Xj2・・・・・・・・・・・・・・・・・・・・・・・・・・・・・式(2)
と表され、リンドープ多結晶シリコン膜からのリン(P)の拡散深さXj3をN+ソース層9及びN+ドレイン層10の拡散深さXj1よりも浅く形成することができる。ここで、N+層15の部分はN+層17と重畳されており、この部分の表面濃度は他の部分よりも高濃度、例えば、1×1020/cm2とN+ソース層9及びN+ドレイン層10の表面濃度よりも2桁程度高く形成される。なお、N+層15の拡散深さXj2をN+層17の拡散深さXj3よりも深く、且つN+ソース層9及びN+ドレイン層10の拡散深さXj1よりも浅く形成してもよい。
次に、図6に示すように、ソース・ドレインコンタクト開口部以外のコンタクトプラグ16を選択的に除去した後、周知の方法で、層間絶縁膜18、点線で示すビット線コンタクト部C3及び断面よりも背後側に設けられたビット線BLを形成する。続いて、層間絶縁膜19、ストレージノードであるコンタクトプラグ20、層間絶縁膜21、ストレージノードであるスタック型キャパシタの下部電極22、キャパシタ絶縁膜23、スタック型キャパシタの上部電極24を形成する。そして、図示していないが、上部配線、上部層間絶縁膜、及び最上層の保護絶縁膜等を形成することによりDRAMは完成する。
上述したように、本実施例の半導体装置では、NchMOSトランジスタのソース・ドレインコンタクト開口部にリンドープ多結晶シリコン膜からなるコンタクトプラグ16を形成する前に、ソース・ドレインコンタクト開口部に砒素イオン注入を行っている。このため、リンドープ多結晶シリコン膜からリンの拡散を抑制することができ、リンドープ多結晶シリコン膜からのリン(P)の拡散深さXj3をN+ソース層9及びN+ドレイン層10の拡散深さXj1よりも浅く形成することができる。したがって、従来よりもNchMOSトランジスタの接合リーク電流を低減でき、且つショートチャネル効果によるMOSトランジスタの特性劣化を抑制することができる。
更に、ソース・ドレインコンタクト開口部に砒素イオン注入を行い、N+層15を設けているので、N+ソース層9及びN+ドレイン層10とコンタクトプラグ16の接触抵抗を従来よりも低減することできる。したがって、接合リーク電流を増大させることなく、NchMOSトランジスタのドレイン電流を増大することができる。
次に、本発明の実施例2に係る半導体装置について、図面を参照して説明する。図7は、DRAMのメモリセル部の製造工程を示す断面図である。本実施例ではソース・ドレインコンタクト開口部へのイオン注入のイオン種を変更している。
以下、本実施例において、実施例1と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
図7に示すように、レジスト膜をマスクに層間絶縁膜11を異方性エッチングによりエッチング除去してN+ソース層9及びN+ドレイン層10のコンタクト開口部表面を露出させ、このレジスト膜を除去した後、ソース・ドレインコンタクト開口部の表面にアンチモンイオン注入25を行い、N+ソース層9及びN+ドレイン層10内にイオン注入層26を形成する。ここで、アンチモン(Sb)のイオン注入条件として、加速電圧5〜30KeV、ドーズ量1×1013〜量1×1015/cm2の範囲、例えば加速電圧10KeV、ドーズ量5×1013/cm2を用いる。そして、リンドープ多結晶シリコン膜からなるコンタクトプラグ16をソース・ドレインコンタクト開口部に形成する。ここで、シリコン基板1中に注入されたアンチモン(Sb)は、リン(P)と同じN型不純物であり、お互いに斥力を有している。また、アンチモン(Sb)はリン(P)よりも原子半径及び原子量が大きく、拡散係数が小さく、且つ砒素(As)より原子半径及び原子量が大きいのでリンドープ多結晶シリコン膜からのリン(P)の拡散を抑制することができ、しかもアンチモン(Sb)自身の拡散深さを抑制することができる。
上述したように、本実施例の半導体装置では、NchMOSトランジスタのソース・ドレインコンタクト開口部にリンドープ多結晶シリコン膜からなるコンタクトプラグ16を形成する前に、ソース・ドレインコンタクト開口部にアンチモンイオン注入を行っている。このため実施例1と同様な効果を有する。
なお、本実施例では、リンドープ多結晶シリコン膜をコンタクトプラグに用いているが、砒素ドープ多結晶シリコン膜をコンタクトプラグに用いてもよい。
次に、本発明の実施例3に係る半導体装置について、図面を参照して説明する。図8は、DRAMのメモリセル部の製造工程を示す断面図である。本実施例ではソース・ドレインコンタクト開口部の形成方法を変更している。
以下、本実施例において、実施例1と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
図8に示すように、ゲート側壁用シリコン窒化膜6を形成後、全面に層間絶縁膜11を堆積する。次に、この層間絶縁膜11を選択的にエッチング除去し、N+ソース層9及びN+ドレイン層10表面を露出させてゲート電極4に対して自己整合的にソース・ドレイン部にセルフアライン開口部SCを形成する。続いて、セルフアライン開口部SCの表面に砒素イオン注入13を行い、N+ソース層9及びN+ドレイン層10内にイオン注入層14を形成する。ここで、セルフアライン開口部SCは、マスク合わせを用いずに自己整合的に形成されているので、N+ソース層9及びN+ドレイン層10とイオン注入層14の間隔を一定にすることができる。
上述したように、本実施例の半導体装置では、ゲート電極4に対して自己整合的にソース・ドレイン部にセルフアライン開口部SCを形成した後、セルフアライン開口部SCに砒素イオン注入13を行っている。このため、NchMOSトランジスタのゲート寸法が微細化されても、実施例1と同様な効果を有する。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、本実施例では、スタック型キャパシタを有するDRAMに適用しているが、トレンチ型キャパシタを有するDRAMに適用できる。また、DRAMについて説明したが、マスクROM、PROM、EPROM、及びE2PROM等の各種ROMや、SRAM、ロジックLSIにも適用できる。
そして、本実施例では、トランジスタ間の分離にSTIを用いているが埋め込み酸化膜を用いたリセスドLOCOSを用いてもよい。
更に、実施例1では、NchMOSトランジスタのソース・ドレインコンタクト開口部に砒素イオン注入層14を活性化したN+層15、リンドープ多結晶シリコン膜からリン(P)を拡散したN+層17を形成しているが、トランジスタが設けられていない部分のN+拡散層のコンタクト開口部に適用してもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) 第1導電型の半導体基板の主面に第2導電型であるMOSトランジスタのソース及びドレイン層を選択的に形成する工程と、前記ソース及びドレイン層上の層間絶縁膜を選択的に除去し、前記ソース及びドレイン層表面を露出させて前記MOSトランジスタのゲート電極に対して自己整合的にコンタクト開口部を形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、第2導電型の第1の不純物をイオン注入し、前記ソース及びドレイン層の深さよりも浅い第2導電型の第1の不純物を有する第1の高濃度層を形成する工程と、前記コンタクト開口部内に、前記第1の不純物よりも原子量が小さい第2導電型の第2の不純物を含む多結晶シリコン膜からなるコンタクトプラグを形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、前記コンタクトプラグ中の不純物を拡散させて前記ソース及びドレイン層の深さよりも浅い第2の高濃度層を形成する工程とを具備する半導体装置の製造方法。
(付記1) 第1導電型の半導体基板の主面に第2導電型であるMOSトランジスタのソース及びドレイン層を選択的に形成する工程と、前記ソース及びドレイン層上の層間絶縁膜を選択的に除去し、前記ソース及びドレイン層表面を露出させて前記MOSトランジスタのゲート電極に対して自己整合的にコンタクト開口部を形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、第2導電型の第1の不純物をイオン注入し、前記ソース及びドレイン層の深さよりも浅い第2導電型の第1の不純物を有する第1の高濃度層を形成する工程と、前記コンタクト開口部内に、前記第1の不純物よりも原子量が小さい第2導電型の第2の不純物を含む多結晶シリコン膜からなるコンタクトプラグを形成する工程と、前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、前記コンタクトプラグ中の不純物を拡散させて前記ソース及びドレイン層の深さよりも浅い第2の高濃度層を形成する工程とを具備する半導体装置の製造方法。
(付記2) 前記第1の不純物元素は、砒素又はアンチモンであり、前記第2の不純物元素はリンである付記1に記載の半導体装置の製造方法。
(付記3) 前記第1の不純物元素は、アンチモンであり、前記第2の不純物元素は砒素である付記1に記載の半導体装置の製造方法。
(付記4) 前記第1の不純物のイオン注入は、加速電圧が5KeV以上、30KeV以下の範囲で、ドーズ量が1×1013/cm2以上、1×1015/cm2以下の範囲で行うことを特徴とする付記1乃至3のいずれか記載の半導体装置の製造方法。
1 シリコン基板
2 STI(シャロートレンチアイソレーション)
3 ゲート絶縁膜
4 ゲート電極
5 ゲート電極保護膜
6 シリコン窒化膜
7 リンイオン注入
8、14 イオン注入層
9 N+ソース層
10 N+ドレイン層
11、18、19、21 層間絶縁膜
12 レジスト膜
13 砒素イオン注入
15 N+層(第1の高濃度層)
17 N+層(第2の高濃度層)
16、20 コンタクトプラグ
22 下部電極
23 キャパシタ絶縁膜
24 上部電極
BL ビット線
C1a、C1b ソースコンタクト部
C2 ドレインコンタクト部
C3 ビット線コンタクト部
WL1乃至4 ワード線
2 STI(シャロートレンチアイソレーション)
3 ゲート絶縁膜
4 ゲート電極
5 ゲート電極保護膜
6 シリコン窒化膜
7 リンイオン注入
8、14 イオン注入層
9 N+ソース層
10 N+ドレイン層
11、18、19、21 層間絶縁膜
12 レジスト膜
13 砒素イオン注入
15 N+層(第1の高濃度層)
17 N+層(第2の高濃度層)
16、20 コンタクトプラグ
22 下部電極
23 キャパシタ絶縁膜
24 上部電極
BL ビット線
C1a、C1b ソースコンタクト部
C2 ドレインコンタクト部
C3 ビット線コンタクト部
WL1乃至4 ワード線
Claims (5)
- 第1導電型の半導体基板の主面に選択的に設けられた第2導電型の拡散層と、
前記拡散層上の層間絶縁膜に設けられ、且つ前記拡散層表面を露出するコンタクト開口部と、
前記コンタクト開口部から露出された前記拡散層表面に前記拡散層の深さよりも浅く設けられ、且つ第2導電型の第1の不純物を有する第1の高濃度層と、
前記コンタクト開口部内に設けられ、前記第1の不純物よりも原子量が小さい第2導電型の第2の不純物を含む多結晶シリコン膜からなるコンタクトプラグと、
前記コンタクト開口部から露出された前記拡散層表面に前記第1の高濃度層と重畳して前記拡散層の深さよりも浅く設けられ、且つ前記第2導電型の第2の不純物を有する第2の高濃度層と、
を具備することを特徴とする半導体装置。 - 第1導電型の半導体基板の主面に選択的に設けられた第2導電型のソース及びドレイン層と、
前記ソース及びドレイン層上の層間絶縁膜に設けられ、且つ前記ソース及びドレイン層表面を露出するコンタクト開口部と、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記ソース及びドレイン層の深さよりも浅く設けられ、且つ第2導電型の第1の不純物を有する第1の高濃度層と、
前記コンタクト開口部内に設けられ、前記第1の不純物よりも原子量が小さい第2導電型の第2の不純物を含む多結晶シリコン膜からなるコンタクトプラグと、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記第1の高濃度層と重畳して前記ソース及びドレイン層の深さよりも浅く設けられ、且つ前記第2導電型の第2の不純物を有する第2の高濃度層と、
を具備することを特徴とする半導体装置。 - 第1導電型の半導体基板の主面に選択的に設けられた第2導電型のソース及びドレイン層と、
前記ソース及びドレイン層上の層間絶縁膜に設けられ、且つ前記ソース及びドレイン層表面を露出するコンタクト開口部と、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記ソース及びドレイン層の深さよりも浅く設けられ、且つ第2導電型の第1の不純物を有する第1の高濃度層と、
前記コンタクト開口部内に設けられ、前記第1の不純物よりも原子量が小さい第2導電型の第2の不純物を含む多結晶シリコン膜からなるコンタクトプラグと、
前記第1の高濃度層表面に前記第1の高濃度層の深さよりも深く、前記ソース及びドレイン層の深さより浅く設けられ、且つ前記第2導電型の第2の不純物を有する第2の高濃度層と、
を具備することを特徴とする半導体装置。 - 前記第1の不純物元素は、砒素又はアンチモンであり、前記第2の不純物元素はリンであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 第1導電型の半導体基板の主面に第2導電型のソース及びドレイン層を選択的に形成する工程と、
前記ソース及びドレイン層上の層間絶縁膜を除去して前記ソース及びドレイン層表面を露出するコンタクト開口部を形成する工程と、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に、第2導電型の第1の不純物をイオン注入し、前記ソース及びドレイン層の深さよりも浅い第2導電型の第1の不純物を有する第1の高濃度層を形成する工程と、
前記コンタクト開口部内に、前記第1の不純物よりも原子量が小さい第2導電型の第2の不純物を含む多結晶シリコン膜からなるコンタクトプラグを形成する工程と、
前記コンタクト開口部から露出された前記ソース及びドレイン層表面に前記コンタクトプラグ中の不純物を拡散させ、前記ソース及びドレイン層の深さよりも浅い第2の高濃度層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
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JP2004068611A Pending JP2005259939A (ja) | 2004-03-11 | 2004-03-11 | 半導体装置及びその製造方法 |
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JP (1) | JP2005259939A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091905A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | FinFETを備えた半導体素子の製造方法 |
US7645653B2 (en) | 2006-08-25 | 2010-01-12 | Elpida Memory, Inc. | Method for manufacturing a semiconductor device having a polymetal gate electrode structure |
WO2023119955A1 (ja) * | 2021-12-22 | 2023-06-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法、撮像装置 |
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2004
- 2004-03-11 JP JP2004068611A patent/JP2005259939A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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US7645653B2 (en) | 2006-08-25 | 2010-01-12 | Elpida Memory, Inc. | Method for manufacturing a semiconductor device having a polymetal gate electrode structure |
JP2008091905A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | FinFETを備えた半導体素子の製造方法 |
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