KR100508085B1 - 씨모스 이미지 센서 및 그 제조 방법 - Google Patents

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KR100508085B1 KR10-2002-0049133A KR20020049133A KR100508085B1 KR 100508085 B1 KR100508085 B1 KR 100508085B1 KR 20020049133 A KR20020049133 A KR 20020049133A KR 100508085 B1 KR100508085 B1 KR 100508085B1
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Abstract

씨모스 이미지 센서 및 그 제조 방법을 제공한다. 이 센서는 반도체기판의 소정영역에 배치된 부유 확산 영역 및 포토 다이오드 영역 그리고 부유 확산 영역 상에 배치된 소오스 플러그를 포함한다. 이에 더하여, 이 센서는 트랜지스터들의 게이트 전극으로 사용되는 게이트 도전막 패턴들을 더 구비하되, 게이트 도전막 패턴과 소오스 플러그는 두께 및 조성 물질에서 동일하다. 바람직하게는 소오스 플러그 및 게이트 도전막 패턴은 불순물을 포함하는 다결정 실리콘으로 이루어진다. 그 제조 방법은 반도체기판 상에, 반도체기판의 소정영역을 노출시키는 개구부를 갖는 게이트 절연막 패턴을 형성한 후, 그 상부에 개구부를 지나는 게이트 도전막 패턴을 형성하는 단계를 포함한다. 게이트 도전막 패턴은 불순물을 포함하는 다결정 실리콘으로 형성함으로써, 게이트 도전막 패턴을 형성하는 동안 개구부 아래의 반도체기판에 부유 확산 영역을 형성한다. 이에 따라, 부유 확산 영역에서의 결정 결함 및 식각 손상을 최소화할 수 있다.

Description

씨모스 이미지 센서 및 그 제조 방법{CMOS Image Sensor And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.
씨모스 이미지 센서(CMOS Image Sensor)는 씨모스 제조 기술을 이용하여 광학적 영상을 전기적 신호로 변환시키는 소자로서, MOS 트랜지스터를 이용하여 순차적으로 신호를 출력하는 스위칭 방식을 채용하고 있다. 씨모스 이미지 센서는 CCD(Charge Coupled Device) 이미지 센서에 비하여 구동 방식이 간편하고, CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모가 낮은 장점을 지니고 있다. CCD 이미지 센서는 그 제조 공정이 CMOS 이미지 센서에 비해서 상대적으로 어렵고, CMOS의 경우 가능한 random access가 불가능한 단점이 있다. 1990년대 후반 및 최근에는 CMOS 공정기술의 발달 및 신호처리 알고리즘(signal processing algorithm)의 개선으로 씨모스 이미지 센서가 가지고 있던 단점들이 극복되고, 선택적으로 CCD 공정을 씨모스 이미지 센서에 적용함으로써 제품의 질을 개선하고 있는 추세이다.
이러한 씨모스 이미지 센서는 단위 화소(pixel)에 포함된 트랜지스터의 갯수에 따라, 1-트랜지스터 구조(1-Tr structure), 3-트랜지스터 구조 및 4-트랜지스터 구조로 구분된다. 상기 1-트랜지스터 구조는 높은 필-팩터(fill-factor)를 갖지만, 노이즈가 큰 것이 단점이다. 이에 따라, 최근의 씨모스 이미지 센서로는 상기 3-트랜지스터 구조 또는 4-트랜지스터 구조가 일반적으로 사용된다. 상기 3-트랜지스터 구조는 4-트랜지스터 구조에 비해 제조 단가가 싸고, 필-팩터가 높고, 이미지 래깅(image lagging) 및 블루밍(blooming)에 대한 우수한 특성을 갖는다.
도 1은 종래 기술에 따른 3-트랜지스터 구조의 씨모스 이미지 센서의 제조 방법을 설명하기 위한 공정단면도이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(20)을 형성한다. 상기 활성영역 상에는 게이트 절연막(30)으로 사용될, 실리콘 산화막을 형성한다. 상기 게이트 절연막(30)을 포함하는 반도체기판 상에 게이트 도전막을 형성한 후, 이를 패터닝하여 상기 활성영역을 가로지르는 복수개의 게이트 도전막 패턴(40)을 형성한다. 상기 게이트 도전막 패턴(40)은 3-트랜지스터 구조의 씨모스 이미지 센서를 구성하는 리셋(reset) 트랜지스터, 선택(select) 트랜지스터 및 접근(access) 트랜지스터의 각 게이트 전극을 구성한다. 도 1에는 상기 리셋 트랜지스터의 게이트 전극으로 사용되는 게이트 도전막 패턴(40) 만이 도시되었다.
상기 게이트 도전막 패턴(40)을 형성한 후, 상기 게이트 도전막 패턴(40) 주변의 활성영역에 저농도 불순물 영역(94)을 형성한다. 이후, 상기 리셋 트랜지스터의 소오스 영역에 인접한 활성영역에, 빛이 입사되는 포토 다이오드 영역(99)을 형성한다. 상기 저농도 불순물 영역(94) 및 상기 포토 다이오드 영역(96)을 형성한 후, 상기 게이트 도전막 패턴(40) 측벽에 스페이서(50)를 형성한다. 상기 스페이서(50)를 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 리셋, 선택 및 접근 트랜지스터들의 소오스/드레인으로 사용되는 고농도 불순물 영역(92)을 형성한다. 상기 고농도 불순물 영역(92)을 형성하는 단계는 상기 리셋 트랜지스터의 소오스에 연결되는 부유 확산영역(96)을 함께 형성하도록 실시한다.
상기 고농도 불순물 영역(92)을 포함하는 반도체기판 상에 층간절연막(60)을 형성한 후, 이를 패터닝하여 상기 부유 확산 영역(96), 상기 고농도 불순물 영역(92) 및 상기 게이트 도전막 패턴(40)의 상부면을 노출시키는 개구부(65)를 형성한다. 이후, 통상적인 방법을 사용하여, 상기 트랜지스터들의 게이트 및 소오스/드레인을 연결하는 플러그/배선(70)을 형성한다.
한편, 상기 부유 확산 영역(96)을 이온 주입 공정을 사용하여 형성할 경우, 이온들이 갖는 운동에너지는 상기 부유 확산 영역(96)에 결정 결함(lattice defect)을 유발한다. 또한, 상기 개구부(65) 형성을 위한 패터닝 공정은 플라즈마를 사용하여 상기 층간절연막(60)을 이방성 식각하는 단계를 포함한다. 이에 따라, 상기 개구부(65) 형성을 위한 식각 공정은 상기 부유 확산 영역(96)에 식각 손상을 유발한다. 이에 더하여, 저항을 감소시키기 위해 통상적으로 실시하는 실리사이드 형성 공정은 상기 부유 확산 영역(96)을 금속 물질로 오염시킬 수 있다. 상기 부유 확산 영역(96)은 센서의 특성에 중요한 영향을 주는 씨모스 이미지 센서의 구성 요소이다. 따라서, 씨모스 이미지 센서의 우수한 특성을 위해서는, 상기한 결정 결함, 식각 손상 및 금속 오염을 최소화하는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 우수한 특성의 부유 확산 영역을 구비하는 씨모스 이미지 센서를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 특성의 부유 확산 영역을 구비하는 씨모스 이미지 센서의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소오스 플러그를 게이트 도전막 패턴으로 형성한, 리셋 트랜지스터 및 선택 트랜지스터를 구비하는 씨모스 이미지 센서를 제공한다. 이 리셋 트랜지스터 및 선택 트랜지스터를 구비하는 씨모스 이미지 센서는 제 1 도전형의 반도체기판, 상기 반도체기판의 소정영역에 배치된 제 2 도전형의 부유 확산 영역 및 상기 부유 확산 영역에 직접 접촉하는 소오스 플러그를 포함한다. 상기 부유 확산 영역에 인접하는 상기 반도체기판에는 포토 다이오드 영역이 배치된다.
이에 더하여, 본 발명에 따른 상기 씨모스 이미지 센서는 상기 리셋 및 선택 트랜지스터의 각 게이트 전극으로 사용되는 게이트 도전막 패턴들을 더 구비한다. 이때, 상기 게이트 도전막 패턴 및 상기 소오스 플러그는 동일한 두께를 갖고, 동일한 도전형의 불순물을 포함하는 다결정 실리콘으로 이루어지는 것이 바람직하다. 또한, 상기 소오스 플러그와 상기 선택 트랜지스터의 게이트 전극으로 사용되는 상기 게이트 도전막 패턴은 배선을 통해 연결될 수도 있다.
상기 소오스 플러그는 불순물을 포함하는 다결정 실리콘으로 이루어지는 것이 바람직하다. 또한, 상기 포토 다이오드 영역은 상기 제 2 도전형의 불순물을 포함하는 것이 바람직하다. 상기 게이트 도전막 패턴 및 상기 반도체기판 사이에는 상기 부유 확산 영역을 노출시키는 개구부를 구비하는 게이트 절연막 패턴이 배치된다. 이때, 상기 소오스 플러그는 상기 게이트 절연막 패턴의 개구부를 통해 상기 부유 확산 영역에 직접 접촉한다.
상기 선택 트랜지스터의 소오스에는 접근 트랜지스터가 더 연결될 수도 있다. 상기 접근 트랜지스터의 게이트 전극은 상기 게이트 도전막 패턴으로 구성되는 것이 바람직하다.
한편, 상기 포토 다이오드 영역은 상기 부유 확산 영역으로부터 이격되어 형성될 수도 있다. 이때, 상기 게이트 도전막 패턴은 전달 트랜지스터의 게이트 전극으로, 상기 포토 다이오드 영역 및 상기 부유 확산 영역 사이의 상기 활성영역 상에 배치될 수도 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 게이트 도전막에 포함된 불순물을 확산시키는 방법으로 부유 확산 영역을 형성하는, 리셋 트랜지스터 및 선택 트랜지스터를 구비하는 씨모스 이미지 센서의 제조 방법을 제공한다. 이 리셋 트랜지스터 및 선택 트랜지스터를 구비하는 씨모스 이미지 센서의 제조 방법은 반도체기판 상에 게이트 절연막을 형성한 후, 상기 게이트 절연막을 패터닝하여 소정영역에서 상기 반도체기판을 노출시키는 개구부를 갖는 게이트 절연막 패턴을 형성하는 단계를 포함한다. 이후, 상기 게이트 절연막 패턴을 포함하는 반도체기판 상에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 복수개의 게이트 도전막 패턴들을 형성한다. 이때, 상기 게이트 도전막 패턴 중의 하나는 상기 개구부를 지나도록 형성된다.
상기 게이트 도전막을 형성하는 단계는 상기 개구부 아래의 상기 반도체기판 내에 부유 확산 영역(floating diffusion region)이 더 형성되도록 실시한다. 이를 위해, 상기 게이트 도전막 패턴은 상기 부유 확산 영역에 직접 접촉하도록 형성된다. 또한, 상기 게이트 도전막은 불순물을 포함하는 다결정 실리콘으로 형성하는 것이 바람직하다. 상기 불순물을 포함하는 다결정 실리콘은 확산(diffusion), 이온 주입(ion implantation) 및 인시튜 도핑(In-situ doping) 중의 적어도 한가지 기술을 사용하는 형성하는 것이 바람직하다.
상기 게이트 절연막은 실리콘 산화막을 형성하거나, 차례로 적층된 실리콘 산화막 및 상부 절연막으로 형성할 수도 있다. 이때, 상기 상부 절연막은 실리콘 산화막에 대해 식각 선택성을 갖는 물질로 형성하는 것이 바람직하다. 또한, 상기 게이트 도전막을 형성하기 전에, 상기 개구부 아래의 상기 반도체기판에 전부유 확산 영역(pre-floating diffusion region)을 더 형성할 수도 있다. 상기 전부유 확산 영역을 형성하는 단계는 확산, 이온 주입 및 인시튜 도핑 중의 적어도 한가지 기술을 사용한다. 또한, 상기 게이트 도전막을 형성하기 전에, 상기 실리콘 산화막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 상부 절연막을 제거하는 것이 바람직하다.
상기 게이트 도전막을 패터닝하는 단계는 상기 게이트 도전막 패턴이 상기 리셋 트랜지스터 및 상기 선택 트랜지스터의 게이트들을 구성하도록 실시되는 것이 바람직하다. 한편, 상기 게이트 도전막 패턴을 형성한 후, 상기 활성영역에 포토 다이오드 영역을 형성하고, 상기 선택 및 리셋 트랜지스터 각각의 소오스/드레인 영역을 형성하고, 상기 리셋 및 선택 트랜지스터의 각 게이트 및 각 소오스/드레인에 접속하는 배선을 형성하는 단계를 더 실시한다. 상기 포토 다이오드 영역은 상기 부유 확산 영역에 인접하는 상기 반도체기판 내에 형성된다.
상기 개구부를 지나는 상기 게이트 도전막 패턴은 연장되어, 상기 선택 트랜지스터의 게이트를 구성하거나, 상기 배선 형성 단계를 통해 상기 선택 트랜지스터의 게이트에 전기적으로 연결될 수도 있다. 상기 배선을 통해 연결되는 경우, 상기 개구부를 지나는 상기 게이트 도전막 패턴은 상기 선택 트랜지스터까지 연장되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2 내지 도 8은 본 발명의 제 1 실시예에 따른 씨모스 이미지 센서의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한다. 이때, 상기 반도체기판(100)은 P형 에피택시얼층이 형성된 실리콘기판일 수 있다. 이 경우, 상기 실리콘 기판과 P형 에피택시얼층의 경계(boundary)에는 상기 P형 에피택시얼층보다 높은 불순물 농도를 갖는 깊은 P웰(deep P-Well)이 형성될 수도 있다.
상기 활성영역 상에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 상기 반도체기판(100)의 노출된 상부면을 열산화시킴으로써 형성하는 실리콘 산화막인 것이 바람직하다. 상기 게이트 절연막(120) 상에, 상기 게이트 절연막(120)을 노출시키는 개구부(515)를 갖는 포토레지스트 패턴(510)을 형성한다. 이때, 상기 개구부(515)는 씨모스 이미지 센서의 부유 확산 영역이 형성될 위치를 정의한다.
도 3을 참조하면, 상기 포토레지스트 패턴(510)을 식각 마스크로 사용하여 상기 노출된 게이트 절연막(120)을 식각함으로써, 상기 반도체기판(100)의 상부면을 노출시키는 개구부를 갖는 게이트 절연막 패턴(125)을 형성한다.
종래기술에서 설명한 것처럼, 부유 확산 영역에서 발생하는 식각 손상은 씨모스 이미지 센서의 특성을 열화시키는 원인이 된다. 따라서, 이러한 종래 기술에서의 문제점을 방지하기 위해, 상기 게이트 절연막(120)을 식각하는 단계는 습식 식각의 방법으로 실시하는 것이 바람직하다. 한편, 후속 공정에서 식각 손상을 치유(cure)하는 추가적인 단계가 실시될 경우, 상기 게이트 절연막(120)을 식각하는 단계는 건식 식각의 방법으로 실시될 수도 있다. 이때, 상기 추가적인 치유 공정은 일반적으로 고온의 열공정이므로, 불순물 영역의 형성 또는 저융점 물질의 형성 전에 실시되는 것이 바람직하다.
도 4를 참조하면, 상기 포토레지스트 패턴(510)을 제거한 후, 그 결과물 전면에 게이트 도전막(130)을 형성한다. 이에 따라, 상기 게이트 도전막(130)과 상기 반도체기판(100) 사이에는 상기 게이트 절연막 패턴(125)이 개재된다. 그런데, 도 3에서 설명한 것처럼, 상기 게이트 절연막 패턴(125)은 부유 확산 영역이 형성될 상기 반도체기판(100)의 상부면을 노출시키는 개구부가 형성된다. 따라서, 상기 게이트 도전막(130)은 상기 게이트 절연막 패턴(125)의 개구부를 통해 상기 반도체기판(100)에 직접 접촉한다.
한편, 상기 게이트 도전막(130)은 불순물을 포함하는 다결정 실리콘인 것이 바람직하다. 상기 불순물을 포함하는 다결정 실리콘을 형성하는 방법으로는 확산(diffusion), 이온 주입(ion implantation) 또는 인시튜 도핑(In-situ doping) 중의 한가지 방법을 사용하는 것이 바람직하다. 또한, 상기 게이트 도전막(130)에 포함된 불순물의 도전형은 N형인 것이 바람직하다.
이때, 상기 게이트 도전막(130) 내에 포함된 불순물은 상기 게이트 절연막 패턴(125)의 개구부를 통해 상기 반도체기판으로 확산되어, 부유 확산 영역(140)을 형성한다. 상기 부유 확산 영역(140)은 확산 현상을 통해 형성되므로, 이온 주입의 방법을 사용하는 종래 기술의 결정 결함의 문제를 예방한다.
상기 게이트 도전막(130)은 상술한 다결정 실리콘 상에 형성되는, 금속성 물질 또는 실리사이드 중에서 선택된 적어도 한가지의 물질을 더 포함할 수도 있다.
도 5를 참조하면, 상기 게이트 도전막(130)을 패터닝하여 상기 활성영역을 가로지르는 복수개의 게이트 도전막 패턴(135)을 형성한다. 상기 게이트 도전막 패턴(135) 형성을 위한 식각 공정은 상기 게이트 절연막 패턴(125)에 대해 식각 선택성을 갖는 이방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 게이트 도전막 패턴(135)은 본 발명에 따른 씨모스 이미지 센서의 리셋, 선택 및 접근 트랜지스터의 게이트 전극(210)을 구성하도록 형성된다. 이에 더하여, 상기 게이트 도전막 패턴(135)은 상기 부유 확산 영역(140)을 지나는 소오스 플러그(200, source plug)를 형성한다. 상기 소오스 플러그(200)를 형성하는 상기 게이트 도전막 패턴(135)은 상기 선택 트랜지스터의 게이트 전극(210)으로 사용될 수도 있다. 이 경우, 상기 게이트 도전막 패턴(135)은 상기 선택 트랜지스터의 게이트 전극(210)에서 상기 부유 확산 영역(140)까지 연장된다. 상기 게이트 도전막 패턴(135)은 4-트랜지스터 구조의 씨모스 이미지 센서를 구성하는 전달 트랜지스터의 게이트 전극을 구성할 수도 있다.
도 6을 참조하면, 상기 게이트 도전막 패턴(135)을 형성한 후, 상기 게이트 전극(210) 주변의 활성영역을 노출시키는 포토레지스트 패턴(520)을 형성한다. 상기 포토레지스트 패턴(520)이 덮는 영역에는, 후속 공정에서 포토다이오드 영역이 형성될, 상기 부유 확산 영역(140) 주변의 활성영역이 포함된다.
상기 포토레지스트 패턴(520)을 마스크로 사용한 이온 주입 공정(310)을 실시하여, 상기 노출된 활성영역에 저농도 불순물 영역(150, lightly doped region)을 형성한다. 상기 저농도 불순물 영역(150)은 상기 리셋, 선택 및 접근 트랜지스터의 각 게이트 전극(210) 주변에 배치되어, 상기 트랜지스터들의 소오스/드레인을 구성한다.
도 7을 참조하면, 상기 저농도 불순물 영역(150)을 형성하기 위해 사용된 상기 포토레지스트 패턴(520)을 제거한 후, 상기 소오스 플러그(200) 주변의 활성영역을 노출시키는 또다른 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 또다른 포토레지스트 패턴을 마스크로 사용하는 이온 주입 공정을 실시하여 상기 노출된 활성영역에 포토 다이오드 영역(160)을 형성한다. 이후, 상기 또다른 포토레지스트 패턴을 제거한다. 한편, 상기 포토다이오드 영역(160) 및 상기 저농도 불순물 영역(150)을 형성하는 단계들의 공정 순서는 바뀔 수도 있다.
상기 포토 다이오드 영역(160)이 형성된 결과물 전면에 스페이서막(170)을 콘포말하게 형성한다. 상기 스페이서막(170)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중에서 선택된 한가지 물질로 형성하는 것이 바람직하다.
도 8을 참조하면, 상기 스페이서막(170)을 이방성 식각하여 상기 게이트 전극(210)의 측벽에 스페이서(175)를 형성한다. 상기 스페이서(175) 형성을 위한 식각 공정은 적어도 상기 포토 다이오드 영역(160)의 상부를 덮는 포토레지스트 패턴(도시하지 않음)을 식각 마스크로 사용하는 것이 바람직하다. 이에 따라, 상기 포토 다이오드 영역(160)의 상부에는 상기 스페이서막(170)이 잔존한다. 상기 포토레지스트 패턴 및 상기 스페이서(175)를 이온 주입 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 게이트 전극(210) 주변의 상기 저농도 불순물 영역(150)에 고농도 불순물 영역(180, heavily doped region)을 형성한다.
상기 고농도 불순물 영역(180)이 형성된 반도체기판의 전면을 덮는 층간절연막(190)을 형성한다. 상기 층간절연막(190)은 화학기상증착의 방법으로 형성되는 실리콘 산화막인 것이 바람직하다. 상기 층간절연막(190)을 패터닝하여 상기 게이트 도전막 패턴(135) 및 상기 고농도 불순물 영역(180)을 노출시키는 개구부(192)를 형성한다. 이때, 상기 부유 확산 영역(160)에 접속하기 위한 개구부(192)는 상기 소오스 플러그(200)의 상부를 노출시킨다. 이에 따라, 종래 기술에서 설명한 것처럼, 상기 개구부(192)를 형성하는 동안 상기 부유 확산 영역(160)에 발생하는 식각 손상의 문제는 예방된다.
이후, 상기 개구부(192)를 통해 상기 게이트 도전막 패턴(135) 및 상기 고농도 불순물 영역(180)에 접속하는 플러그/배선(195)을 형성한다. 상술한 것처럼, 상기 소오스 플러그(200)는 상기 플러그/배선(195)을 통해 상기 선택 트랜지스터의 게이트 전극(210)에 연결될 수도 있다.
도 9 내지 도 10은 본 발명의 제 2 실시예에 따른 씨모스 이미지 센서의 제조 방법을 설명하기 위한 공정단면도들이다. 제 2 실시예는 소자분리막을 형성하는 단계까지, 그리고 게이트 도전막을 형성하는 단계부터는 상술한 제 1 실시예의 설명과 동일하다. 이에 따라, 이 단계들에 대한 설명은 생략한다.
도 9를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한다. 상기 활성영역 상에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 차례로 적층된 실리콘 산화막(121) 및 상부 절연막(122)인 것이 바람직하다. 상기 실리콘 산화막(121)은 제 1 실시예에서와 마찬가지로, 상기 노출된 반도체기판(100)을 열산화시켜 형성하는 것이 바람직하다. 상기 상부 절연막(122)은 상기 실리콘 산화막(121)에 대해 식각 선택성을 갖는 물질로 형성한다. 이를 위해, 상기 상부 절연막(122)은 실리콘 질화막 또는 실리콘 산화질화막 중의 한가지로 형성하는 것이 바람직하다. 이후, 제 1 실시예에서 설명한 것처럼, 부유 확산 영역을 정의하기 위한 개구부(515)를 구비하는 포토레지스트 패턴(510)을 형성한다.
도 10을 참조하면, 상기 포토레지스트 패턴(510)을 식각 마스크로 사용하여 상기 게이트 절연막(120)을 패터닝함으로써, 상기 활성영역의 상부면을 노출시키는 게이트 절연막 패턴(125)을 형성한다. 이때, 상기 게이트 절연막 패턴(125)은 차례로 적층된 실리콘 산화막 패턴(123) 및 상부절연막 패턴(124)으로 구성되며, 상기 부유 확산 영역이 형성될 영역을 노출시킨다. 이후, 상기 포토레지스트 패턴(510)을 제거한다.
상기 게이트 절연막 패턴(125)을 통해 노출된 활성영역에 전부유 확산 영역(142, pre-floating diffusion region)을 형성한다. 상기 전부유 확산 영역(142)을 형성하는 방법은 확산, 이온 주입 및 인시튜 도핑의 방법이 사용될 수 있다. 이를 위해, 상기 포토레지스트 패턴(510)이 제거된 반도체기판 상에 불순물을 포함하는 희생막을 형성하는 방법이 사용될 수 있다. 상기 희생막은 이를 형성하는 동안 또는 그 후 거기에 주입되는 불순물이 상기 게이트 절연막 패턴(125)의 개구부를 통해 활성영역으로 확산된 후, 제거되는 것이 바람직하다. 상기 희생막을 제거하는 단계는 상기 반도체기판(100) 및 상기 상부절연막 패턴(124)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다. 이때, 상기 희생막은 다결정 실리콘이 사용될 수 있다.
상기 전부유 확산 영역(142)을 형성한 후, 상기 상부 절연막 패턴(124)을 상기 실리콘 산화막 패턴(123) 및 상기 반도체기판(100)에 대해 식각 선택성을 갖는 식각 레서피로 제거할 수도 있다. 그 이후의 공정 단계는 제 1 실시예에서 설명한 것과 동일하다. 최종적으로, 형성될 상기 부유 확산 영역(140)의 불순물 농도는 상기 전부유 확산 영역(142)을 형성하는 단계를 통해 조절될 수 있다. 이에 따라, 적당한 불순물 농도를 갖는 부유 확산 영역을 형성할 수 있다.
본 발명의 바람직한 실시예에 따른 씨모스 이미지 센서를 설명하기 위해, 다시 도 8을 참조하면, 반도체기판(100)의 소정영역에는 활성영역을 한정하는 소자분리막(110)이 배치된다. 이때, 상기 반도체기판(100)은 제 1 도전형의 불순물, 바람직하게는 P형의 불순물을 포함한다. 상기 활성영역 상에는 리셋 트랜지스터, 선택 트랜지스터 및 접근 트랜지스터의 각 게이트 전극(210)을 구성하는 게이트 도전막 패턴(135)이 배치된다. 상기 게이트 도전막 패턴(135)은 불순물을 포함하는 다결정 실리콘으로 이루어지는 것이 바람직한데, 텅스텐을 포함하는 금속 물질들 및 상기 금속 물질들의 실리사이드가 더 사용될 수도 있다. 상기 다결정 실리콘에 포함되는 불순물의 도전형은 제 2 도전형, 즉 N형인 것이 바람직하다.
상기 게이트 전극(210)으로 사용되는 상기 게이트 도전막 패턴(135) 주변의 활성영역에는 상기 트랜지스터들의 소오스/드레인이 배치된다. 상기 트랜지스터들의 소오스/드레인은 LDD 구조(lightly doped drain structure)를 이루는 저농도 불순물 영역(150) 및 고농도 불순물 영역(180)으로 구성된다. 하지만, 상기 리셋 트랜지스터의 소오스에는 상기 고농도 불순물 영역(180)이 배치되지 않는 것이 바람직하다. 상기 리셋 트랜지스터의 소오스는 상기 저농도 불순물 영역(150)으로 이루어지고, 여기에는 부유 확산 영역(140)이 연결된다. 상기 부유 확산 영역(140)에는 상기 포토다이오드 영역(160)이 중첩되어 연결되거나, 소정의 간격만큼 이격될 수도 있다. 상기 부유 확산 영역(140) 및 상기 포토다이오드 영역(160)은 제 2 도전형의 불순물, 즉 N 형의 불순물을 포함하는 것이 바람직하다. 이에 더하여, 상기 리셋 트랜지스터가 턴온될 경우 상기 부유 확산 영역(140)에는 VDD가 인가되도록, 상기 리셋 트랜지스터의 드레인은 VDD에 연결된다.
상기 활성영역 상에는 상기 부유 확산 영역(140)을 노출시키는 개구부를 갖는 게이트 절연막 패턴(125)이 배치된다. MOS 트랜지스터의 형성을 위해서, 상기 게이트 절연막 패턴(125)은 적어도 상기 게이트 전극(210)과 상기 반도체기판(100) 사이에 개재되지만, 그 이외의 영역에서는 리세스될 수도 있다. 상기 게이트 절연막 패턴(125) 상에는, 상기 개구부를 통해 상기 부유 확산 영역(140)에 직접 접촉하는 소오스 플러그(200)가 배치된다. 상기 소오스 플러그(200)는 상기 게이트 전극(210)을 구성하는 상기 게이트 도전막 패턴(135)과 두께 및 구성 물질에서 동일하다. 따라서, 상기 소오스 플러그(200)를 구성하는 물질에는 N형의 불순물을 포함하는 다결정 실리콘이 포함된다.
상기 게이트 전극(210)으로 사용되는 상기 게이트 도전막 패턴(135)의 측벽에는 게이트 스페이서(175)가 배치된다. 상기 포토 다이오드 영역(160) 주변에는 상기 게이트 스페이서(175)와 동일한 두께 및 물질로 이루어지는 스페이서막(170)이 배치된다. 상기 스페이서막(170)은 상기 소오스 플러그(200)의 측벽 및 상부로 연장될 수도 있다. 상기 저농도 불순물 영역(150)은 상기 게이트 스페이서(175)의 두께만큼 상기 고농도 불순물 영역(180)보다 넓은 폭을 갖는다.
상기 게이트 전극(210) 및 상기 소오스 플러그(200)를 포함하는 반도체기판 상에는 층간절연막 패턴(190)이 배치된다. 상기 스페이서막(170) 및 상기 게이트 스페이서(175)는 상기 층간절연막 패턴(190)의 아래에 배치된다. 상기 층간절연막 패턴(190)은 상기 고농도 불순물 영역(180), 상기 소오스 플러그(200) 및 상기 게이트 전극(210)의 상부면을 노출시키는 개구부(192)를 갖는다. 상기 개구부(192)는 상기 트랜지스터들의 게이트 전극 및 소오스/드레인을 연결하도록 배치된, 플러그/배선(195)으로 채워진다. 상기 플러그/배선(195)은 텅스텐, 티타늄, 티타늄 질화막, 다결정 실리콘, 알루미늄 및 구리 중의 적어도 한가지로 구성되는 것이 바람직하다. 특히, 상기 선택 트랜지스터의 게이트 전극(210)은 상기 플러그/배선(195)을 통해 상기 소오스 플러그(200)와 전기적으로 연결되는 것이 바람직하다. 또는 상기 소오스 플러그(200)는 연장되어, 그 자체로서 상기 선택 트랜지스터의 게이트 전극(210)으로 사용될 수도 있다.
한편, 상기 선택 트랜지스터의 소오스는 상기 접근 트랜지스터의 드레인과 연결된다. 바람직하게는, 상기 선택 트랜지스터의 소오스와 상기 접근 트랜지스터의 드레인은 중첩되어 배치됨으로써, 서로 연결된다. 또한, 상술한 것처럼 상기 부유 확산 영역(140)과 상기 포토 다이오드 영역(160)은 소정의 간격만큼 이격될 수도 있는데, 이 경우 상기 두 영역(140, 160) 사이의 활성영역 상부에는 접근 트랜지스터의 게이트 전극(210)이 배치되는 것이 바람직하다. 상기 접근 트랜지스터의 게이트 전극(210) 역시 상기 게이트 도전막 패턴(135)으로 구성되는 것이 바람직하다. 상기 접근 트랜지스터를 구비하는 경우는 4-트랜지스터 구조의 씨모스 이미지 센서의 경우에 해당한다.
본 발명에 따르면, 게이트 전극 형성을 위한 게이트 도전막 증착 공정에서, 게이트 도전막에 포함된 불순물의 확산 현상을 이용하여 부유 확산 영역을 형성한다. 이에 따라, 이온 주입 및 건식 식각에 따른 결정 결함 및 식각 손상의 문제를 예방할 수 있다. 그 결과, 우수한 특성의 부유 확산 영역을 구비하는 씨모스 이미지 센서를 제조할 수 있다.
도 1은 종래 기술에 따른 씨모스 이미지 센서의 제조 방법을 나타내는 공정단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 제조 방법을 나타내는 공정 단면도들이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 제조 방법을 나타내는 공정 단면도들이다

Claims (27)

  1. 리셋 트랜지스터 및 선택 트랜지스터를 구비하는 씨모스 이미지 센서의 제조 방법에 있어서,
    반도체기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 패터닝하여, 소정영역에서 상기 반도체기판을 노출시키는 개구부를 갖는 게이트 절연막 패턴을 형성하는 단계;
    상기 게이트 절연막 패턴을 포함하는 반도체기판 상에 게이트 도전막을 형성하는 단계; 및
    상기 게이트 도전막을 패터닝하여 복수개의 게이트 도전막 패턴들을 형성하는 단계를 포함하되,
    상기 게이트 도전막을 형성하는 단계는 불순물을 포함하는 다결정 실리콘으로 상기 게이트 도전막을 형성함으로써, 상기 개구부 아래의 반도체 기판에 부유 확산 영역을 형성하는 것을 특징으로 하고,
    상기 게이트 도전막 패턴 중의 하나는 상기 개구부를 지나는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 불순물을 포함하는 다결정 실리콘을 형성하는 단계는 확산(diffusion), 이온 주입(ion implantation) 및 인시튜 도핑(In-situ doping) 중의 적어도 한가지 기술을 사용하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  5. 제 1 항에 있어서,
    상기 다결정 실리콘에 포함된 불순물은 N 형의 불순물로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  6. 제 1 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막을 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  7. 제 1 항에 있어서,
    상기 게이트 절연막은 차례로 적층된 실리콘 산화막 및 상부 절연막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  8. 제 7 항에 있어서,
    상기 상부 절연막은 실리콘 산화막에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  9. 제 7 항에 있어서,
    상기 게이트 도전막을 형성하기 전에, 상기 개구부 아래의 상기 반도체기판에 전부유 확산 영역(pre-floating diffusion region)을 형성하는 단계를 더 포함하는 씨모스 이미지 센서의 제조 방법.
  10. 제 9 항에 있어서,
    상기 전부유 확산 영역을 형성하는 단계는 확산, 이온 주입 및 인시튜 도핑 중의 적어도 한가지 기술을 사용하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  11. 제 7 항에 있어서,
    상기 게이트 도전막을 형성하기 전에, 상기 실리콘 산화막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 상부 절연막을 제거하는 단계를 더 포함하는 씨모스 이미지 센서의 제조 방법.
  12. 제 1 항에 있어서,
    상기 개구부를 지나는 상기 게이트 도전막 패턴은 상기 부유 확산 영역에 직접 접촉하도록 형성되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  13. 제 1 항에 있어서,
    상기 게이트 도전막을 패터닝하는 단계는 상기 게이트 도전막 패턴이 상기 리셋 트랜지스터 및 상기 선택 트랜지스터의 게이트들을 구성하도록 실시되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  14. 제 13 항에 있어서,
    상기 게이트 도전막 패턴을 형성한 후,
    상기 부유 확산 영역에 인접하는 상기 반도체기판에 포토 다이오드 영역을 형성하는 단계;
    상기 선택 트랜지스터 및 상기 리셋 트랜지스터 각각의 소오스/드레인 영역을 형성하는 단계; 및
    상기 리셋 및 선택 트랜지스터의 각 게이트 및 각 소오스/드레인에 접속하는 배선을 형성하는 단계를 더 포함하는 씨모스 이미지 센서의 제조 방법.
  15. 제 13 항에 있어서,
    상기 개구부를 지나는 상기 게이트 도전막 패턴은 상기 선택 트랜지스터의 게이트를 구성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  16. 제 14 항에 있어서,
    상기 배선을 형성하는 단계는 상기 개구부를 지나는 상기 게이트 도전막 패턴과 상기 선택 트랜지스터의 게이트를 전기적으로 연결시키는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  17. 리셋 트랜지스터 및 선택 트랜지스터를 구비하는 씨모스 이미지 센서에 있어서,
    제 1 도전형의 반도체기판;
    상기 반도체기판 상에 배치되어 상기 리셋 트랜지스터 및 상기 선택 트랜지스터의 각 게이트 전극으로 사용되는 게이트 도전막 패턴들;
    상기 반도체기판의 소정영역에 배치된 제 2 도전형의 부유 확산 영역;
    상기 게이트 도전막 패턴 및 상기 반도체 기판 사이에 배치되며 상기 부유 확산 영역을 노출시키는 개구부를 구비하는 게이트 절연막 패턴;
    상기 부유 확산 영역에 인접하면서 상기 반도체기판에 배치된 포토 다이오드 영역; 및
    상기 개구부를 통하여 상기 부유 확산 영역에 직접 접촉하는 소오스 플러그를 포함하되,
    상기 게이트 도전막 패턴 및 상기 소오스 플러그는 동일한 두께를 갖고, 동일한 도전형의 불순물을 포함하는 다결정 실리콘으로 이루어지며, 상기 부유 확산 영역은 상기 개구부를 통하여 상기 소오스 플러그의 도전형 불순물이 주입되어 형성된 것을 특징으로 하는 씨모스 이미지 센서.
  18. 제 17 항에 있어서,
    상기 소오스 플러그는 불순물을 포함하는 다결정 실리콘인 것을 특징으로 하는 씨모스 이미지 센서.
  19. 삭제
  20. 삭제
  21. 제 17 항에 있어서,
    상기 소오스 플러그와 상기 선택 트랜지스터의 게이트 전극으로 사용되는 상기 게이트 도전막 패턴을 연결하는 배선을 더 구비하는 씨모스 이미지 센서.
  22. 제 17 항에 있어서,
    상기 포토 다이오드 영역은 상기 N 형의 불순물을 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
  23. 삭제
  24. 삭제
  25. 제 17 항에 있어서,
    상기 선택 트랜지스터의 소오스에 연결되는 드레인을 구비하는 접근 트랜지스터를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
  26. 제 25 항에 있어서,
    상기 게이트 도전막 패턴은 상기 접근 트랜지스터의 게이트 전극을 구성하는 것을 특징으로 하는 씨모스 이미지 센서.
  27. 제 17 항에 있어서,
    상기 포토 다이오드 영역은 상기 부유 확산 영역으로부터 이격되어 형성되고, 상기 게이트 도전막 패턴은 상기 포토 다이오드 영역 및 상기 부유 확산 영역 사이의 반도체기판 상에 배치되어, 전달 트랜지스터의 게이트 전극으로 사용되는 것을 특징으로 하는 씨모스 이미지 센서.
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