KR20110070072A - 버팅 컨택 구조의 반도체 소자 및 반도체 소자의 버팅 컨택 형성 방법 - Google Patents
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Abstract
실시예에 따른 버팅 컨택 구조의 반도체 소자는 반도체 기판 위에 형성된 게이트 절연막 및 게이트; 상기 게이트 옆의 상기 반도체 기판에 형성된 LDD 영역; 상기 게이트 측면에 형성된 스페이서; 상기 스페이서 옆의 상기 반도체 기판에 형성된 이온주입영역; 상기 스페이서 일측의 상기 이온주입영역 일부, 상기 스페이서 타측의 상기 게이트 일부, 상기 스페이서 위에 형성된 Ti-실리사이드층; 및 상기 Ti-실리사이드층을 포함한 상기 반도체 기판 위에 형성된 절연층; 상기 Ti-실리사이드층 위의 상기 절연층에 형성된 버팅 컨택을 포함한다.
실시예에 의하면, 버팅 컨택홀 하단부에서 실리사이드층 및 스페이서가 과도 식각되는 현상을 방지할 수 있다. 따라서 버팅 컨택 하단부에서 누설전류가 발생되는 것을 방지할 수 있고, 낮은 컨택 저항을 구현할 수 있다.
버팅 컨택, 과도 식각, Ti-실리사이드, 스페이서, 소스 영역
Description
실시예는 버팅 컨택 구조의 반도체 소자 및 반도체 소자의 버팅 컨택 형성 방법에 관한 것이다.
반도체 소자, 가령 CMOS 이미지 센서의 경우 고화소 구현을 위하여 단위 픽셀의 포토 다이오드 영역, 주변회로 영역 등이 집적화되는 추세이며, 특히 금속배선 영역을 최소화하기 위하여 게이트와 이온주입영역을 버팅 컨택(butting contact)을 통하여 함께 연결하는 구조가 이용된다.
도 1은 반도체 소자의 버팅 컨택 구조를 도시한 측단면도이다.
도 1은 이미지 센서의 주변회로 영역 중 트랜지스터의 일부를 도시한 것으로서, 반도체 기판(10)에 소자분리막(11)이 형성되고, 상기 소자분리막(11)을 포함하여 상기 반도체 기판(10) 위에 게이트(16)가 형성된다.
상기 소자분리막(11) 영역 밖의 상기 게이트(16) 밑에는 게이트 절연막(20)이 형성되고, 상기 게이트(16)의 측면과 상기 반도체 기판(10) 상면 일부에 스페이 서(17)가 형성된다.
또한, 상기 스페이서(17) 밑의 상기 반도체 기판(10) 상부에 LDD(Lightly Doped Drain) 영역(13)이 형성되고, 상기 스페이서(17) 옆의 상기 반도체 기판(10) 상부에 소스(12)가 형성된다.
상기 소스(12)와 상기 게이트(16) 위에는 실리사이드층(14)과 실리콘 질화층(15)이 차례대로 형성되고, 상기 게이트(16)을 포함하는 상기 반도체 기판(10) 위에 절연층(19)이 형성된다.
상기 절연층(19)이 형성되면, 상기 절연층(19)에 버팅 컨택을 위한 컨택홀(T)이 형성되는데, 컨택홀(T)은 상기 스페이서(17) 양측의 상기 실리콘 질화층(15) 일부, 즉 상기 게이트(16) 끝단의 상기 실리콘 질화층(15)과 상기 소스(12) 끝단의 상기 실리콘 질화층(15) 일부가 제거되어 실리사이드층(14)의 일부가 노출되도록 형성된다.
상기 컨택홀(T)에 금속물질이 매립되어 상기 소스(12) 및 상기 게이트(16)와 연결되는 단일 구조의 버팅 컨택이 형성될 수 있다.
상기 컨택홀(T)을 형성하기 위하여 에칭 공정을 진행하는 경우, 상기 소스(12) 위의 상기 실리사이드층(14)과 상기 스페이서(17)가 과도 식각되어 도 1의 "A" 부분과 같이 상기 LDD 영역(13)이 노출되는 현상이 발생된다.
특히, 상기 게이트(16)와 상기 소스(12)의 높이 차이(약 2000Å 내지 3000Å)로 인하여 상기 스페이서(17)가 과도 시각될 확률은 매우 높아진다.
이러한 경우, 버팅 컨택 하단부에서 누설 전류(leakage current)가 발생되는 문제점이 있다.
실시예는 버팅 컨택을 위한 컨택홀을 형성하는 경우 실리사이드층 및 스페이서가 과도식각되는 현상을 방지하여 전류 특성을 향상시킬 수 있는 버팅 컨택 구조의 반도체 소자 및 반도체 소자의 버팅 컨택 형성 방법을 제공한다.
실시예에 따른 버팅 컨택 구조의 반도체 소자는 반도체 기판 위에 형성된 게이트 절연막 및 게이트; 상기 게이트 옆의 상기 반도체 기판에 형성된 LDD 영역; 상기 게이트 측면에 형성된 스페이서; 상기 스페이서 옆의 상기 반도체 기판에 형성된 이온주입영역; 상기 스페이서 일측의 상기 이온주입영역 일부, 상기 스페이서 타측의 상기 게이트 일부, 상기 스페이서 위에 형성된 Ti-실리사이드층; 및 상기 Ti-실리사이드층을 포함한 상기 반도체 기판 위에 형성된 절연층; 상기 Ti-실리사이드층 위의 상기 절연층에 형성된 버팅 컨택을 포함한다.
실시예에 따른 반도체 소자의 버팅 컨택 형성 방법은 반도체 기판 위에 게이트 절연막 및 게이트가 형성되고, 상기 게이트 옆의 상기 반도체 기판에 LDD 영역이 형성되고, 상기 게이트 측면에 스페이서가 형성되고, 상기 스페이서 옆의 상기 반도체 기판에 이온주입영역이 형성되고, 상기 게이트 및 상기 이온주입영역 위에 실리사이드층이 형성되는 단계; 및 상기 실리사이드층 및 상기 스페이서 위에 하나 이상의 실리콘 질화층과 산화층을 교대로 적층하고, 막선택비를 이용하여 다수의 에칭 공정을 진행하여 상기 이온주입영역 일부 위의 상기 실리사이드층, 상기 게이 트 일부 위의 상기 실리사이드층, 상기 스페이서를 노출시키는 트랜치를 형성하는 단계를 포함한다.
다른 실시예에 따른 반도체 소자의 버팅 컨택 형성 방법은 반도체 기판 위에 게이트 절연막 및 게이트가 형성되고, 상기 게이트 옆의 상기 반도체 기판에 LDD 영역이 형성되고, 상기 게이트 측면에 스페이서가 형성되고, 상기 스페이서 옆의 상기 반도체 기판에 이온주입영역이 형성되고, 상기 게이트 및 상기 이온주입영역 위에 실리사이드층이 형성되는 단계; 상기 실리사이드층 및 상기 스페이서 위에 폴리실리콘층이 형성되는 단계; 제1 에칭 공정에 의하여, 상기 스페이서 일측의 상기 이온주입영역 일부, 상기 스페이서 타측의 상기 게이트 일부, 상기 스페이서 위를 제외한 나머지 상기 폴리실리콘층이 제거되는 단계; 일부가 제거된 상기 폴리실리콘층 및 상기 실리사이드층 위에 실리콘 질화층, 절연층이 순서대로 형성되는 단계; 제2 에칭 공정에 의하여, 일부가 제거된 상기 폴리실리콘층이 노출되도록 상기 절연층에 트랜치가 형성되는 단계; 및 상기 트랜치의 내면을 따라 Ti층 및 TiN층이 순서대로 형성되는 단계; 어닐링 공정을 진행하여 상기 Ti층 및 상기 폴리실리콘층의 반응을 유도함으로써 상기 트랜치 저면에 Ti-실리사이드층을 형성하는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 제1 실시예에 의하면, 제1 실리콘 질화층, 산화층, 제2 실리콘 질화층의 막선택비를 이용하여 버팅 컨택홀의 에칭 공정을 3회에 걸쳐 나누어 실시함으로 써 홀 하단부에서 실리사이드층 및 스페이서가 과도 식각되는 현상을 방지할 수 있다. 따라서 버팅 컨택 하단부에서 누설전류가 발생되는 것을 방지할 수 있다.
둘째, 제2 실시예에 의하면, 폴리실리콘층을 식각 버퍼층으로 이용하고, 폴리실리콘층과 Ti층의 반응을 유도하여 Ti-실리사이드층을 형성함으로써 버팅 컨택홀 하단부에서 실리사이드층 및 스페이서가 과도 식각되는 현상을 방지할 수 있다. 따라서 버팅 컨택 하단부에서 누설전류가 발생되는 것을 방지할 수 있고, 낮은 컨택 저항을 구현할 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 버팅 컨택 구조의 반도체 소자 및 반도체 소자의 버팅 컨택 형성 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(제1 실시예)
도 2는 제1 실시예에 따른 제2 실리콘 질화층(200) 위에 절연층(210)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
도 2를 참조하면, 반도체 기판(100)에 소자분리막(110)을 형성하고, 소자분리막(110) 옆의 상기 반도체 기판(100) 위에 게이트 절연막(140)을 형성한다.
상기 게이트 절연막(140)과 상기 소자분리막(110) 위에 게이트(150)가 형성된다.
이어서, 제1 이온주입공정이 진행되어 상기 게이트(150) 옆의 상기 반도체 기판(100) 상부에 LDD 영역(120)(제1 이온주입영역)이 형성되고, 상기 게이트(150)의 측면과 상기 게이트(150) 옆의 상기 반도체 기판(100) 일부 위에 스페이서(160)가 형성된다.
상기 스페이서(160)가 형성되면, 제2 이온주입공정이 진행되어 상기 스페이서(160) 옆의 상기 반도체 기판(100) 상부에 소스 영역(130)(제2 이온주입영역)이 형성된다.
이후, 상기 소스 영역(130)과 상기 게이트(150) 위에 실리사이드층(170)이 형성되고, 상기 실리사이드층(170) 및 상기 스페이서(160)를 포함한 상기 반도체 기판(100) 위에 제1 실리콘 질화(SiN)층(180)이 형성된다.
상기 제1 실리콘 질화층(180)은 100Å 내지 500Å의 두께로 형성될 수 있다.
상기 제1 실리콘 질화층(180)이 형성되면, 그 위에 산화층(190)을 형성하고, 상기 산화층(190) 위에 제2 실리콘 질화층(200)을 형성한다.
상기 산화층(190)은 200Å 내지 1000Å의 두께로 형성될 수 있고, 상기 제2 실리콘 질화층(200)은 100Å 내지 500Å의 두께로 형성될 수 있다.
이어서, 상기 제2 실리콘 질화층(200) 위에 절연층(210)을 형성하고, CMP(Chemical Mechanical Polishing)와 같은 연마 공정을 통하여 상기 절연층(210)을 평탄화한다.
상기 절연층(210)은 3000Å 내지 10000Å의 두께로 형성될 수 있다.
제1 실시예에서, 상기 게이트(150) 밑에 상기 게이트 절연막(140)과 상기 소자분리막(110)이 함께 형성되는 구조로 설명하였으나, 제1 실시예에 따른 버팅 컨택 구조는 다른 반도체 소자의 구조에도 적용가능하다.
가령, 제1 실시예에 따른 버팅 컨택 구조는 다수의 소자분리막 사이의 기판 중간 부분에 게이트가 형성되고, 게이트 양측으로 소스 및 드레인이 형성된 일반적인 트랜지스터 구조에 적용될 수 있다.
도 3은 제1 실시예에 따른 제2 실리콘 질화층(200)까지 트랜치(T)가 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 절연층(210) 위에 포트레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하여 제1 에칭 공정을 진행한다.
상기 제1 에칭 공정에 의하여, 상기 스페이서(160)와 상기 스페이서(160) 일측의 상기 소스 영역(130) 일부, 상기 스페이서(160) 타측의 상기 게이트(150) 일부에 수직하게 대응되도록 트랜치(T)가 형성되는데, 상기 트랜치(T)는 상기 제2 실리콘 질화층(200)까지 형성된다.
도 4는 제1 실시예에 따른 산화층(190)까지 트랜치(T)가 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 제2 에칭 공정을 진행하는데, 상기 제2 에칭 공정은 실리콘 질화물에 대한 식각율을 높게 하여 진행한다.
상기 제2 에칭 공정에 의하여 상기 스페이서(160)와 상기 스페이서(160) 일측의 상기 소스 영역(130) 일부, 상기 스페이서(160) 타측의 상기 게이트(150) 일부에 수직하게 대응되는 상기 제2 실리콘 질화층(200)이 제거된다.
따라서, 상기 트랜치(T)는 상기 산화층(190)까지 형성된다.
도 5는 제1 실시예에 따른 제1 실리콘 질화층(180)까지 트랜치(T)가 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 제3 에칭 공정을 진행하는데, 상기 제3 에칭 공정은 산화층에 대한 식각율을 높게 하여 진행한다.
상기 제3 에칭 공정에 의하여 상기 스페이서(160)와 상기 스페이서(160) 일측의 상기 소스 영역(130) 일부, 상기 스페이서(160) 타측의 상기 게이트(150) 일부에 수직하게 대응되는 상기 산화층(190)이 제거된다.
따라서, 상기 트랜치(T)는 상기 제1 실리콘 질화층(180)까지 형성된다.
도 6은 제1 실시예에 따른 스페이서(160) 및 실리사이드층(170)까지 트랜치(T)가 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 제4 에칭 공정을 진행하는데, 상기 제4 에칭 공정은 실리콘 질화물에 대한 식각율을 높게 하여 진행한다.
상기 제4 에칭 공정에 의하여 상기 스페이서(160)와 상기 스페이서(160) 일 측의 상기 소스 영역(130) 일부, 상기 스페이서(160) 타측의 상기 게이트(150) 일부에 수직하게 대응되는 상기 제1 실리콘 질화층(180)이 제거된다.
따라서, 상기 트랜치(T)에 의하여, 상기 스페이서(160) 일측의 상기 소스 영역(130) 일부에 형성된 상기 실리사이드층(170), 상기 스페이서(160) 타측의 상기 게이트(150) 일부에 형성된 상기 실리사이드층(170), 상기 스페이서(160)가 노출된다.
상기 제2 에칭 공정 내지 상기 제4 에칭 공정은 건식 식각 방식 또는 습식 식각 방식으로 진행될 수 있으며, 제1 실시예와 같이 상기 제1 실리콘 질화층(180), 상기 산화층(190), 상기 제2 실리콘 질화층(200)의 막선택비를 이용하여 에칭 공정을 3회에 걸쳐 나누어 실시함으로써 상기 실리사이드층(170) 및 상기 스페이서(160)가 과도 식각되는 현상을 방지할 수 있다.
도 7은 제1 실시예에 따른 버팅 컨택이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
도 7을 참조하면, 상기 트랜치(T)의 표면을 따라 Ti층(221)을 형성하고, 상기 Ti층(221)의 표면을 따라 TiN층(222)을 형성한다.
이후, 상기 트랜치(T)의 나머지 영역이 매립되도록 하여 상기 절연층(210) 위에 텅스텐층을 도포하고, 상기 절연층(210)이 노출되도록 평탄화 공정을 진행하여 버팅 컨택을 완성한다.
따라서, 제1 실시예에 의하면, 버팅 컨택 하단부에서 누설 전류가 발생되는 현상을 방지할 수 있다.
(제2 실시예)
도 8은 제2 실시예에 따른 폴리실리콘층(380) 위에 포토레지스트 패턴(P)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
도 8을 참조하면, 반도체 기판(300)에 소자분리막(310)을 형성하고, 소자분리막(310) 옆의 상기 반도체 기판(100) 위에 게이트 절연막(340)을 형성한다.
상기 게이트 절연막(340)과 상기 소자분리막(310) 위에 게이트(350)가 형성된다.
이어서, 제1 이온주입공정이 진행되어 상기 게이트(350) 옆의 상기 반도체 기판(300) 상부에 LDD 영역(320)(제1 이온주입영역)이 형성되고, 상기 게이트(350)의 측면과 상기 게이트(350) 옆의 상기 반도체 기판(300) 일부 위에 스페이서(360)가 형성된다.
상기 스페이서(360)가 형성되면, 제2 이온주입공정이 진행되어 상기 스페이서(360) 옆의 상기 반도체 기판(300) 상부에 소스 영역(330)(제2 이온주입영역)이 형성된다.
이후, 상기 소스 영역(330)과 상기 게이트(350) 위에 실리사이드층(370)이 형성되고, 상기 실리사이드층(370) 및 상기 스페이서(360)를 포함한 상기 반도체 기판(300) 위에 폴리실리콘층(380)이 형성된다.
상기 폴리실리콘층(380)은 100Å 내지 300Å의 두께로 형성될 수 있다.
제2 실시예에서, 상기 게이트(350) 밑에 상기 게이트 절연막(340)과 상기 소자분리막(310)이 함께 형성되는 구조로 설명하였으나, 제1 실시예에 따른 버팅 컨 택 구조는 다른 반도체 소자의 구조에도 적용가능하다.
가령, 제1 실시예에 따른 버팅 컨택 구조는 다수의 소자분리막 사이의 기판 중간 부분에 게이트가 형성되고, 게이트 양측으로 소스 및 드레인이 형성된 일반적인 트랜지스터 구조에 적용될 수 있다.
이어서, 상기 스페이서(360)와 상기 스페이서(360) 일측의 상기 소스 영역(330) 일부, 상기 스페이서(360) 타측의 상기 게이트(350) 일부에 수직하게 대응되는 영역 위에 제1 포토레지스트 패턴(P)이 형성된다.
도 9는 제2 실시예에 따른 폴리실리콘층(380)의 일부가 식각된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 제1 포토레지스트 패턴(P)이 형성되면 이를 식각 마스크로 이용하여 제1 에칭 공정을 진행한다. 따라서, 도 9와 같이 상기 제1 포토레지스트 패턴(P)이 형성되지 않은 영역의 상기 폴리실리콘층(380)이 제거된다.
도 10은 제2 실시예에 따른 절연층(400)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이후, 상기 제1 포토레지스트 패턴(P)을 제거하고, 상기 폴리실리콘층(380), 상기 실리사이드층(370) 위에 실리콘 질화층(390)을 형성하고, 상기 실리콘 질화층(390) 위에 절연층(400)을 형성한다.
이때, CMP와 같은 연마 공정을 통하여 상기 절연층(400)의 표면을 평탄화한다.
도 11은 제2 실시예에 따른 트랜치(T) 및 TiN층(420)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 상기 절연층(400) 위에 제2 포토레지스트 패턴(미도시)을 형성하고, 제2 에칭공정을 진행한다.
상기 제2 에칭 공정에 의하여, 상기 스페이서(360), 상기 스페이서(360) 일측의 상기 소스 영역(330) 일부, 상기 스페이서(360) 타측의 상기 게이트(350) 일부에 수직하게 대응되도록 트랜치(T)가 형성되는데, 상기 트랜치(T)는 상기 폴리실리콘층(380)의 표면까지 형성된다.
상기 트랜치(T)가 형성되면, 애시(ash) 공정 및 클리닝 공정을 진행하고, 상기 트랜치(T)의 표면을 따라 Ti층(410)을 형성하고, 상기 Ti층(410)의 표면을 따라 TiN층(420)을 형성한다.
상기 Ti층(410)은 50Å 내지 300Å의 두께로 형성될 수 있다.
도 12는 제2 실시예에 따른 Ti-실리사이드층(430)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이후, 어닐링 공정을 진행하여 상기 Ti층(410)과 상기 폴리실리콘층(380) 사이의 반응을 유도한다.
상기 어닐링 공정은 400℃ 내지 700℃의 온도에서 처리될 수 있으며, 퍼니스(furnace) 장비 또는 급속가열장치(RTP; Rapid Thermal Processing)를 이용하여 진행될 수 있다.
따라서, 도 12에 도시된 것처럼, 상기 트랜치 바닥면, 즉 상기 스페이서(360), 상기 스페이서(360) 일측의 상기 소스 영역(330) 일부, 상기 스페 이서(360) 타측의 상기 게이트(350) 일부 위의 상기 Ti층(410)과 상기 폴리실리콘층(380)이 반응되고, Ti-실리사이드층(430)을 형성하게 된다.
이후, 도면에 도시되지 않았으나, 상기 트랜치(T)의 나머지 영역이 매립되도록 하여 상기 절연층(400) 위에 텅스텐층을 도포하고, 상기 절연층(400)이 노출되도록 평탄화 공정을 진행하여 버팅 컨택을 완성한다.
따라서, 제2 실시예에 의하면, 상기 폴리실리콘층(380)이 식각 버퍼층으로 기능되고, 과도 식각 현상을 방지할 수 있다. 또한, 상기 Ti-실리사이드층(430)으로 인하여 버팅 컨택 하단부에서의 누설 전류를 최소화하고, 낮은 컨택 저항을 구현할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 반도체 소자의 버팅 컨택 구조를 도시한 측단면도.
도 2는 제1 실시예에 따른 제2 실리콘 질화층 위에 절연층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 3은 제1 실시예에 따른 제2 실리콘 질화층까지 트랜치가 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 4는 제1 실시예에 따른 산화층까지 트랜치가 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 5는 제1 실시예에 따른 제1 실리콘 질화층까지 트랜치가 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 6은 제1 실시예에 따른 스페이서 및 실리사이드층까지 트랜치가 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 7은 제1 실시예에 따른 버팅 컨택이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 8은 제2 실시예에 따른 폴리실리콘층 위에 포토레지스트 패턴이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 9는 제2 실시예에 따른 폴리실리콘층의 일부가 식각된 후의 반도체 소자의 형태를 도시한 측단면도.
도 10은 제2 실시예에 따른 절연층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 11은 제2 실시예에 따른 트랜치 및 TiN층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 12는 제2 실시예에 따른 Ti-실리사이드층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
Claims (20)
- 반도체 기판 위에 게이트 절연막 및 게이트가 형성되고, 상기 게이트 옆의 상기 반도체 기판에 LDD 영역이 형성되고, 상기 게이트 측면에 스페이서가 형성되고, 상기 스페이서 옆의 상기 반도체 기판에 이온주입영역이 형성되고, 상기 게이트 및 상기 이온주입영역 위에 실리사이드층이 형성되는 단계; 및상기 실리사이드층 및 상기 스페이서 위에 하나 이상의 실리콘 질화층과 산화층을 교대로 적층하고, 막선택비를 이용하여 다수의 에칭 공정을 진행하여 상기 이온주입영역 일부 위의 상기 실리사이드층, 상기 게이트 일부 위의 상기 실리사이드층, 상기 스페이서를 노출시키는 트랜치를 형성하는 단계를 포함하는 반도체 소자의 버팅 컨택 형성 방법.
- 제1항에 있어서, 상기 트랜치를 형성하는 단계는상기 실리사이드층 및 상기 스페이서 위에 제1 실리콘 질화층이 형성되는 단계;상기 제1 실리콘 질화층 위에 산화층이 형성되는 단계;상기 산화층 위에 제2 실리콘 질화층이 형성되는 단계;상기 제2 실리콘 질화층 위에 절연층이 형성되는 단계;제1 에칭 공정에 의하여, 상기 스페이서 일측의 상기 이온주입영역 일부, 상기 스페이서 타측의 상기 게이트 일부, 상기 스페이서에 수직하게 대응되도록 트랜 치가 형성되며, 상기 트랜치는 상기 제2 실리콘 질화층까지 형성되는 단계;제2 에칭 공정에 의하여, 상기 트랜치가 상기 산화층까지 형성되는 단계;제3 에칭 공정에 의하여, 상기 트랜치가 상기 제1 실리콘 질화층까지 형성되는 단계; 및제4 에칭 공정에 의하여, 상기 제1 실리콘 질화층 일부가 제거되고, 상기 이온주입영역 일부 위의 상기 실리사이드층, 상기 게이트 일부 위의 상기 실리사이드층, 상기 스페이서가 상기 트랜치에 의하여 노출되는 단계를 포함하는 반도체 소자의 버팅 컨택 형성 방법.
- 제2항에 있어서, 상기 제1 실리콘 질화층, 상기 제2 실리콘 질화층 중 하나 이상의 층은100Å 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 버팅 컨택 형성 방법.
- 제2항에 있어서, 상기 산화층은200Å 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 버팅 컨택 형성 방법.
- 제2항에 있어서, 상기 절연층은3000Å 내지 10000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 버팅 컨택 형성 방법.
- 제2항에 있어서, 상기 제2 실리콘 질화층 위에 절연층이 형성되는 단계는상기 절연층의 표면이 평탄화되는 단계를 더 포함하는 반도체 소자의 버팅 컨택 형성 방법.
- 제2항에 있어서, 상기 제2 에칭 공정 및 상기 제4 에칭 공정은실리콘 질화물에 대한 식각율을 높게 하여 진행되는 것을 특징으로 하는 반도체 소자의 버팅 컨택 형성 방법.
- 제2항에 있어서, 상기 제3 에칭 공정은산화물에 대한 식각율을 높게 하여 진행되는 것을 특징으로 하는 반도체 소자의 버팅 컨택 형성 방법.
- 제2항에 있어서, 상기 제2 에칭 공정 내지 제4 에칭 공정 중 하나 이상의 에칭 공정은건식 식각 방식 또는 습식 식각 방식으로 진행되는 것을 특징으로 하는 반도체 소자의 버팅 컨택 형성 방법.
- 제1항에 있어서, 상기 트랜치가 형성된 후,상기 트랜치의 표면을 따라 Ti층을 형성하는 단계;상기 Ti층의 표면을 따라 TiN층을 형성하는 단계; 및상기 트랜치의 나머지 영역에 금속 물질이 매립되어 버팅 컨택이 형성되는 단계를 포함하는 반도체 소자의 버팅 컨택 형성 방법.
- 반도체 기판 위에 게이트 절연막 및 게이트가 형성되고, 상기 게이트 옆의 상기 반도체 기판에 LDD 영역이 형성되고, 상기 게이트 측면에 스페이서가 형성되고, 상기 스페이서 옆의 상기 반도체 기판에 이온주입영역이 형성되고, 상기 게이트 및 상기 이온주입영역 위에 실리사이드층이 형성되는 단계;상기 실리사이드층 및 상기 스페이서 위에 폴리실리콘층이 형성되는 단계;제1 에칭 공정에 의하여, 상기 스페이서 일측의 상기 이온주입영역 일부, 상기 스페이서 타측의 상기 게이트 일부, 상기 스페이서 위를 제외한 나머지 상기 폴리실리콘층이 제거되는 단계;일부가 제거된 상기 폴리실리콘층 및 상기 실리사이드층 위에 실리콘 질화층, 절연층이 순서대로 형성되는 단계;제2 에칭 공정에 의하여, 일부가 제거된 상기 폴리실리콘층이 노출되도록 상기 절연층에 트랜치가 형성되는 단계; 및상기 트랜치의 내면을 따라 Ti층 및 TiN층이 순서대로 형성되는 단계;어닐링 공정을 진행하여 상기 Ti층 및 상기 폴리실리콘층의 반응을 유도함으로써 상기 트랜치 저면에 Ti-실리사이드층을 형성하는 단계를 포함하는 반도체 소 자의 버팅 컨택 형성 방법.
- 제11항에 있어서, 상기 폴리실리콘층은100Å 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 버팅 컨택 형성 방법.
- 제11항에 있어서, 상기 Ti층은50Å 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 버팅 컨택 형성 방법.
- 제11항에 있어서, 상기 어닐링 공정은400℃ 내지 700℃의 온도에서 처리되는 것을 특징으로 하는 반도체 소자의 버팅 컨택 형성 방법.
- 제11항에 있어서, 상기 Ti-실리사이드층이 형성된 후,상기 트랜치의 나머지 영역에 금속 물질이 매립되어 버팅 컨택이 형성되는 단계를 포함하는 반도체 소자의 버팅 컨택 형성 방법.
- 반도체 기판 위에 형성된 게이트 절연막 및 게이트;상기 게이트 옆의 상기 반도체 기판에 형성된 LDD 영역;상기 게이트 측면에 형성된 스페이서;상기 스페이서 옆의 상기 반도체 기판에 형성된 이온주입영역;상기 스페이서 일측의 상기 이온주입영역 일부, 상기 스페이서 타측의 상기 게이트 일부, 상기 스페이서 위에 형성된 Ti-실리사이드층; 및상기 Ti-실리사이드층을 포함한 상기 반도체 기판 위에 형성된 절연층;상기 Ti-실리사이드층 위의 상기 절연층에 형성된 버팅 컨택을 포함하는 버팅 컨택 구조의 반도체 소자.
- 제16항에 있어서,상기 스페이서 옆의 상기 이온주입영역 및 상기 게이트 위에 형성된 실리사이드층을 포함하는 버팅 컨택 구조의 반도체 소자.
- 제17항에 있어서,상기 Ti-실리사이드층 일측의 상기 실리사이드층 및 상기 Ti-실리사이드층 타측의 상기 실리사이드층 위에 형성된 실리콘 질화층을 포함하는 버팅 컨택 구조의 반도체 소자.
- 제16항에 있어서,상기 버팅 컨택의 측면에는 Ti층, TiN층이 순서대로 형성되고,상기 버팅 컨택의 저면에는 상기 Ti-실리사이드층과 접촉되는 TiN층이 형성 된 것을 특징으로 하는 버팅 컨택 구조의 반도체 소자.
- 제16항에 있어서, 상기 Ti-실리사이드층은150Å 내지 600Å의 두께로 형성되는 것을 특징으로 하는 버팅 컨택 구조의 반도체 소자.
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