KR100668859B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀지역 및 주변회로지역으로 구획되고, 상기 각 지역 상에 게이트 및 스페이서가 형성되며, 상기 스페이서를 포함한 게이트 양측 기판 내에 접합영역이 형성됨과 아울러 상기 셀지역의 접합영역 상에 랜딩플러그가 형성되고 그 이외의 기판 지역 상에 게이트 높이의 제1층간절연막이 형성된 실리콘기판을 제공하는 단계와, 상기 기판 결과물의 전면 상에 제2층간절연막을 형성하는 단계와, 상기 주변회로지역의 제2층간절연막, 제1층간절연막 및 스페이서를 차례로 식각하여 접합영역을 노출시키는 단계와, 상기 기판 결과물 상에 코발트막을 증착하는 단계와, 상기 코발트막 상에 캡핑막을 증착하는 단계와, 상기 기판 결과물을 1차로 열처리하여 접합영역 표면에 CoSi 물질막을 형성하는 단계와, 상기 1차 열처리시 미반응된 코발트막과 캡핑막을 제거하는 단계와, 상기 기판 결과물을 2차 열처리하여 접합영역 표면에 CoSi2막을 형성하는 단계와, 상기 기판 결과물 상에 제3층간절연막을 형성하는 단계와, 상기 제3층간절연막을 내에 주변회로지역의 접합영역 및 게이트와 각각 콘택되는 콘택플러그들을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
C : 셀지역 P : 주변회로지역
100 : 반도체기판 101 : 소자분리막
102 : 기판 보호용 산화막 103 : 게이트절연막
104 : 게이트도전막 105 : 하드마스크막
106 : 게이트 107 : 버퍼산화막
108 : 스페이서용 제1질화막 109 : 스페이서용 산화막
110 : 스페이서용 제2질화막 111a, 111b : 스페이서
112 : 접합영역 113 : 제1층간절연막
114 : 제1콘택홀 115 : 랜딩플러그
116 : 제2층간절연막 117 : 감광막패턴
118 : 코발트막 119 : Ti/TiN 적층막
120 : CoSi2막 121 : 제3층간절연막
122 : 제2콘택홀 123 : 콘택플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 주변회로지역에서 접합영역의 콘택 저항을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 접합영역(소오스/드레인영역)의 면적은 감소하고, 그 깊이는 얕아(shallow)지고 있는 추세이다. 이에 따라, 접합영역에서의 반도체-금속간 콘택 면적이 감소하여 콘택 저항이 급격히 증가하는 문제가 유발된다.
특히, 주변회로지역에서의 콘택 저항 증가는 전압 강하(voltage drop)를 일으킬 뿐만 아니라 구동 전류(driving current) 특성을 열화시켜 소자의 고속 동작을 저해한다.
그러므로, 고집적 소자, 특히 그래픽(Graphic) 디램(DRAM)과 같이 저전압 및 고속 동작을 요하는 소자의 구현을 위해서는 상기한 주변회로지역에서의 콘택 저항 증가 문제를 반드시 극복해야 한다.
그러나, 실리콘 재질의 접합영역에 금속 재질의 콘택플러그를 직접 콘택시키는 기존의 콘택 형성 기술에서는 금속막과 접합영역의 콘택 면적이 콘택플러그의 너비로 제한될 뿐 아니라 실리콘-금속간 접촉 저항이 크기 때문에, 접합영역의 면적 감소에 따른 콘택 저항 증가 문제를 극복하는데 어려움이 있다.
한편, 상기한 바와 같은 콘택 저항 증가 문제를 개선하기 위한 방법으로서, 접합영역 상에 코발트 실리사이드막과 같은 금속 실리사이드막을 형성하는 기술이 제안되었다. 이러한 방법의 경우, 접합영역 표면에 형성된 저저항의 금속계막인 코발트 실리사이드막이 금속 재질의 콘택플러그와 실리콘 재질의 접합영역간의 접촉 저항을 낮춰주는 역할을 하고, 또한, 접합영역 표면 전 영역에 금속계막인 코발트 실리사이드막이 형성되므로 종래 보다 실리콘-금속간 콘택 면적이 증가되는 효과를 얻을 수 있어서, 접합영역에서의 콘택 저항을 효과적으로 낮출 수 있다.
그러나, 상기한 종래의 코발트 실리사이드막 형성 방법을 포함하는 콘택 형성 기술에서는, 코발트 실리사이드 물질이 약 900℃ 이상의 고온 공정하에서 그 막질이 열화되어 저저항의 물성을 상실한다는 문제점이 있다. 그러므로, 후속에서 소오스/드레인 영역을 형성하기 위한 어닐링 공정과 같은 고온 공정이 요구되는 디램 소자의 제조에 상기의 코발트 실리사이드막 형성 방법을 적용하기 위해서는 고온 공정에 따른 문제점을 반드시 극복해야 한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 고온 공정에 따른 소자 특성 열화의 문제점 없이 주변회로지역에서의 접합영역의 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀지역 및 주변회로지역으로 구획되고, 상기 각 지역 상에 게이트 및 스페이서가 형 성되며, 상기 스페이서를 포함한 게이트 양측 기판 내에 접합영역이 형성됨과 아울러 상기 셀지역의 접합영역 상에 랜딩플러그가 형성되고 그 이외의 기판 지역 상에 게이트 높이의 제1층간절연막이 형성된 실리콘기판을 제공하는 단계; 상기 기판 결과물의 전면 상에 제2층간절연막을 형성하는 단계; 상기 주변회로지역의 제2층간절연막, 제1층간절연막 및 스페이서를 차례로 식각하여 접합영역을 노출시키는 단계; 상기 기판 결과물 상에 코발트막을 증착하는 단계; 상기 코발트막 상에 캡핑막을 증착하는 단계; 상기 기판 결과물을 1차로 열처리하여 접합영역 표면에 CoSi 물질막을 형성하는 단계; 상기 1차 열처리시 미반응된 코발트막과 캡핑막을 제거하는 단계; 상기 기판 결과물을 2차 열처리하여 접합영역 표면에 CoSi2막을 형성하는 단계; 상기 기판 결과물 상에 제3층간절연막을 형성하는 단계; 및 상기 제3층간절연막을 내에 주변회로지역의 접합영역 및 게이트와 각각 콘택되는 콘택플러그들을 형성하는 단계;를 포함한다.
여기서, 상기 스페이서의 식각은 건식 및 습식식각 방식으로 수행한다.
또한, 상기 스페이서의 식각은 게이트 양측벽에 잔류되는 스페이서가 L자 형태를 갖도록 수행한다.
한편, 상기 캡핑막은 Ti막과 TiN막의 적층막으로 구성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.
본 발명은 900℃ 이상의 고온 열공정을 포함하는 셀지역에서의 접합영역(소오스/드레인 영역) 형성 공정 및 랜딩플러그 형성 공정을 모두 진행한 다음, 주변회로지역의 접합영역만을 선택적으로 노출시킨 후, 상기 노출된 주변회로지역의 접합영역 표면에 코발트 실리사이드(CoSi2)막을 형성한다. 이렇게 하면, 주변회로지역의 접합영역에 저저항의 코발트 실리사이드막이 형성된 후, 후속에서 900℃ 이상의 고온 열공정이 진행되지 않으므로, 본 발명은 상기 코발트 실리사이드막의 특성 열화 문제를 극복할 수 있게 된다.
또한, 본 발명은 주변회로지역의 접합영역 노출을 위한 식각 공정시 게이트 스페이서가 L자 형태를 갖도록 만들고, 이러한 상태로 노출된 접합영역 표면에 코발트 실리사이드막을 형성한다. 이렇게 하면, 상기 코발트 실리사이드막이 LDD(lightly doped drain) 영역으로 깊게 침투하지 않는 바, 본 발명은 LDD 영역이 열화되는 현상을 방지할 수 있게 된다.
자세하게, 도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 셀지역(C)과 주변회로지역(P)으로 구획되고, 상기 각 지역(C, P)에 게이트(106) 및 스페이서(111a, 111b)가 형성되며, 상기 스페이서(111a, 111b)를 포함한 게이트(106) 양측 기판(100) 내에 접합영역(112)이 형성된 실리콘기판(100)을 마련한다.
여기서, 상기 게이트(106)는 게이트절연막(103), 게이트도전막(104) 및 하드마스크막(105)으로 형성한다.
한편, 상기 스페이서(111a, 111b)는 셀지역(C)과 주변회로지역(P)에서 다른 형태를 갖도록 형성하는데, 셀지역(C)의 스페이서(111a)는 버퍼산화막(107)과 제1질화막(108) 및 제2질화막(110)으로 형성하며, 주변회로지역(P)의 스페이서(111b)는 버퍼산화막(107), 제1질화막(108), 산화막(109) 및 제2질화막(110)으로 형성한다. 이때, 상기 스페이서용 버퍼산화막(107)은 필요에 따라 형성하지 않고 제외시킬 수도 있다.
한편, 도 1a에서 미설명된 도면부호 101과 102는 각각 소자분리막(101)과 기판 보호용 산화막(102)이다.
도 1b를 참조하면, 상기 게이트(106)를 매립하도록 기판 결과물 상에 제1층간절연막(113)을 증착한 후, 상기 게이트(106)가 노출되도록 제1층간절연막(113)을 CMP(Chemial Mechanical Polishing)한다.
그런다음, 상기 제1층간절연막(103)의 소정 부분을 식각하여 셀지역(C)의 접합영역을 노출시키는 제1콘택홀(114)을 형성한다.
이어서, 상기 제1콘택홀(114) 내에 폴리실리콘과 같은 플러그용 도전막을 매립하여 랜딩플러그(115)를 형성한다.
다음으로, 상기 기판 결과물 전면 상에 TEOS 베이스의 LPCVD(low pressure chemical vaporation deposition) 방식에 의한 산화막 재질의 제2층간절연막(116)을 형성한다.
계속해서, 상기 제2층간절연막(116) 상에 주변회로지역(P)을 노출시키는 마스크패턴으로서 감광막패턴(117)을 형성한다.
도 1c를 참조하면, 상기 감광막패턴(117)을 식각장벽으로 이용해서 상기 제2층간절연막(116), 제1층간절연막(103)을 차례로 식각하고, 계속해서, 상기 스페이서(111b)의 제2질화막(110) 부분을 건식식각한다. 이때, 게이트(106)의 하드마스크막(105)과 스페이서(111b)의 산화막(109)의 일부가 손실되고, 기판 상에 형성된 기판 보호용 산화막(102)이 노출된다. 그런다음, 상기 감광막패턴(117)을 제거한다.
도 1d를 참조하면, 상기 노출된 기판 보호용 산화막(102)과 스페이서(111b)의 산화막(109) 부분을 산화막 제거용 세정용액을 이용한 습식식각 방식으로 제거하여 주변회로지역(P)의 접합영역(112)을 노출시킴과 아울러 스페이서(111b)의 제1질화막(108) 부분을 노출시킨다.
여기서, 상기 노출된 스페이서(111b)의 제1질화막(108) 부분은 그 하부의 폭이 상부의 폭 보다 넓은 L자 형태를 띄고 있다. 그러므로, 상기 제1질화막(108)과 버퍼산화막(107)으로 이루어진 잔류 스페이서는 접합영역(112)의 가장자리 일부 영역을 가리게 된다.
도 1e를 참조하면, 상기 기판 결과물 전면 상에 코발트막(118)을 일정한 두께로 증착한다.
이어서, 상기 코발트막(118) 상에 캡핑막으로서 Ti/TiN 적층막(119)을 형성한다. 여기서, 상기 TiN막은 후속되는 기판 열처리과정에서 코발트막(118)의 산화를 방지해 주는 역할을 하며, 한편 Ti막은 그 하부의 코발트막(118)과 반응을 일으켜 차후 형성될 CoSi막이 보다 매끄러운 표면을 갖도록 도와주는 역할을 한다.
도 1f를 참조하면, 상기 접합영역(112)과 접합영역(112) 상에 형성된 코발트 막(118)이 반응하여 접합영역(112) 표면에 CoSi막이 형성되도록, 상기 기판 결과물을 RTA(rapid thermal annealing) 방식에 따라 1차로 열처리한다.
그런다음, 상기 1차 열처리시 미반응된 코발트막(118)과 캡핑막을 제거한 후, 상기 기판 결과물을 RTA 방식에 따라 2차로 열처리하여 접합영역에 저저항의 CoSi2막(120)을 형성한다.
이때, 상기 CoSi2막(120)은, 도 1f의 A영역에 도시된 바와 같이, L자 형을 갖도록 잔류된 스페이서(107, 108) 하부의 기판 영역까지 침투하여, 노출된 접합영역의 면적 보다 큰 면적을 갖도록 형성된다.
만약, 상기 잔류 스페이서(107, 108)가 L자 형이 아닌 경우에는 스페이서 하부에 저농도로 도핑된 LDD 영역(미도시) 까지 CoSi2막(120)이 침투하여 들어오므로, LDD 영역이 본래의 기능을 상실하게 되고, 소오스 영역과 드레인 영역간 펀치-쓰루(punch-through) 특성이 열화되는 등 문제가 발생한다.
그러나, 본 발명에서는, 앞서 설명한 바와 같이, 스페이서(111b)를 L자 형태를 갖도록 잔류시키므로, 상기한 LDD 영역의 열화 문제를 방지하였다.
도 1g를 참조하면, 상기 주변회로지역(P)의 게이트(106)를 덮도록 기판(100) 상에 BPSG 재질의 제3층간절연막(121)을 형성한 후, 상기 제3층간절연막(121)을 식각하여 주변회로지역(P)의 접합영역(112) 및 게이트도전막(104)을 노출시키는 제2콘택홀(122)들을 형성한다.
다음으로, 상기 제2콘택홀(122) 내에 텅스텐과 같은 플러그용 도전막을 매립하여 주변회로지역(P)의 접합영역(112) 및 게이트도전막(104)와 콘택되는 콘택플러 그(123)들을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에서는 주변회로지역(P)의 접합영역(112) 표면에 저저항의 CoSi2막(120)을 형성한 후, 상기 CoSi2막(120)이 형성된 접합영역(112)과 콘택되도록 금속 콘택플러그(123)를 형성한다.
이 경우, 상기 CoSi2막(120)이 금속 재질의 콘택플러그(123)와 실리콘 재질의 접합영역(112)간의 콘택 저항을 감소시켜주는 역할을 하고, 아울러 접합영역(112) 표면 전 영역에 금속계막인 금속 실리사이드막이 형성되어 실리콘-금속막간 콘택 면적이 증가되는 효과를 얻을 수 있으므로, 접합영역에서의 콘택 저항을 효과적으로 감소킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은, 주변회로지역의 접합영역 표면에 고온 공정에 따른 특성 열화의 문제점 없이 저저항의 CoSi2막을 형성함으로써, 접합영역에서의 실리콘-금속막간 콘택 면적을 증가시킬 수 있고, 콘택 저항을 감소시킬 수 있으므로, 콘택 저항 증가로 인한 전압 강하 현상을 억제하고 소자의 구동전류 특성을 개 선할 수 있다. 그러므로, 본 발명의 방법에 따르면, 주변회로지역 트랜지스터의 동작 속도가 개선된 반도체 소자의 구현이 가능하다.

Claims (4)

  1. 셀지역 및 주변회로지역으로 구획되고, 상기 각 지역 상에 게이트 및 스페이서가 형성되며, 상기 스페이서를 포함한 게이트 양측 기판 내에 접합영역이 형성됨과 아울러 상기 셀지역의 접합영역 상에 랜딩플러그가 형성되고 그 이외의 기판 지역 상에 게이트 높이의 제1층간절연막이 형성된 실리콘기판을 제공하는 단계;
    상기 기판 결과물의 전면 상에 제2층간절연막을 형성하는 단계;
    상기 주변회로지역의 제2층간절연막, 제1층간절연막 및 스페이서를 차례로 식각하여 접합영역을 노출시키는 단계;
    상기 기판 결과물 상에 코발트막을 증착하는 단계;
    상기 코발트막 상에 캡핑막을 증착하는 단계;
    상기 기판 결과물을 1차로 열처리하여 접합영역 표면에 CoSi 물질막을 형성하는 단계;
    상기 1차 열처리시 미반응된 코발트막과 캡핑막을 제거하는 단계;
    상기 기판 결과물을 2차 열처리하여 접합영역 표면에 CoSi2막을 형성하는 단계;
    상기 기판 결과물 상에 제3층간절연막을 형성하는 단계; 및
    상기 제3층간절연막을 내에 주변회로지역의 접합영역 및 게이트와 각각 콘택되는 콘택플러그들을 형성하는 단계;를 포함하며,
    상기 스페이서의 식각은 게이트 양측벽에 잔류되는 스페이서가 L자 형태를 갖도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 스페이서의 식각은 건식 및 습식식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 캡핑막은 Ti막과 TiN막의 적층막인 것을 특징으로 하는 반도체 소자의 제조방법.
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