CN107546237A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开涉及半导体装置及其制造方法。当在背侧照明型的固态成像元件的划线区域中形成穿透半导体衬底的沟槽时，可以防止由形成沟槽的蚀刻步骤或用于分割半导体芯片的划片步骤引起的固态成像元件的污染的发生。当形成覆盖晶体管的电极的表面等的硅化物层时，为了防止在划线区域形成覆盖半导体衬底的主表面的硅化物层，半导体衬底的主表面在硅化物层的形成步骤之前被绝缘膜覆盖。

Description

半导体装置及其制造方法
相关申请的交叉引用
2016年6月29日提交的日本专利申请No.2016-128548的公开内容(包含说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及半导体装置及其制造方法，具体涉及能够适用于包括固态成像元件的半导体装置的技术。
背景技术
作为用于数码相机等的固态成像元件(图像元件)，已知在半导体衬底的主表面之上布置作为光接收元件的光电二极管。作为从半导体晶片(半导体衬底)获得多个固态成像元件的方法，存在切割半导体晶片的主表面中的格子状的划线区域(划线)的方法。
在日本未审查的专利申请公开No.2003-031785(专利文献1)中，描述了具有背侧光接收型的像素结构的固态成像元件。
在日本未审查的专利申请公开No.2015-159338(专利文献2)中，描述了在背侧照明(BSI)型的固态成像元件中，通过蚀刻去除在划线中形成的电介质层、多晶硅层、氧化硅层和衬底。
在日本未审查的专利申请公开No.2002-244174(专利文献3)中，描述了在背侧照明型的图像传感器中，通过蚀刻去除了接合区域的衬底、缓冲层和分离层，并露出金属层部。
在日本未审查的专利申请公开No.2006-140506(专利文献4)中，描述了在通过抛光进行的平坦化步骤中，在抛光对象的表面上产生凹陷或波纹。另外，描述了为了防止凹陷等的发生，在划线区域的半导体衬底之上形成虚设图案。
在日本未审查的专利申请公开No.Hei 10(1998)-012570(专利文献5)中，描述了作为形成低电阻的电极的技术，形成了覆盖衬底的上表面的硅化物层。
发明内容
为了降低在附近形成的晶体管的电极等的电阻，当在电极的表面处的半导体晶片的主表面之上形成硅化物层时，可能也在划线区域中形成硅化物层。在这种情况下，当通过蚀刻去除划线区域的半导体衬底时，经受蚀刻的划线区域的硅化物层分散，这成为固态成像元件的特性劣化的一个原因。
将从本说明书和附图的描述中阐明其它目的和新特征。
以下是本申请中公开的实施例中的代表性实施例的概要的简要描述。
根据本实施例的制造半导体装置的方法，在形成背侧照明型的固态成像元件的步骤中，在形成覆盖晶体管等的硅化物层之前形成覆盖划线区域的半导体衬底的主表面的绝缘膜。
此外，根据另一实施例的半导体装置，在背侧照明型的分割的固态成像元件的端部处，在从半导体衬底露出的区域中不形成硅化物层。
根据本申请中公开的实施例，可以提高半导体装置的可靠性。特别地，可以防止在成像元件中由硅化物层的蚀刻引起的缺陷的发生。
附图说明
图1是解释作为本发明的第一实施例的半导体装置的制造步骤的平面图。
图2是放大地示出图1的一部分的平面图。
图3是包括沿着图2的线A-A截取的截面的截面图。
图4是解释图3之后的半导体装置的制造步骤的截面图。
图5是解释图4之后的半导体装置的制造步骤的截面图。
图6是解释图5之后的半导体装置的制造步骤的截面图。
图7是解释图6之后的半导体装置的制造步骤的截面图。
图8是解释图7之后的半导体装置的制造步骤的截面图。
图9是解释图8之后的半导体装置的制造步骤的截面图。
图10是解释图9之后的半导体装置的制造步骤的截面图。
图11是解释图10之后的半导体装置的制造步骤的截面图。
图12是解释图11之后的半导体装置的制造步骤的截面图。
图13是解释图12之后的半导体装置的制造步骤的截面图。
图14是解释图13之后的半导体装置的制造步骤的平面图。
图15是包括沿着图14的线B-B截取的截面的截面图。
图16是解释作为本发明的第一实施例的第一变形例的半导体装置的制造步骤的平面图。
图17是解释作为本发明的第一实施例的第二变形例的半导体装置的制造步骤的平面图。
图18是解释作为本发明的第二实施例的半导体装置的制造步骤的平面图。
图19是包括沿着图18的线C-C截取的截面的截面图。
图20是解释图19之后的半导体装置的制造步骤的截面图。
图21是解释图20之后的半导体装置的制造步骤的截面图。
图22是解释图21之后的半导体装置的制造步骤的截面图。
图23是包括沿着图22的线D-D截取的截面的截面图。
图24是解释用于制造作为本发明的第二实施例的第一变形例的半导体装置的步骤的平面图。
图25是解释作为本发明的第二实施例的第二变形例的半导体装置的制造步骤的平面图。
图26是解释图15之后的半导体装置的制造步骤的截面图。
图27是解释图26之后的半导体装置的制造步骤的截面图。
图28是解释图27之后的半导体装置的制造步骤的截面图。
图29是解释作为比较例的半导体装置的制造步骤的截面图。
具体实施方式
以下，将基于附图详细解释本发明的实施例。此外，在用于解释实施例的所有附图中，具有相同功能的部件标以相同的附图标记，并且将省略对它们的重复解释。此外，在下述实施例中，除非特别必要，否则原则上不再重复对相同或相似部分的解释。
(第一实施例)
以下，将使用图1至图15来解释用于制造本实施例的半导体装置的方法以及半导体解释装置的结构。图1、图2和图14是解释本实施例的半导体装置的制造步骤的平面图。图3至图13和图15是解释本实施例的半导体装置的制造步骤的截面图。在图3至图13和图15中的每个图中，从左侧开始顺序地示出像素区域1A、周边电路区域1B、密封环区域1C、划线区域(划线)1D和密封环区域1C。尽管像素区域1A、周边电路区域1B以及包括密封环区域1C和划线区域1D的区域在这些截面图中被分别示出为彼此分离，但是这些区域实际上并排地存在于相同的衬底之上。
在半导体装置的制造步骤中，首先，如图1至图3所示，提供例如包括单晶硅(Si)的N型半导体衬底(半导体晶片)SB。半导体衬底SB包括主表面和后表面，其中主表面是在稍后步骤中形成半导体元件(如光电二极管和晶体管)的一侧的第一表面，以及后表面(背表面)是主表面的相对侧的第二表面。这里，直到半导体衬底SB在下面使用图11解释的步骤中垂直地反转为止，相对于后表面的主表面侧的方向被称为上方向，并且与上方向相对的方向被称为下方向。此外，在下面使用图11解释的步骤中半导体衬底SB垂直反转之后，将相对于主表面的后表面侧的方向称为上方向，而将与上方向相反的方向称为下方向。
接下来，通过例如热氧化法在半导体衬底SB的主表面之上形成厚度约为10nm的薄绝缘膜(氧化硅膜)IF1(参考图3)。此后，使用例如CVD(化学气相沉积)方法在绝缘膜IF1之上形成厚度约为数百nm的氮化硅膜(未示出)。然后，在形成元件分离区域的区域中，使用光刻技术和蚀刻方法去除氮化硅膜和绝缘膜IF1。此后，通过执行干蚀刻在半导体衬底SB的上表面(主表面)中形成多个沟槽。沟槽的深度例如为300nm。这里提到的沟槽的深度是指在垂直于半导体衬底SB的主表面的方向上从沟槽的主表面到底表面的距离。
接下来，在去除光致抗蚀剂膜之后，使用例如CVD法用绝缘膜填充多个沟槽中的每一个。绝缘膜由TEOS(正硅酸乙酯)膜，即例如氧化硅膜形成，并且其膜厚度等于或大于300nm。
接下来，使用CMP(化学机械抛光)方法对绝缘膜的上表面进行抛光，从而使上表面变平，并且上述氮化硅膜的上表面露出。此后，通过例如使用氟酸执行湿蚀刻等，适当地调整嵌入在多个沟槽的每一个中的绝缘膜(分离氧化物膜)的高度。此后，通过使用热磷酸等执行湿蚀刻，去除氮化硅膜，并露出绝缘膜IF1的上表面。
因此，形成了由嵌入在半导体衬底SB的沟槽内的绝缘膜(氧化硅膜)形成的多个元件分离区域(分离绝缘膜)EI。半导体衬底SB的上表面从元件分离区域EI露出的区域是有源区域，并被元件分离区域EI限定(分隔)。虽然这里解释了通过STI(浅沟槽隔离)方法形成元件分离区域EI，但也可以通过LOCOS(硅的局部氧化)法等形成元件分离区域EI。元件分离区域EI的膜厚例如为300nm。
这里，如图1所示，在平面图中具有圆形形状的半导体晶片WF(半导体衬底SB)在平面图中包括在端部的一部分处的凹口NT。此外，在半导体晶片WF的主表面处存在排列成阵列状的多个芯片区域CHR。在图1中，多个芯片区域CHR中的一个与半导体晶片WF分开地放大示出。在平面图中，每个芯片区域CHR具有矩形形状，并且包括像素区域1A、周边电路区域1B和密封环区域1C。
在平面图中，每个芯片区域CHR的像素区域1A和周边电路区域1B定位在环形密封环区域1C内。像素区域1A是包括多个像素的区域(像素阵列区域)，多个像素是用于接收照射光并且通过光电转换获得电荷信号的光接收部。周边电路区域1B是包括以下电路的区域，该电路处理通过成像在像素区域1A中获得的信号并包括例如像素读取电路、输出电路、行选择电路、控制电路等。换句话说，周边电路区域1B包括用于将模拟信号转换为数字信号的A/D转换电路、信号处理电路等。
密封环区域1C是设置金属布线等的区域，金属布线用于防止当在稍后的步骤中通过划片刀切割半导体晶片时密封环区域1C内的裂纹的发生。因此，密封环区域1C形成在芯片区域CHR的端部处。
多个芯片区域CHR被设置成沿着半导体晶片WF的上表面在第一方向上和第二方向上成阵列。第一方向和第二方向彼此成直角。在半导体晶片WF的上表面之上排列成矩阵形状的芯片区域CHR彼此分开。相邻的芯片区域CHR之间的区域是划线区域1D。换句话说，划线区域1D是位于周边电路区域1B的相对侧且密封环区域1C为边界的区域。也就是说，每个芯片区域CHR被划线区域1D围绕。
此外，划线区域1D在第一方向或第二方向上延伸。划线区域1D是在稍后的步骤中沿着划线区域1D的延伸方向切割其一部分的区域。换句话说，划线区域1D是去除划线区域1D的一部分以将相应的芯片区域CHR彼此分离的区域。通过切割分割的每个芯片区域CHR成为固态成像元件。在一个方向上延伸的划线区域1D的横向方向上的宽度例如为大约100μm。
在图2中，放大地示出了在第一方向上延伸的划线区域1D和在第二方向上延伸的划线区域1D彼此相交的位置。图2是放大地示出由图1的虚线围绕的区域的平面图。在图2中，未示出上述绝缘膜IF1(参考图3)。在图2中，元件分离区域EI和半导体衬底SB的上表面被示出在划线区域1D中。此外，半导体衬底SB的上表面和元件分离区域EI也在包括密封环区域1C的芯片区域CHR中露出，并且它们都具有预定的布局。然而，在附图中，芯片区域CHR中未示出半导体衬底SB和元件分离区域EI的布局。
如图2所示，在划线区域1D中，由元件分离区域EI围绕的半导体衬底SB的上表面的多个图案设置成矩阵状排列。换句话说，划线区域1D中的半导体晶片的上表面除了形成图案的位置之外被元件分离区域EI覆盖。作为半导体衬底SB的上表面的图案在平面图中具有矩形形状。元件分离区域EI在划线区域1D中形成格子状。
尽管可能不形成这种图案并且通过元件分离区域EI覆盖整个划线区域1D，但是在这种情况下，由于仅形成元件分离区域EI的区域太宽，因此，在形成元件分离区域EI时执行的上述抛光步骤中，元件分离区域EI的上表面被过度磨损。也就是说，会发生凹陷。在这种情况下，在划线区域1D和划线区域1D附近的芯片区域CHR中，存在形成在半导体衬底SB之上的膜的高度变得不均匀并且由于不均匀而形成有缺陷的膜的风险。此外，存在发生由在曝光光致抗蚀剂膜时发生散焦引起的工作缺陷或在抛光步骤中由残留膜引起的短路等的风险。这些问题发生在划线区域1D附近的密封环区域1C中，等等。
因此，为了防止划线区域1D的元件分离区域EI的上表面与其它区域的元件分离区域EI的上表面相比大大凹进，即在抛光(CMP)步骤中凹陷，这里，在划线区域1D的多个位置中，不形成元件分离区域EI并露出半导体衬底SB的上表面。因此，作为在划线区域1D中从元件分离区域EI露出的半导体衬底SB的上表面的图案不是形成元件等的有源区域，而是伪元件分离区域，即，元件分离区域的虚设图案。虚设图案在平面图中具有正方形形状。
包括图3右侧所示的划线区域1D和密封环区域1C的截面图示出了沿着图2的线A-A截取的截面。
如图3所示，在像素区域1A、周边电路区域1B、密封环区域1C和划线区域1D的每个中，形成多个元件分离区域EI，并且在邻近元件分离区域EI的区域中，露出半导体衬底SB的上表面。
接下来，如图4所示，使用光刻技术和离子注入方法在周边电路区域1B的半导体衬底SB的主表面之上形成P型阱WL。此时，尽管阱可以形成在像素区域1A的半导体衬底SB的上表面之上，但是这里未示出这种阱。在离子注入中，注入P型杂质(例如B(硼))。另外，在本实施例中，虽然解释了在周边电路区域1B中形成N沟道型晶体管，但是在周边电路区域1B而未图示出的区域中也形成有P沟道型晶体管。在形成P沟道型晶体管的位置处，导电类型与当形成N沟道型晶体管时在半导体衬底SB中形成的杂质区域的导电类型不同。
接下来，使用光刻技术和离子注入方法在像素区域1A的半导体衬底SB的主表面之上形成光电二极管PD。光电二极管PD是由N型半导体区域形成的光接收元件，该N型半导体区域包括主要注入到半导体衬底SB的上表面的N型杂质(例如，P(磷)或As(砷))。此外，光电二极管PD还包括形成在半导体衬底SB的上表面之上或者在N型半导体区域周围的P型半导体区域。换句话说，光电二极管PD由N型半导体区域和P型半导体区域的PN结构成。
在像素区域1A中，形成多个光电二极管PD，并且每个光电二极管PD形成在由元件分离区域EI限定的有源区域中。这里，形成多个光电二极管PD的区域中的每一个成为一个像素。换句话说，一个像素具有一个光电二极管PD。
接下来，如图5所示，在去除绝缘膜IF1之后，使用热氧化法等在半导体衬底SB的上表面之上形成由氧化硅膜形成的绝缘膜。此后，在半导体衬底SB的上表面之上隔着绝缘膜形成多晶硅膜。多晶硅膜例如可以通过CVD法形成。接下来，使用光刻技术和蚀刻方法来加工多晶硅膜和绝缘膜。因此，光电二极管PD、元件分离区域EI和半导体衬底SB中的每一个的上表面从多晶硅膜露出。通过该加工，形成由多晶硅膜形成的栅极电极GE和由绝缘膜形成的栅极绝缘膜GF。栅极绝缘膜GF的膜厚例如为2-10nm。
这里，栅极电极例如含有诸如P(磷)或B(硼)的杂质。这些杂质可以在多晶硅膜的成膜期间被引入到多晶硅膜中，或者也可以在多晶硅膜成膜之后通过离子注入法等引入到多晶硅膜中。多个栅极电极GE形成在像素区域1A和周边电路区域1B的每个中，但不形成在密封环区域1C和划线区域1D中。
接下来，如图6所示，使用光刻技术和离子注入方法，在栅极电极GE旁边的半导体衬底SB的主表面之上形成作为N型半导体区域的延伸区域(LDD区域)EX。此外，延伸区域EX不形成在光电二极管PD的上表面之上。通过使用光致抗蚀剂膜(未示出)和栅极电极GE作为注入防止掩模执行离子注入，并且将N型杂质(例如，磷(磷)或As(砷))注入到半导体衬底SB的主表面而形成延伸区域EX。
接下来，形成覆盖每个栅极电极GE的侧向壁的侧壁SW。这里，在通过CVD法等沉积覆盖栅极电极GE的绝缘膜之后，使绝缘膜经受干蚀刻(各向异性蚀刻)，从而露出栅极电极GE的上表面和半导体衬底SB，并且从而形成侧壁SW，侧壁SW由保留在栅极电极GE的侧壁处的绝缘膜形成。侧壁SW具有例如包括氧化硅膜和氮化硅膜的层叠结构，氮化硅膜形成在氧化硅膜之上。
接下来，使用光刻技术和离子注入方法，在由栅极电极GE和侧壁SW形成的图案旁边，在半导体衬底SB的主表面之上形成作为N型半导体区域的扩散区域DR。此外，扩散区域DR不形成在光电二极管PD的上表面之上。通过使用栅极电极GE、光致抗蚀剂膜(未示出)和侧壁SW作为注入防止掩模进行离子注入，将N型杂质(例如，P(磷)或As(砷))注入半导体衬底SB的主表面而形成扩散区域DR。
与延伸区域EX相比，扩散区域DR具有更高的杂质浓度。因此，通过形成包含具有高杂质浓度的扩散区域DR和具有低杂质浓度的延伸区域EX的LDD(轻掺杂漏极)结构，可以抑制下述晶体管Q1的短沟道效应。延伸区域EX的形成深度比扩散区域DR的形成深度浅。此外，延伸区域EX形成在与邻近延伸区域EX的扩散区域DR相比更靠近栅极电极GE正下方的区域(沟道区域)的位置处。
通过上述步骤，形成包括扩散区域DR和延伸区域EX的源极-漏极区域。换句话说，源极区域形成在邻近栅极电极GE的一个侧向壁的区域中的半导体衬底SB的上表面中，并且漏极区域形成在邻近另一个侧向壁的区域中的半导体衬底SB的上表面中。这里，一组源极区域和漏极区域被称为源极-漏极区域。在周边电路区域1B中，栅极电极GE和被设置为夹着栅极电极GE的源极-漏极区域构造晶体管(场效应晶体管)Q1。晶体管Q1是N沟道型MISFET(金属绝缘体半导体场效应晶体管)。
具有这种结构的晶体管也在像素区域1A的每个像素中的形成为周边晶体管(未示出)。周边晶体管意味着包含在每个像素中的放大器晶体管、复位晶体管和选择晶体管。周边晶体管构造信号扫描电路部。另外，图6的像素区域1A所示的栅极电极GE、构造光电二极管PD的N型半导体区域和漏极区域(未示出)构造传输晶体管。传输晶体管包括将光电二极管PD构造为源极区域的N型半导体区域。此外，扩散区域DR也形成在暴露在密封环区域1C中的半导体衬底SB的上表面中。
此外，在周边电路区域1B中未示出的区域中，还形成诸如电阻元件或电容元件的无源元件。
接下来，如图7所示，通过例如使用CVD法形成绝缘膜IF2，覆盖已曝光的半导体衬底SB、栅极电极GE和光电二极管PD中的每一个的上表面。绝缘膜IF2例如由氧化硅膜、氮化硅膜或它们的层叠膜形成。绝缘膜IF2的膜厚度例如为数百nm。此后，使用光刻技术和蚀刻方法去除周边电路区域1B的绝缘膜IF2。
因此，光电二极管PD的上表面在像素区域1A中被绝缘膜IF2覆盖，并且半导体衬底SB的上表面和元件分离区域EI的上表面在划线区域1D中被绝缘膜IF2覆盖。在周边电路区域1B中，栅极电极GE和源极-漏极区域从绝缘膜IF2露出。此外，与晶体管Q1类似，像素区域1A的周边晶体管也从绝缘膜IF2露出。虽然邻近光电二极管PD的传输晶体管的栅极电极GE的上表面被图7中的绝缘膜IF2覆盖，但是栅极电极GE的上表面可以从绝缘膜IF2露出。绝缘膜IF2是用于防止半导体衬底SB的上表面在后面的步骤中成为硅化物的保护膜，即硅化物保护膜。绝缘膜IF2也覆盖例如在未示出的区域中的电阻元件的表面。
在划线区域1D中形成的绝缘膜IF2是与形成在像素区域1A中的绝缘膜IF2具有相同层的膜。这里提到的相同层的膜是指在成膜步骤中同时形成的一个膜形成的并在其后的加工步骤中彼此分离的膜。
接下来，如图8所示，通过执行已知的自对准硅化物工艺，在像素区域1A、周边电路区域1B和密封环区域1C中露出的半导体衬底SB或栅极电极GE的上表面之上形成硅化物层S1。这里，例如使用溅射法在半导体衬底SB的主表面的整个表面之上沉积金属膜。金属膜例如由Co(钴)或Ni(镍)等形成。金属膜的膜厚度例如约为数十nm。
接下来，通过执行大约500℃的热处理来加热半导体衬底SB。因此，金属膜和与金属膜接触的半导体层相互反应，并形成硅化物层S1。硅化物层S1例如由CoSi(硅化钴)或NiSi(硅化镍)形成。具体而言，假设在此形成由CoSi形成的硅化物层S1来进行解释。
这里，还在绝缘膜IF2和元件分离区域EI或侧壁SW等的绝缘膜的表面中形成具有高金属含量的硅化物层。但是，形成为与半导体衬底SB的上表面或栅极电极GE的上表面接触的硅化物层S1中所含有的Si(硅)相对于Co(钴)的比率高于形成绝缘膜IF2和元件分离区域EI或侧壁SW等的绝缘膜的表面之上的硅化物层中所含有的Si(硅)相对于Co(钴)的比率。
接着，执行硫酸和过氧化氢水溶液等的混合液体的湿蚀刻等。因此，去除未反应的金属膜。此时，去除Si(硅)含量相对于Co(钴)含量的比率低的硅化物层。换句话说，去除覆盖绝缘膜IF2和元件分离区域EI或侧壁SW等的绝缘膜的表面的硅化物层。另一方面，由于硅含量高而不去除形成为与半导体衬底SB的上表面或栅极电极GE的上表面接触的硅化物层S1。此后，进一步执行约800℃的热处理。通过该热处理，在硅化物层S1的组成中，钴和硅的比率变为1:2。
硅化物层S1与栅极电极GE的上表面接触。此外，硅化物层S1与源极-漏极区域的上表面接触，即与半导体衬底SB的上表面接触。
这里，由于像素区域1A的光电二极管PD的上表面被绝缘膜IF2覆盖，所以在上述的自对准硅化物工艺中，该上表面和金属膜不会相互反应。因此，在光电二极管PD的表面中不形成硅化物层。因此，通过防止在光电二极管PD的表面中形成硅化物层，防止入射到稍后形成的固态成像元件的光被覆盖光电二极管PD的硅化物层反射。然而，在像素区域1A内但未示出的区域中从绝缘膜IF2露出的周边晶体管的每个电极被硅化物层覆盖。
在周边电路区域1B中，可以减少覆盖有硅化物层S1的栅极电极GE和源极-漏极区域中的每一个的薄层电阻。此外，通过形成硅化物层S1，可以减少在后续步骤中形成的插塞与栅极电极GE和源极-漏极区域中的每一个之间的耦合电阻。
这里，作为本实施例的主要特征，在划线区域1D中，在作为元件分离区域的虚设图案的半导体衬底SB的上表面中不形成硅化物层S1。换句话说，由于从元件分离区域EI露出的在相邻的元件分离区域EI之间的半导体衬底SB的上表面被绝缘膜IF2覆盖，所以该上表面和金属膜在上述自对准硅化物工艺中不会相互反应。因此，在划线区域1D中不形成硅化物层S1。因此，即使在硅化物层S1的形成步骤之后，划线区域1D中的半导体衬底SB的上表面也与形成在半导体衬底SB之上和元件分离区域EI之上的绝缘膜IF2直接接触。
接下来，如图9所示，在半导体衬底SB之上层叠多个布线层。具体而言，首先，使用例如CVD法形成第一层间绝缘膜(接触层的层间绝缘膜)，以覆盖半导体衬底SB的上表面、晶体管Q1等。第一层间绝缘膜例如由氧化硅膜形成。接下来，通过CMP方法等使第一层间绝缘膜的上表面变平。此后，使用光刻技术和干蚀刻方法打开穿透第一层间绝缘膜的多个接触孔。在接触孔的底部，露出晶体管Q1的栅极电极GE和源极-漏极区域或密封环区域1C的扩散区域DR中的每个的上表面之上的硅化物层S1的上表面。此外，接触孔不形成在光电二极管PD的正上方。
接下来，通过在包括接触孔内部的第一层间绝缘膜之上沉积主要由钨(W)形成的金属膜，将金属膜嵌入接触孔内。此后，通过使用CMP方法等去除第一层间绝缘膜之上的多余金属膜，露出第一层间绝缘膜的上表面。因此，形成由嵌入在多个接触孔中的每一个中的金属膜形成的插塞(接触插塞)CP。插塞CP由例如包含氮化钛膜和钨膜的层叠膜构造，氮化钛膜覆盖接触孔内的侧向壁和底表面，钨膜在底表面之上隔着氮化钛膜嵌入接触孔内。氮化钛膜是阻挡金属膜，并且通过CVD法或溅射法形成。此外，钨膜是主导体膜，并且例如通过CVD法形成。第一层间绝缘膜和插塞CP构造接触层。
接下来，在第一层间绝缘膜和插塞CP中的每一个之上，例如使用所谓的单镶嵌法形成第二层间绝缘膜和布线M1，布线M1嵌入穿透第二层间绝缘膜的布线沟槽内。布线M1主要由例如铜(Cu)膜形成，并且第二层间绝缘膜例如由氧化硅膜形成。此外，也可以不使用单镶嵌法，而是将沉积在插塞CP之上的铝膜等加工以形成布线M1，并形成覆盖布线M1的第二层间绝缘膜。第二层间绝缘膜和布线M1构造第一布线层。
接下来，在第一布线层之上形成包括第二布线层，该第二布线层包括第三层间绝缘膜、布线M2和通孔V1。第二布线层例如使用所谓的双镶嵌法形成。换句话说，使用CVD法等在第二布线层之上形成第三层间绝缘膜，然后在第三层间绝缘膜的上表面中形成布线沟槽，并形成从布线沟槽的底表面开始并到达第三层间绝缘膜的底表面的通过孔。此后，通过用主要由铜膜形成的金属膜填充布线沟槽的内部和通过孔的内部，形成布线沟槽内的布线M2和通过孔内的通孔V1。
接下来，执行与第二布线层的步骤类似的步骤，并且在第二布线层之上形成第三布线层。第三布线层包括布线M2之上的第四层间绝缘膜、通孔V2和通孔V2之上的布线M3。接下来，在第三布线层之上形成耦合层。耦合层包括例如由氧化硅膜形成的第五层间绝缘膜和穿透第五层间绝缘膜的通孔V3。通过在通过加工第五层间绝缘膜形成的通过孔内嵌入金属膜形成通过V3，金属膜主要由铜膜形成。
接下来，在使用例如溅射法在耦合层之上形成铝膜之后，使用光刻技术和蚀刻方法对铝膜进行加工。因此，形成由铝膜形成的布线M4。此后，使用例如CVD法在耦合层和布线M4之上形成第六层间绝缘膜。第六层间绝缘膜例如由氧化硅膜形成。接下来，使用例如CMP方法使第六层间绝缘膜的上表面变平。通过上述，形成半导体衬底之上的层叠布线层。在附图中，省略了第一至第六层间绝缘膜之间的边界的图示，并且将第一至第六层间绝缘膜示为一个层间绝缘膜IL。
在周边电路区域1B中，布线M4通过通孔V3、布线M3、通孔V2、布线M2、通孔V1、布线M1、插塞CP和硅化物层S1与晶体管Q1耦合。此外，在密封环区域1C中，布线M4通过通孔V3、布线M3、通孔V2、布线M2、通孔V1、布线M1、插塞CP和硅化物层S1与扩散区域DR耦合。
在密封环区域1C中，形成为在平面图中重叠的布线M4、通孔V3、布线M3、通孔V2、布线M2、通孔V1、布线M1和插塞CP构造密封环。构造密封环的这些金属膜是形成为防止在后面的划片步骤中在半导体芯片的端部处产生的裂纹到达像素区域1A或周边电路区域1B的保护膜，因此金属膜如上所述被设置为重叠。
此外，尽管没有示出，但是在划线区域1D中，还存在布线M4、通孔V3、布线M3、通孔V2、布线M2、通孔V1、布线M1以及插塞CP形成为标记的位置。
接下来，如图10所示，在层间绝缘膜IL的上表面之上形成成为表面保护膜的钝化膜PF。该钝化膜PF例如由氧化硅膜和氮化硅膜构造，并且例如可以通过CVD法形成，氮化硅膜设置在该氧化硅膜之上。接下来，使用例如CMP方法使钝化膜PF的上表面变平。此后，将支撑衬底(晶片)SS加入到钝化膜PF的上表面。
接下来，如图11所示，半导体衬底SB反转，使得支撑衬底SS到达下侧，半导体衬底SB到达上侧。也就是说，半导体衬底SB的顶部和底部反转。接下来，抛光半导体衬底SB的上表面，即背表面(第二表面)直到半导体衬底SB的厚度变为10μm。此时，阱WL和元件分离区域EI不露出。这里，在抛光的半导体衬底SB的背表面中，露出光电二极管PD的一部分。此外，这里，虽然半导体衬底SB的厚度通过抛光而变为10μm，但也可以将半导体衬底SB减薄为例如约3μm。
接下来，在半导体衬底SB的背表面之上，使用例如CVD法形成抗反射膜AR。抗反射膜AR是起防止从半导体衬底SB的背表面侧入射到光电二极管PD的光在半导体衬底SB的背表面处反射的作用的膜，并且例如由氮化硅膜形成。
接下来，如图12所示，在像素区域1A的抗反射膜AR之上，依次形成滤色器CF和微透镜ML。滤色器CF由例如由透射具有预定波长的光并阻挡具有其它波长的光的材料形成的膜形成。通过以下方法形成滤色器CF之上的微透镜ML：将形成在滤色器CF之上的膜加工成在平面图中具有圆形形状的图案，然后例如加热该膜，从而使包括该膜的上表面和侧向壁的表面圆角化，从而将该膜加工成透镜形状。此外，在周边电路区域1B的抗反射膜AR之上形成遮光膜SF。遮光膜SF例如由金属膜形成。在划线区域1D中，虽然形成抗反射膜AR，但是不形成滤色器CF、微透镜ML和遮光膜SF。
接下来，如图13所示，使用光刻技术和干蚀刻法在划线区域1D的抗反射膜AR和半导体衬底SB中形成开口。因此，露出划线区域1D的元件分离区域EI的上表面和绝缘膜IF2的上表面。也就是说，形成穿透半导体衬底SB的沟槽TC。
这里，在去除抗反射膜AR之后，通过选择性去除硅的蚀刻条件执行各向异性蚀刻的干蚀刻。换句话说，以对氧化硅和氮化硅具有选择性的条件进行蚀刻。在蚀刻中，去除了由硅形成的半导体衬底SB的一部分，而保留了在去除的半导体衬底SB正下方的元件分离区域EI和绝缘膜(硅化物保护膜)IF2。此外，这里所说的元件分离区域EI和绝缘膜IF2中的每个的上表面是指形成元件分离区域EI和绝缘膜IF2的时间的底表面。
沟槽TC形成为避免在划线区域1D形成作为标记的布线M4、通孔V3、布线M3、通孔V2、布线M2、通孔V1、布线M1和插塞CP的位置。
此时，由于形成了绝缘膜IF2，所以在划线区域1D的半导体衬底SB的主表面(第一表面)中未形成硅化物层。因此，即使执行蚀刻并且去除半导体衬底SB，也不会在沟槽TC的底部露出硅化物层，并且在相邻的元件分离区域EI之间的区域下方露出绝缘膜IF2。此外，在绝缘膜IF2和层间绝缘膜IL之间以及层间绝缘膜IL内部也不形成硅化物层和金属导线两者。
此外，在沟槽TC的形成步骤中，为了在芯片区域CHR(参考图1)内未示出的位置处形成固态成像元件的电极焊盘(电极)，固态成像元件稍后形成，抗反射膜AR和半导体衬底SB打开以形成通孔。电极焊盘是用于将接合线等耦合到作为半导体芯片的固态成像元件的耦合部。
如上所述，由于与用于形成电极焊盘而执行的打开步骤同时地执行沟槽TC的打开步骤，所以即使形成划线区域1D的沟槽TC，半导体装置的制造步骤也不增加。此外，形成在划线区域1D中的沟槽TC成为测量用于在稍后执行的划片步骤中由划片刀切割的位置的引导件。因此，可以确保促进划片的效果。此外，通过去除作为用于执行划片的区域的划线区域1D的半导体衬底SB，可以防止半导体晶片的破损(碎裂)。此外，当形成沟槽TC时，划片步骤中的切割目标变薄，因此可以确保划片变得容易的效果。为了确保上述效果等的目标，在本实施例中，在划线区域1D中形成沟槽TC。
接下来，尽管将省略图示，但是通过去除例如在芯片区域CHR(参见图1)内未示出的位置的半导体衬底SB的开口部的正下方的绝缘膜(第一层间绝缘膜)，露出布线的上表面。这里所说的布线的上表面是形成布线时的底表面。此后，形成用于填充开口部(通孔、通过孔)内部的通孔，并且在通孔的上部部分处形成例如由铝膜形成的电极焊盘。
电极焊盘通过通孔和布线与芯片区域CHR内部的电路电耦合。电极焊盘是用于耦合接合线的耦合部，用于将稍后形成的固态成像元件与固态成像元件的外部通过接合线等电耦合。此外，代替在开口部之上形成电极焊盘，电极焊盘可以形成在开口部的底部处。也就是说，这里，电极焊盘形成在开口部内部或开口部之上。
接下来，如图14和图15所示，执行划片步骤并且分割半导体晶片。因此，可以获得作为多个半导体芯片的固态成像元件IS。换句话说，完成作为本实施例的半导体装置的固态成像元件IS。在图14中，示出了固态成像元件IS的平面图和固态成像元件IS的端部的一部分被放大的平面图。包括图15的密封环区域1C和划线区域1D的截面图示出了沿着图14的B-B线截取的截面。
具体来说，在划片步骤中，通过使用划片刀切割半导体晶片的划线区域(划线)1D，将半导体晶片分离为单独的半导体芯片。固态成像元件IS主要包括芯片区域CHR(参考图1)，并且在端部处包括划线区域1D的一部分。
然后使用的划片刀的宽度比划线区域1D的横向宽度窄。因此，留下划线区域1D的一部分的原因在于，切割面不平坦而具有不均匀性，如图14所示，因此需要防止包括密封环区域1C、周边电路区域1B和像素区域1A的芯片区域CHR(参考图1)被切割。换句话说，由于执行切割的范围分散，所以应当在距离密封环区域1C一定程度的位置处进行切割。
因此，划线区域1D的端部不可避免地作为固态成像元件IS的端部的一部分留下。如图14和图15所示，在固态成像元件IS的端部的划线区域1D中，从半导体衬底SB露出的元件分离区域EI的上表面和绝缘膜IF2的上表面露出。也就是说，在划线区域1D中从半导体衬底SB露出的绝缘膜IF2的上表面未被硅化物层覆盖。换句话说，硅化物层不形成在从划线区域1D中的半导体衬底SB露出的绝缘膜IF2的上表面之上，并且绝缘膜IF2的上表面从硅化物层露出。
在上述划片步骤中，图13所示的划线区域1D的元件分离区域EI、绝缘膜IF2、层间绝缘膜IL、钝化膜PF和支撑衬底SSB以及存在于划线区域1D中的布线M4、通孔V3、布线M3、通孔V2、布线M2、通孔V1、布线M1和插塞CP被切割。这里，在切割时，执行切割，使得存在于划线区域1D中的布线M4、通孔V3、布线M3、通孔V2、布线M2、通孔V1、布线M1和插塞CP整体被切掉。
下面，将解释图15中示出的结构。如图15所示，作为本实施例的半导体装置的固态成像元件包括支撑衬底SSB和形成在支撑衬底SSB之上的布线层。此外，在布线层之上形成包括内部的光电二极管PD的半导体衬底SB，光电二极管PD是光接收元件。布线层的上表面的端部，即划线区域1D中的布线层的上表面从半导体衬底SB露出，并且仅被元件分离区域EI和绝缘膜IF2覆盖。元件分离区域EI和划线区域1D的绝缘膜IF2中的每个的上表面从半导体衬底SB露出。像素区域1A和周边电路区域1B的元件分离区域EI由嵌入在形成在半导体衬底SB的下表面处的沟槽内的绝缘膜形成。
光电二极管PD形成在半导体衬底SB的下表面处。在周边电路区域1B中，源极-漏极区域和晶体管Q1形成在半导体衬底SB的下表面附近。源极-漏极区域形成在半导体衬底SB内部，并且晶体管Q1包括隔着栅极绝缘膜GF形成在半导体衬底SB下方的栅极电极GE。硅化物层S1与源极-漏极区域的下表面接触，即与半导体衬底SB的下表面接触，并且另一个硅化物层S1也与栅极电极GE的下表面接触。
另一方面，光电二极管PD的下表面从硅化物层S1露出，并被形成在半导体衬底SB下方的绝缘膜IF2覆盖。换句话说，光电二极管PD在平面图中不与硅化物层S1重叠。此外，由于在划线区域1D中未形成硅化物层S1，所以从半导体衬底SB露出的布线层的上表面的端部，即划线区域1D的布线层的上表面的端部从硅化物层S1露出。
<本实施例的效果>
以下，使用图29所示的比较例解释本实施例的制造半导体装置的方法的效果。图29是作为比较例的半导体装置的固态成像元件的截面图。图29所示的截面图对应于图13所示的截面图。也就是说，在图29中，像素区域1A、周边电路区域1B、密封环区域1C、划线区域1D和密封环区域1C以左侧的顺序示出。
比较例的半导体装置是背侧照明型的固态成像元件，与本实施例同样地，为了防止凹陷等的目标，在划线区域1D中布置虚设图案，虚设图案是不形成元件分离区域EI的位置。
在图29所示的比较例的半导体装置的制造步骤中，首先，类似于本实施例地执行与图1至图6所示的步骤类似的步骤。此时，在划线区域1D中，半导体衬底SB的主表面的一部分从元件分离区域EI露出。
此后，为了降低晶体管Q1的电极的电阻等的目标，形成覆盖栅极电极GE的表面和晶体管Q1的源极-漏极区域的硅化物层S1。在比较例中，由于在该硅化物层S1的形成步骤之前，覆盖像素区域1A的光电二极管PD的表面的绝缘膜IF2形成为硅化物保护膜，所以在光电二极管PD的表面之上不形成硅化物层。然而，由于在划线区域1D中没有形成绝缘膜IF2，所以形成硅化物层S1以覆盖在硅化物层的形成步骤中露出的半导体衬底SB的主表面。
接下来，通过执行与使用图9和图10解释的步骤类似的步骤来形成层叠的布线层和钝化膜PF，然后，支撑衬底SSB加入钝化膜PF。然后，如使用图11和图12解释的，半导体衬底SB的顶部和底部反转，半导体衬底SB被制成薄膜，然后形成抗反射膜AR、滤色器CF、微透镜ML和遮光膜SF。
接下来，类似于使用图13解释的步骤，去除划线区域1D的半导体衬底SB，并使用光刻技术和干蚀刻法形成沟槽TC。在沟槽TC的底部，露出元件分离区域EI的表面。另外，如图29所示，在沟槽TC的底部处，在相邻的元件分离区域EI之间的区域(虚设图案)中露出覆盖层间绝缘膜IL的上表面的硅化物层S1的上表面。这里所说的硅化物层S1的上表面是指形成硅化物层S1时的硅化物层S1的底表面。
因此，在比较例中，由于在划线区域1D的半导体衬底SB的主表面之上形成硅化物层S1，所以当通过干蚀刻法选择性地去除划线区域1D的半导体衬底SB时，对干蚀刻具有选择性的硅化物层S1保持不被去除，并且露出在沟槽TC的底部处。这里，由于划刻区域1D的半导体衬底SB通过蚀刻被完全去除，为了确保去除膜厚度为10μm的半导体衬底SB，除了去除厚度为10μm的硅层所需的时间，进行长时间的蚀刻以能够进一步去除厚度为约2至3μm的硅层。也就是说，为了防止蚀刻量的不足，进行过蚀刻。
即使进行蚀刻直到元件分离区域EI的上表面露出为止，也需要进行过蚀刻。在这种情况下，由于作为元件分离区域EI的厚度的数百nm相对于去除膜厚度为10μm的半导体衬底SB所执行的蚀刻量而言是相当小的量，所以硅化物层S1通过过蚀刻而被露出。
因此，如果硅化物层S1形成在沟槽TC的底部处，即使当以对硅化物层S1具有高选择性的条件进行干蚀刻时，通过干蚀刻也去除硅化物层S1的一部分。当硅化物层S1受到蚀刻时，蚀刻装置内部会发生污染，因此固态成像元件的特性劣化。例如，因为形成硅化物层的钴由于污染扩散到某个像素的光电二极管区域中，所以发生白点经常出现在通过成像获得的图像的一部分中这样的问题等。
接下来，为了从半导体晶片获得多个固态成像元件，使用划片刀切割划线区域1D。此时，在划线区域1D中，由于在相邻的元件分离区域EI之间形成硅化物层S1，所以也通过划片刀切割硅化物层S1。在切割步骤中，虽然存在于划线区域1D中的布线M4、通孔V3、布线M3、通孔V2、布线M2、通孔V1、布线M1和插塞CP整体被切掉，但是硅化物层不会被整体切掉，并且分散到周边区中。
当已经分散的硅化物层粘附到固态成像元件的表面时，会发生这样的问题：足够的光没有照射到像素的光电二极管中，并且在通过成像获得的图像的一部分处经常出现黑点。此外，当已经分散的硅化物层的一部分粘附到电极焊盘时，存在通过硅化物层发生短路的风险，并且存在将接合线加入到固态成像元件的电极焊盘时发生结合缺陷的风险。当发生上述问题时，半导体装置的可靠性恶化。
因此，在本实施例中，绝缘膜IF2(参考图7)不仅形成在像素区域1A中，还形成在划线区域1D中，绝缘膜IF2形成为在形成硅化物层之前覆盖光电二极管PD。因此，如图8所示，硅化物层S1既不形成在光电二极管PD的正上方也不形成在划线区域1D的半导体衬底SB的正上方。
结果，如图13所示，当通过蚀刻去除划线区域1D的半导体衬底SB时，可以防止硅化物层被蚀刻。因此，可以防止由于硅化物层暴露于蚀刻而在蚀刻装置内发生污染，因此可以防止固态成像元件的特性劣化。
此外，当在蚀刻步骤之后执行如图14和图15所示的划片时，由于在划线区域1D中未形成硅化物层，因此能够防止硅化物层被切割和分散。因此，可以防止由硅化物层的一部分粘附到固态成像元件的表面而导致的固态成像元件的特性劣化。
此外，由于可以防止硅化物层的一部分分散并粘附到电极焊盘等这样的情况，因此可以防止发生短路，并且可以防止接合线的结合缺陷的发生。
从上述，通过应用本实施例的半导体装置及其制造方法，可以提高半导体装置的可靠性。
此外，在本实施例的半导体装置的制造步骤中，图7所示的划线区域1D的绝缘膜IF2的形成步骤被执行为兼作需要来防止硅化物层的形成的覆盖光电二极管PD或电阻元件等的硅化物保护膜(绝缘膜IF2)的形成步骤。因此，即使在划线区域1D中形成绝缘膜IF2，半导体衬底SB的制造步骤也不会增加。
此外，如图13所示，通过干蚀刻去除划线区域1D的半导体衬底SB的步骤被执行为兼作嵌入通孔的通过孔的形成步骤，该通孔用于将背侧照明型的固态成像元件的电极焊盘耦合到布线层内的布线。因此，即使去除划线区域1D的半导体衬底SB并形成沟槽TC，半导体衬底SB的制造步骤也不会增加。
由此，可以确保防止由污染等引起的固态成像元件的可靠性的劣化而不会增加半导体装置的制造成本这样的效果。
<第一变形例>
在图16中，示出了作为本实施例的第一变形例的半导体装置的平面图。图16是对应于图2的放大平面图。
尽管图2示出了由划线区域1D的元件分离区域EI围绕的半导体衬底SB的上表面的图案(虚设图案)在平面图中具有正方形形状的情况下的布局，但是图案的形状不限于正方形形状。例如，虚设图案的平面布局可以是如图16所示的矩形。此外，平面图中的虚设图案的形状不限于正方形、矩形等，也可以例如是圆形或多边形等。
即使虚设图案的布局发生变化，如果元件分离区域EI和作为从元件分离区域EI露出的半导体衬底SB的上表面的虚设图案被适当地设置为使得每个区域不是变得过大在恒定范围内，也可以防止在形成元件分离区域EI时执行的抛光步骤中的凹陷的发生。因此，即使在本变形例中解释的这种固态成像元件中，也可以确保与使用图1至图15解释的固态成像元件的效果类似的效果。
<第二变形例>
在图17中，示出了本实施例的第二变形例的半导体装置的平面图。图17是对应于图2的放大平面图。
虽然图2示出了划线区域1D的虚设图案排列成阵列形状的情况的布局，但是虚设图案的布置可以不是阵列形状。例如，在多个芯片区域CHR以矩阵形状排列的情况下，多个虚设图案可以相对于其线方向和列方向在对角线方向上周期性地排列。
即使虚设图案的布置的布局发生变化，当元件分离区域EI和虚设图案适当地布置时，也可以防止在形成元件分离区域EI时执行的抛光步骤中的凹陷的发生。因此，即使在本变形例中解释的固态成像元件中，也可以确保与使用图1至图15解释的固态成像元件的效果类似的效果。
(第二实施例)
以下，将使用图18至图23解释本第二实施例的半导体装置的结构和制造步骤。图19、图20、图21和图23是解释本实施例的半导体装置的制造步骤的截面图。图18和图22是解释本实施例的半导体装置的制造步骤的平面图。图19所示的密封环区域1C和划线区域1D的截面图示出了沿着图18的C-C线截取的截面。此外，图23所示的密封环区域1C和划线区域1D的截面图示出了沿着图22的线D-D截取的截面。
在本实施例中，在作为划线区域中的虚设图案的有源区域中形成虚设栅极电极。
在本实施例的半导体装置的制造步骤中，首先，执行与使用图1至图4解释的步骤类似的步骤。这里，如图2所示，在划线区域1D中，由作为正方形虚设图案的半导体衬底SB的上表面形成的图案形成为阵列形状。
接下来，如图18和图19所示，执行与使用图5和图6解释的步骤类似的步骤。换句话说，在形成栅极绝缘膜GF和栅极电极GE之后，形成侧壁SW和源极-漏极区域，从而形成诸如晶体管Q1的元件。
然而，这里，栅极电极GE隔着栅极绝缘膜GF形成在像素区域1A和周边电路区域1B的半导体衬底SB之上，并且虚设栅极电极DG隔着栅极绝缘膜GF形成在从划线区域1D中的元件分离区域EI露出的半导体衬底SB的上表面之上。换句话说，本实施例与第一实施例的不同之处在于，栅极绝缘膜GF和虚设栅极电极DG形成在划线区域1D中。
通过像素区域1A和周边电路区域1B的栅极绝缘膜GF和栅极电极GE的形成步骤，形成划线区域1D的栅极绝缘膜GF和虚设栅极电极DG。因此，虚设栅极电极DG例如与栅极电极GE类似地由多晶硅膜形成。在平面图中，划线区域1D的虚设栅极电极DG不与元件分离区域EI重叠。换句话说，在平面图中，整个虚设栅极DG与从元件分离区域EI露出的半导体衬底SB的主表面重叠。
虚设栅极电极DG是既不形成元件也不形成电路的伪电极，并且在稍后形成的固态成像元件中不与布线电耦合。这里，源极-漏极区域不形成在划线区域1D的有源区域中。此外，有源区域的一部分从虚设栅极电极DG侧的栅极绝缘膜GF和侧壁SW露出是没有害处的。此外，在图18所示的平面图中，省略了侧壁的图示。
在本实施例中形成虚设栅极电极DG的原因是在形成在半导体衬底SB的主表面之上的层间绝缘膜的上表面中形成凹进，并且在划线区域1D和划线区域1D附近的区域发生凹陷。换句话说，由于划线区域1D不是用于形成电路的区域，因此划线区域1D不是必须形成栅极图案的区域。然而，当存在难以形成栅极图案的区域时，当在后续步骤中在半导体衬底SB之上形成层间绝缘膜时，在密集地形成栅极图案的区域和稀疏地形成栅极图案的区域之间的层间绝缘膜的上表面中发生高度差。在这种情况下，即使已经形成的层间绝缘膜的上表面被抛光，层间绝缘膜的上表面也不会均匀地平坦化，并且保持高度差。
当由此产生凹陷时，存在在后续步骤中在层间绝缘膜之上形成膜时发生有缺陷的成膜的风险。此外，存在发生由曝光光致抗蚀剂膜时发生散焦引起的加工缺陷或在抛光步骤中由残留膜引起的短路等的风险。这些问题发生在例如划线区域1D附近的密封环区域1C等中。因此，在本实施例中，即使在不需要形成用于形成电路的栅极图案的区域(诸如，划线区域1D)中，也形成多个虚设栅极电极DG。此外，尽管未示出，但是为了消除栅极图案的布置中的密度差，虚设栅极电极DG不仅形成在划线区域1D中，而且形成在像素区域1A和周边电路区域1B中。
接下来，如图20所示，执行与使用图7解释的步骤类似的步骤。也就是说，形成作为覆盖预定元件等的硅化物保护膜的绝缘膜IF2。在平面图中形成绝缘膜IF2的范围类似于上述第一实施例的范围。这里，作为本实施例的主要特征，形成在划线区域1D中的绝缘膜IF2覆盖虚设栅极电极DG的上表面和侧向壁。另外，具体而言，虚设栅极电极DG的侧向壁隔着侧壁SW被绝缘膜IF2覆盖。在划线区域1D中形成的绝缘膜IF2是与形成在像素区域1A中的绝缘膜IF2具有相同层的膜。
接下来，如图21所示，执行与使用图8至图13解释的步骤类似的步骤。换句话说，首先，形成硅化物层S1。这里，由于在划线区域1D中的半导体衬底SB和虚设栅极电极DG被绝缘膜IF2覆盖的状态下形成硅化物层S1，因此在半导体衬底SB和虚设栅极电极DG的每一个的上表面之上不形成硅化物层。
然后，形成层叠的导线层和钝化膜PF，将支撑衬底SSB加入到钝化膜PF，然后将半导体衬底SB反转，并将半导体衬底SB制成薄膜。此后，在半导体衬底SB的背表面之上形成抗反射膜AR、滤色器CF、微透镜ML和遮光膜SF。接下来，使用光刻技术和干蚀刻方法去除划线区域1D的抗反射膜AR和半导体衬底SB，由此形成沟槽TC。
这里，尽管在对氧化硅膜的选择性高的条件下执行用于形成沟槽TC的干蚀刻，但是当进行包括过蚀刻以使得可以去除约12至13μm的硅层的长时间干蚀刻时，去除了由膜厚度约2至10nm的氧化硅膜形成的栅极绝缘膜GF。结果，通过过蚀刻去除了已经通过去除栅极绝缘膜GF而露出的虚设栅极电极DG。由此，在沟槽TC的底部处，露出元件分离区域EI的上表面、侧壁SW的上表面以及形成为比侧壁SW低的绝缘膜IF2的上表面。
换句话说，在沟槽TC的底部处，在被侧壁SW夹着的区域中形成沟槽，这些区域是去除虚设栅极电极DG的区域，并且绝缘膜IF2的上表面暴露于沟槽的底表面。也就是说，沟槽形成在划线区域1D的绝缘膜IF2的上表面处，并且在沟槽的底表面处，在低于元件分离区域EI和绝缘膜IF2的一部分彼此接触的界面的位置处，即在支撑衬底SSB侧的位置处，露出绝缘膜IF2的另一部分的上表面。
此外，在这里所述的由侧壁SW夹着的沟槽的底面处露出的绝缘膜IF2的上表面是指在使用图20解释的绝缘膜IF2的形成步骤中形成在虚设栅极电极DG正上方的绝缘膜IF2的底表面。
接下来，如图22和图23所示，执行划片步骤，并获得多个固态成像元件IS。因此，完成本实施例的半导体装置。这里，由于仅划线区域1D的一部分被切割，因此划线区域1D的其它部分保留在固态成像元件IS的端部处。结果，在固态成像元件IS的端部的上表面处，在划线区域1D中，元件分离区域EI的上表面和邻近元件分离区域EI的绝缘膜IF2的上表面的一部分在平面图中被暴露。
此外，在图22所示的平面图中，省略了侧壁的图示。在划线区域1D中从元件分离区域EI露出的绝缘膜IF2的上表面包括高度与元件分离区域EI和绝缘膜IF2的界面的高度大致相同的绝缘膜IF2的上表面，和作为在上表面处形成的沟槽的底表面的绝缘膜IF2的上表面。
换句话说，在固态成像元件IS的端部的上表面处，在划线区域1D中，露出形成在绝缘膜IF2的上表面的一部分中的沟槽内的侧壁SW(参考图23)的上表面和作为沟槽的底表面的绝缘膜IF2的上表面的另一部分。在划线区域1D的绝缘膜IF2的上表面处形成的沟槽的侧向壁被侧壁SW覆盖。
在图23中，示出了这样的结构：作为与划线区域1D中的元件分离区域EI接触的表面的绝缘膜IF2的整个上表面被元件分离区域EI覆盖，并且不暴露在沟槽TC的底表面处。换句话说，在相邻的元件分离区域EI之间，仅露出侧壁SW的表面和形成在绝缘膜IF2的上表面处的沟槽的底表面。另一方面，作为与元件分离区域EI接触的表面的绝缘膜IF2的上表面的一部分可以在相邻的元件分离区域EI之间的沟槽TC的底表面露出。也就是说，相邻的元件分离区域EI之间的距离可以大于在绝缘膜IF2的上表面处形成的沟槽的宽度。
在本实施例中，在形成硅化物层之前，形成为覆盖光电二极管PD的膜的绝缘膜IF2(参考图20)不仅形成在像素区域1A中，还形成在划线区域1D中。因此，如图21所示，硅化物层S1没有形成在光电二极管PD的正上方，而在划线区域1D的半导体衬底SB的正上方和虚设栅极电极DG的正上方。
上述第一实施例通过用绝缘膜IF2覆盖在划线区域1D中露出的半导体衬底SB的上表面来防止由硅化物层等污染引起的问题的发生，如图7所示。另一方面，在本实施例中，当在划线区域1D中形成虚设栅极电极DG时，如图20所示，还有必要用绝缘膜IF2覆盖虚设栅极电极DG的上表面。
原因在于，如使用图21所解释的那样，在用于打开半导体衬底SB的蚀刻步骤中，由于通过蚀刻去除虚设栅极电极DG和虚设栅极电极DG之上的栅极绝缘膜GF，所以当在虚设栅极电极DG和层间绝缘膜IL之间形成硅化物层时，通过蚀刻步骤露出硅化物层。因此，在本实施例中，如图20所示，通过绝缘膜IF2覆盖虚设栅极电极DG的上表面来防止在虚设栅极电极DG的上表面之上形成硅化物层。
因此，如图21所示，当通过蚀刻去除划线区域1D的半导体衬底SB时，可以防止在划线区域1D中蚀刻硅化物层。因此，由于可以防止蚀刻装置内的污染的发生，因此可以防止固态成像元件的特性劣化。此外，当在蚀刻步骤之后执行划片时，由于在划线区域1D中没有形成硅化物层，所以可以防止硅化物层被切割和分散。因此，可以防止由硅化物层的一部分粘附到固态成像元件的表面而导致的固态成像元件的特性劣化。
此外，由于可以防止硅化物层的一部分分散并粘附到电极焊盘等的这种情况，因此可以防止发生短路，并且可以防止接合线的结合缺陷的发生。
<第一变形例>
在图24中，示出了解释作为本实施例的第一变形例的用于制造半导体装置的步骤的平面图。图24是对应于图18的放大平面图。
如图24所示，当在划线区域1D中形成虚设栅极电极DG时，虚设栅极电极DG在平面图中不仅可以与半导体衬底SB的上表面(虚设图案)重叠，而且也可以与元件分离区域EI重叠。在这种情况下，每个虚设栅极电极DG在平面图中与元件分离区域EI和邻近元件分离区域EI的半导体衬底SB的上表面(虚设图案)中的每一个重叠。
即使如本变形例的在平面图中虚设栅极电极DG的角部仅与元件分离区域EI的虚设图案的角部重叠，当执行使用图21解释的蚀刻步骤时，去除了形成虚设图案的区域的半导体衬底SB、栅极绝缘膜GF和虚设栅极电极DG。换句话说，在平面图中不与元件分离区域EI重叠的虚设栅极电极DG被去除。
因此，如使用图18至图23解释的那样，通过用绝缘膜IF2覆盖虚设栅极电极DG，可以防止硅化物层在蚀刻步骤和划片步骤中分散，绝缘膜IF2作为硅化物保护膜并防止在虚设栅极电极DG的上表面之上形成硅化物层。因此，可以确保与使用图18至图23解释的的实施例的效果相似的效果。
此外，当如使用图21解释的那样执行干蚀刻时，在本变形例中，可能的是，在平面图中与元件分离区域EI重叠的虚设栅极电极DG的一部分，即在元件分离区域EI正下方的虚设栅极电极DG的一部分可以保留而不被去除。当在划片步骤中切割虚设栅极电极DG时，形成虚设栅极电极DG的硅分散并粘附到固态成像元件的电极焊盘，并且可能发生接合线的短路或结合缺陷。
因此，在本变形例中，在干蚀刻之后，通过使用例如氟酸(HF)进行湿蚀刻，去除在平面图中与元件分离区域EI重叠的虚设栅极电极DG。因此，这种情况可以防止由于划片步骤中的硅层的切割而发生上述接合线的短路或结合缺陷。
<第二变形例>
以下，将使用图25至图28解释作为本实施例的第二变形例的半导体装置的制造步骤。图25是解释作为本实施例的第二变形例的半导体装置的制造步骤的平面图。图26至图28是解释作为本实施例的第二变形例的半导体装置的制造步骤的截面图。图25是对应于图18的放大平面图。
如图25所示，当在划线区域1D中形成虚设栅极电极DG时，虚设栅极电极DG可以在平面图中具有比半导体衬底SB的上表面(虚设图案)大的形状。换句话说，在平面图中，整个虚设图案可以与虚设栅极电极DG的一部分重叠。在图25中，用虚线示出了与虚设栅极电极DG重叠的虚设图案的轮廓。也就是说，图25所示的虚线示出了在被虚设栅极电极DG正下方的部分覆盖的区域中的元件分离区域EI的上表面和半导体衬底SB的上表面的边界线。
在图26中示出了本变形例的在执行使用图1至图12解释的步骤之后时的截面图。换句话说，图26是示出在形成布线层之后反转半导体衬底SB之后形成滤色器CF、微透镜ML等获得的结构的截面图。如图26所示，在划线区域1D中，在元件分离区域EI之间的间隙中从元件分离区域EI露出的半导体衬底SB的主表面的图案(虚设图案)的整体被形成在半导体衬底SB下方的虚设栅极电极DG覆盖。此外，虚设栅极电极DG不仅覆盖虚设图案，而且覆盖邻近虚设图案的元件分离区域EI的底表面。
这里，如使用图18至图23所解释的那样，由于虚设栅极电极DG被作为硅化物保护膜的绝缘膜IF2覆盖，并且在虚设栅极电极DG的上表面之上防止形成硅化物层，因此可以防止硅化物层在之后执行的蚀刻步骤和划片步骤中分散。因此，可以确保与使用图18至图23解释的实施例的效果相似的效果。
接下来，如图27所示，执行与使用图21解释的蚀刻步骤类似的步骤。因此，去除划线区域1D的半导体衬底SB和栅极绝缘膜GF的一部分和虚设栅极电极DG。认为因为蚀刻步骤是通过各向异性蚀刻的干蚀刻来执行的，所以在元件分离区域EI正下方的虚设栅极电极DG的一部分保留不被去除。另外，在图27中，为了便于附图的理解，省略了保留在划线区域1D的元件分离区域EI的正下方的位置处的栅极绝缘膜GF和虚设栅极电极DG的每一个的阴影线。
接下来，如图28所示，通过使用例如氟酸(HF)进行湿蚀刻，去除与元件分离区域EI重叠的虚设栅极电极DG，即去除元件分离区域EI的正下方的虚设栅极电极DG。在这种情况下，划线区域1D的元件分离区域EI的形状成为以檐形状延伸的形状。换句话说，在划线区域1D中从半导体衬底SB露出的绝缘膜IF2的上表面处形成沟槽，并且元件分离区域EI的一部分在沟槽正上方的位置处以檐形状延伸。
因此，以檐形状延伸的元件分离区域EI的底表面被栅极绝缘膜GF覆盖，露出虚设栅极电极(多晶硅膜、导体膜)GE。在稍后执行划片步骤并且完成固态成像元件IS之后的时刻也是类似的。
在此之后的步骤中，执行与使用图14和图15解释的步骤类似的划片步骤，因此完成了本变形例的半导体装置。
在本变形例中，与使用图24解释的上述第一变形例类似，通过在通过干蚀刻去除划线区域1D的半导体衬底SB之后执行湿蚀刻，去除元件分离区域EI正下方的虚设栅极电极DG。因此，可以防止由于划片步骤中的硅层的切割而引起接合线的短路或结合缺陷的事件。
尽管已经基于实施例在以上具体地解释了本发明人实现的本发明，但是不用说，本发明不限于上述实施例，并且在不脱离本发明的目的的范围内可以进行各种替换。

Claims (15)

1.一种用于制造半导体装置的方法，所述半导体装置具有背侧照明型的固态成像元件，所述方法包括以下步骤：
(a)提供半导体衬底，所述半导体衬底包括主表面和在所述主表面的相对侧的背表面；
(b)在平面图中的第二区域的所述主表面的一部分处形成元件分离区域，所述第二区域围绕所述半导体衬底的第一区域；
(c)形成覆盖从所述第二区域中的所述元件分离区域露出的所述半导体衬底的主表面的绝缘膜；
(d)在步骤(c)之后，形成与所述第一区域的半导体衬底的主表面接触的硅化物层；
(e)在步骤(d)之后，在所述半导体衬底的主表面之上形成布线层并在所述布线层之上加入支撑衬底；
(f)在步骤(e)之后，通过去除所述第二区域的半导体衬底来露出所述绝缘膜；以及
(g)在步骤(f)之后，切割所述第二区域的布线层和支撑衬底，从而获得包括所述第一区域的半导体衬底的固态成像元件。
2.根据权利要求1所述的用于制造半导体装置的方法，还包括以下步骤：
(b1)在步骤(c)之前，在所述第一区域的所述半导体衬底的主表面之上形成光接收元件，
其中，在步骤(c)中，形成覆盖所述光接收元件的上表面和所述半导体衬底的主表面的所述绝缘膜，所述半导体衬底的主表面从所述第二区域的所述元件分离区域露出。
3.根据权利要求1所述的用于制造半导体装置的方法，还包括以下步骤：
(b2)在步骤(c)之前，在所述第一区域和所述第二区域中的每一个的半导体衬底的主表面之上隔着栅极绝缘膜形成栅极电极；
其中，在步骤(c)中，露出所述第一区域的所述栅极电极的上表面并形成所述绝缘膜，所述绝缘膜覆盖所述第二区域的半导体衬底的主表面和所述第二区域的所述栅极电极的上表面，以及
其中，在步骤(f)中，通过去除所述第二区域的所述半导体衬底和所述栅极电极来露出所述绝缘膜。
4.根据权利要求3所述的用于制造半导体装置的方法，
其中在平面图中，步骤(b2)中形成的所述第二区域的所述栅极电极的整体与从所述元件分离区域露出的所述半导体衬底重叠。
5.根据权利要求3所述的用于制造半导体装置的方法，
其中在平面图中，步骤(b2)中形成的所述第二区域的所述栅极电极与所述元件分离区域和从所述元件分离区域露出的所述半导体衬底中的每一个重叠。
6.根据权利要求5所述的用于制造半导体装置的方法，
其中，在步骤(f)中，通过去除所述第二区域的所述半导体衬底和在平面图中与所述第二区域的所述元件分离区域不重叠的所述栅极电极来露出所述绝缘膜，以及
其中用于制造半导体装置的方法还包括以下步骤：
(f1)在步骤(f)之后并在步骤(g)之前，通过湿蚀刻方法来去除在平面图中与所述第二区域的所述元件分离区域重叠的所述栅极电极。
7.根据权利要求1所述的用于制造半导体装置的方法，
其中，在步骤(f)中，通过执行各向异性蚀刻去除所述第二区域的所述半导体衬底，并且露出所述绝缘膜。
8.根据权利要求1所述的用于制造半导体装置的方法，
其中所述硅化物层包含钴或镍。
9.根据权利要求1所述的用于制造半导体装置的方法，
其中，所述半导体衬底的主表面在平面图中被在步骤(b)中形成在所述第二区域中的所述元件分离区域围绕。
10.根据权利要求1所述的用于制造半导体装置的方法，
其中，在步骤(f)中，通过去除所述第一区域的半导体衬底的一部分和所述第二区域的半导体衬底，形成穿过所述第一区域的半导体衬底的开口，以及
其中，用于制造半导体装置的方法还包括以下步骤：
(f2)在步骤(f)之后并在步骤(g)之前，在所述开口内或所述开口之上形成电极焊盘。
11.一种半导体装置，具有背侧照明型的固态成像元件，所述半导体装置包括：
支撑衬底；
形成在所述支撑衬底之上的布线层；
形成在所述布线层之上的半导体衬底；
形成在所述半导体衬底内的光接收元件；
与所述半导体衬底的下表面接触的硅化物层；
元件分离区域，嵌入在形成在所述半导体衬底的所述下表面处的第一沟槽内；以及
形成在所述半导体衬底下方的绝缘膜，
其中，所述布线层的上表面的端部从所述半导体衬底和所述硅化物层露出，并被所述元件分离区域和所述绝缘膜覆盖。
12.根据权利要求11所述的半导体装置，
其中，所述硅化物层不形成在从所述半导体衬底露出的所述布线层的上表面之上。
13.根据权利要求11所述的半导体装置，还包括：
形成在所述半导体衬底的所述下表面处的光接收元件，
其中所述光接收元件的下表面被所述绝缘膜覆盖，并从所述硅化物层露出。
14.根据权利要求11所述的半导体装置，
其中在从所述半导体衬底露出的所述绝缘膜的上表面处形成有第二沟槽。
15.根据权利要求14所述的半导体装置，
其中所述元件分离区域的一部分在所述第二沟槽的正上方以檐形状延伸。
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