TW201810403A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之目的在於當在背面照射型的固體拍攝元件中形成貫通劃線區域的半導體基板的溝槽時，防止因為形成該溝槽的蝕刻步驟或令半導體晶片單片化的切割步驟而導致固體拍攝元件受到污染。為了達成上述目的，本發明在形成覆蓋電晶體Q1的電極的表面等的矽化物層S1時，為了防止在劃線區域1D中形成覆蓋半導體基板SB的主面的矽化物層S1，而在矽化物層S1的形成步驟之前用絶緣膜IF2覆蓋半導體基板SB的主面。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，特別是關於一種適用於包含固體拍攝元件在內的半導體裝置的有效技術。
關於使用於數位相機等的固體拍攝元件（影像元件），於半導體基板的主面設置受光元件（亦即光電二極體）的技術內容已為人所習知。關於從半導體晶圓（半導體基板）製得複數個固體拍攝元件的方法，存在切割於半導體晶圓的主面設置成格子狀之劃線區域（scribe line）的方法。
於專利文獻1（日本特開2003－031785號公報），記載了具有背面受光型的畫素構造的固體拍攝元件。
於專利文獻2（日本特開2015－159338號公報），記載了在背面照射（BSI，Back Side Illumination）型的固體拍攝元件中，將形成於劃線區域的介電層、多晶矽層、氧化矽層以及基板利用蝕刻除去的技術內容。
於專利文獻3（日本特開2012－244174號公報），記載了在背面照射型的影像感測器中，將結合區域的基板、緩衝層以及隔離層利用蝕刻除去，以令金屬層露出的技術內容。
於專利文獻4（日本特開2006－140506號公報），記載了在實行研磨以平坦化的步驟中，於作為研磨對象的面發生碟狀凹陷或起伏的技術問題。另外，記載了為了防止該碟狀凹陷等的發生，而在劃線區域的半導體基板上形成虛擬圖案的技術內容。
於專利文獻5（日本特開平10－012570號公報），記載了關於低電阻的電極形成技術，其形成覆蓋基板頂面的矽化物層。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］日本特開2003－031785號公報 ［專利文獻2］日本特開2015－159338號公報 ［專利文獻3］日本特開2012－244174號公報 ［專利文獻4］日本特開2006－140506號公報 ［專利文獻5］日本特開平10－012570號公報
［發明所欲解決的問題］ 吾人認為，當以形成於半導體晶圓的主面上的電晶體的電極等的低電阻化為目的，而於電極的表面形成矽化物層時，也會於劃線區域形成矽化物層。此時，若利用蝕刻步驟除去劃線區域的半導體基板，則暴露於蝕刻步驟之下的劃線區域的上述矽化物層會飛散，而成為在固體拍攝元件中發生特性劣化問題的原因。
其他的目的與新穎性特徴，根據本說明書的記述以及所附圖式，應可明瞭。 ［解決問題的手段］
若簡單説明本案所揭示的實施態樣之中的具代表性者的概要內容，則如以下所述。
本發明一實施態樣之半導體裝置的製造方法，係在背面照射型的固體拍攝元件的形成步驟中，在形成覆蓋電晶體等的矽化物層之前，形成覆蓋劃線區域的半導體基板的主面的絶緣膜者。
另外，本發明另一實施態樣之半導體裝置，係在單片化之背面照射型的固體拍攝元件的端部，在從半導體基板露出之區域，並未形成矽化物層者。 ［發明的功效］
若根據本案所揭示之一實施態樣，便可令半導體裝置的可靠度提高。尤其，可防止在拍攝元件中因為矽化物層受到蝕刻所導致的不良情況的發生。
以下，根據圖式詳細説明本發明的實施態樣。另外，在用來說明實施態樣的全部圖式中，具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時之外，相同或同樣的部分的説明原則上不重複。
（實施態樣1） 以下，用圖1～圖15，針對本實施態樣之半導體裝置的製造方法以及半導體裝置的構造進行説明。圖1、圖2以及圖14，係說明本實施態樣之半導體裝置的製造步驟的俯視圖。圖3～圖13以及圖15，係說明本實施態樣之半導體裝置的製造步驟的剖面圖。在圖3～圖13以及圖15的各圖中，從左邊開始依序顯示出畫素區域1A、周邊電路區域1B、封環區域1C、劃線區域（scribe line）1D以及封環區域1C。在該等剖面圖中，係顯示出畫素區域1A、周邊電路區域1B、包含封環區域1C以及劃線區域1D在內的區域各自分開，惟實際上該等區域係並排存在於同一基板上。
在半導體裝置的製造步驟中，首先，如圖1～圖3所示的，準備例如由單晶矽（Si）所構成之N型的半導體基板（半導體晶圓）SB。半導體基板SB，具有在之後的步驟光電二極體以及電晶體等半導體元件的形成側的第1面，亦即主面，以及其相反側的第2面，亦即背面（反面）。在此，直到如圖11所示的在後述的步驟令半導體基板SB的上下方向反轉為止，將相對於該背面的該主面側的方向稱為上方向，並將其相反方向稱為下方向。另外，在如圖11所示的於後述的步驟令半導體基板SB的上下方向反轉之後，將相對於該主面的該背面側的方向稱為上方向，並將其相反方向稱為下方向。
接著，例如利用熱氧化法，於半導體基板SB的主面形成厚度10nm左右的薄絶緣膜（矽氧化膜）IF1（參照圖3）。之後，例如用CVD（Chemical Vapor Deposition，化學氣相沉積）法，在絶緣膜IF1上，形成厚度數百nm左右的氮化矽膜（圖中未顯示）。接著，用微影技術以及蝕刻法，在形成元件分離區域的區域中，將該氮化矽膜以及絶緣膜IF1除去。之後，實行乾蝕刻，以於半導體基板SB的頂面（主面）形成複數個溝槽。該溝槽的深度，例如為300nm。在此所謂溝槽的深度，係指在相對於半導體基板SB的主面為垂直的方向上從該主面到溝槽的底面的距離。
接著，在將光阻膜除去之後，例如用CVD法，利用絶緣膜分別填埋上述複數個溝槽。該絶緣膜，例如係由TEOS（Tetra Ethyl Ortho Silicate，四乙氧基矽烷）膜（亦即氧化矽膜）所構成，其膜厚在300nm以上。
接著，用CMP（Chemical Mechanical Polishing，化學機械研磨）法，研磨該絶緣膜的頂面，藉此令該頂面平坦化，並令上述氮化矽膜的頂面露出。之後，例如用氟酸實行濕蝕刻等，藉此，適當地調整分別埋入複數個溝槽的絶緣膜（分離氧化膜）的高度。之後，用熱磷酸等實行濕蝕刻，以將該氮化矽膜除去，並令絶緣膜IF1的頂面露出。
藉此，形成複數個由埋入半導體基板SB的溝槽內的絶緣膜（氧化矽膜）所構成的元件分離區域（分離絶緣膜）EI。半導體基板SB的頂面從元件分離區域EI露出的區域，為活性區域，其由元件分離區域EI所劃定（區劃）。在此，係針對用STI（Shallow Trench Isolation，淺溝槽隔離）法形成元件分離區域EI的態樣進行説明，惟亦可利用LOCOS（Local Oxidation of Silicon，矽局部氧化）法等形成。元件分離區域EI的膜厚，例如為300nm。
在此，如圖1所示的，在俯視下具有圓形形狀的半導體晶圓WF（半導體基板SB），於俯視下的端部的一部分具有缺口（notch）NT。另外，於半導體晶圓WF的主面，存在著並排成陣列狀的複數個晶片區域CHR。在圖1中，有別於半導體晶圓WF，將複數個晶片區域CHR之中的1個放大表示。在俯視下，各晶片區域CHR具有矩形形狀，並具有畫素區域1A、周邊電路區域1B以及封環區域1C。
在俯視下，各晶片區域CHR的畫素區域1A以及周邊電路區域1B，位在環狀的封環區域1C的內側。畫素區域1A，係具備複數個接收照射光並利用光電轉換獲得電荷信號的受光部（亦即畫素）的區域（畫素陣列區域）。周邊電路區域1B，係具有處理藉由拍攝而在畫素區域1A所得到之信號的電路的區域，例如具備畫素讀取電路、輸出電路、行選擇電路以及控制電路等。亦即，於周邊電路區域1B，具有將類比信號轉換成數位信號的A／D轉換電路以及信號處理電路等。
封環區域1C，係配置了用來防止當在之後的步驟用切割刀切割半導體晶圓時於封環區域1C的內側產生裂縫的金屬配線等的區域。因此，封環區域1C形成於晶片區域CHR的端部。
晶片區域CHR，在沿著半導體晶圓WF的頂面的第1方向以及第2方向上並排配置複數個。第1方向以及第2方向，互相正交。於半導體晶圓WF的頂面並排成行列狀的各晶片區域CHR之間，互相分開。相鄰的各晶片區域CHR之間的區域為劃線區域1D。換言之，劃線區域1D係以封環區域1C為分界，位於周邊電路區域1B的相反側的區域。亦即，各晶片區域CHR，被劃線區域1D所包圍。
另外，劃線區域1D，在第1方向或第2方向上延伸。劃線區域1D，係其一部分會在之後的步驟沿著劃線區域1D的延伸方向受到切割的區域。亦即，劃線區域1D，係為了切割分離出各晶片區域CHR而一部分被除去的區域。藉由該切割動作而單片化的各晶片區域CHR，成為固體拍攝元件。在1方向上延伸的劃線區域1D的短邊方向的寬度，例如為100μm左右。
圖2，將在第1方向上延伸的劃線區域1D以及在第2方向上延伸的劃線區域1D的交叉部位放大表示。圖2，係將圖1的虛線所包圍的區域放大表示的俯視圖。在圖2中，並未顯示出上述絶緣膜IF1（參照圖3）。在圖2中，於劃線區域1D顯示出元件分離區域EI以及半導體基板SB的頂面。另外，於包含封環區域1C在內的晶片區域CHR，半導體基板SB的頂面以及元件分離區域EI也露出，而各自具有既定的布局，惟圖式在晶片區域CHR中並未顯示出半導體基板SB以及元件分離區域EI的布局。
如圖2所示的，在劃線區域1D中，複數個被元件分離區域EI所包圍的半導體基板SB的頂面的圖案，並排配置成行列狀。換言之，劃線區域1D中的半導體晶圓的頂面，除了該圖案的形成部位以外，均被元件分離區域EI所覆蓋。半導體基板SB的頂面（亦即該圖案），在俯視下具有矩形形狀。元件分離區域EI，於劃線區域1D形成格子狀。
吾人亦考慮不形成該等圖案，而係利用元件分離區域EI覆蓋劃線區域1D整體，惟此時，由於元件分離區域EI的形成區域太廣，在形成元件分離區域EI時所實行的上述研磨步驟中，元件分離區域EI的頂面會被過度地削除。亦即，會產生碟狀凹陷。此時，在劃線區域1D以及其附近的晶片區域CHR中，形成於半導體基板SB上的膜層的高度會變得不均一，肇因於此，可能會產生成膜瑕疵。另外，在光阻膜曝光時可能會因為失焦而導致加工瑕疵，或是因為在研磨步驟殘留膜層而導致短路等。該等問題，例如，會發生在劃線區域1D的附近的封環區域1C等部位。
因此，為了防止在研磨（CMP）步驟中劃線區域1D的元件分離區域EI的頂面比其他區域的元件分離區域EI的頂面凹陷得更深（亦即碟狀凹陷），於此，係在劃線區域1D的複數個部位並未形成元件分離區域EI，而令半導體基板SB的頂面露出。像這樣在劃線區域1D中從元件分離區域EI露出的半導體基板SB的頂面（亦即圖案），並非係形成元件等的活性區域，而係模擬的元件分離區域，亦即係設置於元件分離區域的虛擬圖案。該虛擬圖案，在俯視下具有正方形的形狀。
圖3的右側所示之包含劃線區域1D以及封環區域1C在內的剖面圖，係圖2的A－A線的剖面圖。
如圖3所示的，在畫素區域1A、周邊電路區域1B、封環區域1C以及劃線區域1D中，分別形成了複數個元件分離區域EI，在與元件分離區域EI相鄰的區域，半導體基板SB的頂面露出。
接著，如圖4所示的，用微影技術以及離子注入法，於周邊電路區域1B的半導體基板SB的主面，形成P型的井部WL。此時，亦可於畫素區域1A的半導體基板SB的頂面形成井部，惟在此於圖中並未顯示。在該離子注入步驟中，導入了P型的雜質［例如B（硼）］。另外，在本實施態樣中係針對在周邊電路區域1B形成N通道型的電晶體的態樣進行説明，惟在周邊電路區域1B的圖中並未顯示的區域，亦形成了P通道型的電晶體。在形成P通道型的電晶體的部位，係將在形成N通道型的電晶體時形成於半導體基板SB的雜質區域的導電型設為相異的導電型。
接著，用微影技術以及離子注入法，於畫素區域1A的半導體基板SB的主面形成光電二極體PD。光電二極體PD，係主要由包含導入半導體基板SB的頂面的N型雜質［例如P（磷）或As（砷）］在內的N型半導體區域所構成的受光元件。另外，光電二極體PD，亦具有形成於半導體基板SB的頂面或該N型半導體區域的周圍的P型半導體區域。亦即，光電二極體PD，係由N型半導體區域與P型半導體區域的PN接合所構成。
在畫素區域1A中，形成了複數個光電二極體PD，各光電二極體PD，形成於由元件分離區域EI所劃定的活性區域。在此，複數個光電二極體PD所形成之區域各自成為1個畫素。換言之，1個畫素具有1個光電二極體PD。
接著，如圖5所示的，在將絶緣膜IF1除去之後，於半導體基板SB的頂面，例如用熱氧化法等形成由氧化矽膜所構成的絶緣膜。之後，在半導體基板SB的頂面上，隔著該絶緣膜，形成多晶矽膜。該多晶矽膜例如可利用CVD法形成。接著，用微影技術以及蝕刻法，對該多晶矽膜以及該絶緣膜進行加工。藉此，令光電二極體PD、元件分離區域EI以及半導體基板SB的各自的頂面從多晶矽膜露出。藉由該加工步驟，形成由該多晶矽膜所構成的閘極電極GE，以及由該絶緣膜所構成的閘極絶緣膜GF。閘極絶緣膜GF的膜厚，例如為2～10nm。
在此，閘極電極，例如含有P（磷）或B（硼）等的雜質。該等雜質，可在上述多晶矽膜的成膜步驟中導入多晶矽膜內，亦可在多晶矽膜的成膜步驟之後利用離子注入法等導入多晶矽膜內。閘極電極GE，分別於畫素區域1A以及周邊電路區域1B形成複數個，惟並未形成於封環區域1C以及劃線區域1D。
接著，如圖6所示的，用微影技術以及離子注入法，於閘極電極GE的旁邊的半導體基板SB的主面，形成N型的半導體區域，亦即延伸區域（LDD區域）EX。另外，於光電二極體PD的頂面並未形成延伸區域EX。延伸區域EX，係利用光阻膜（圖中未顯示）以及閘極電極GE作為導入防止遮罩，並實行離子注入步驟，以對半導體基板SB的主面導入N型的雜質［例如P（磷）或As（砷）］所形成。
接著，形成覆蓋各閘極電極GE的側壁的側壁SW。在此，利用CVD法等堆積覆蓋閘極電極GE的絶緣膜，之後，對該絶緣膜實行乾蝕刻（異向性蝕刻），藉此，令閘極電極GE以及半導體基板SB的頂面露出，以形成由殘留於閘極電極GE的旁邊的該絶緣膜所構成的側壁SW。側壁SW，例如，具有由氧化矽膜與形成於該氧化矽膜上的氮化矽膜所構成的堆疊構造。
接著，用微影技術以及離子注入法，於由閘極電極GE以及側壁SW所構成之圖案的旁邊的半導體基板SB的主面，形成N型的半導體區域，亦即擴散區域DR。另外，於光電二極體PD的頂面並未形成擴散區域DR。擴散區域DR，係藉由利用光阻膜（圖中未顯示）、閘極電極GE以及側壁SW作為導入防止遮罩的離子注入步驟，對半導體基板SB的主面導入N型的雜質［例如P（磷）或As（砷）］所形成。
擴散區域DR，雜質濃度比延伸區域EX更高。像這樣，藉由形成包含雜質濃度較高的擴散區域DR與雜質濃度較低的延伸區域EX在內的LDD（Lightly Doped Drain，輕摻雜汲極）構造，便可抑制下述之電晶體Q1的短通道效應。延伸區域EX的形成深度，比擴散區域DR的形成深度更淺。另外，延伸區域EX，比起與該延伸區域EX鄰接的擴散區域DR而言，形成於更靠近閘極電極GE的正下方的區域（通道區域）的位置。
利用上述的步驟，形成包含擴散區域DR與延伸區域EX在內的源極、汲極區域。亦即，在與閘極電極GE的一側的側壁鄰接的區域的半導體基板SB的頂面形成源極區域，並在與另一側的側壁鄰接的區域的半導體基板SB的頂面形成汲極區域。在此，將1組源極區域以及汲極區域稱為源極、汲極區域。在周邊電路區域1B中，閘極電極GE與配置成夾著該閘極電極GE的源極、汲極區域，構成電晶體（電場效應電晶體）Q1。電晶體Q1，為N通道型的MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）。
具有該等構造的電晶體，亦在畫素區域1A的各畫素中，形成作為周邊電晶體（圖中未顯示）。周邊電晶體，係指各畫素所具有的增幅電晶體、重置電晶體以及選擇電晶體。周邊電晶體，構成信號掃描電路部。另外，圖6的畫素區域1A所示的閘極電極GE、構成光電二極體PD的N型半導體區域，以及汲極區域（圖中未顯示），構成轉送電晶體。轉送電晶體，具備構成光電二極體PD的N型半導體區域作為源極區域。另外，擴散區域DR，亦形成於在封環區域1C露出之半導體基板SB的頂面。
另外，在周邊電路區域1B中，於圖中未顯示的區域，亦形成了電阻元件或電容元件等的被動元件。
接著，如圖7所示的，例如用CVD法形成絶緣膜IF2，以覆蓋露出之半導體基板SB、閘極電極GE以及光電二極體PD的各自的頂面。絶緣膜IF2，例如，係由氧化矽膜、氮化矽膜或其堆疊膜所構成。絶緣膜IF2的膜厚，例如為數百nm。之後，用微影技術以及蝕刻法，將周邊電路區域1B的絶緣膜IF2除去。
藉此，在畫素區域1A中，光電二極體PD的頂面被絶緣膜IF2所覆蓋，在劃線區域1D中，半導體基板SB的頂面以及元件分離區域EI的頂面被絶緣膜IF2所覆蓋。在周邊電路區域1B中，閘極電極GE以及源極、汲極區域從絶緣膜IF2露出。另外，畫素區域1A的周邊電晶體，與電晶體Q1同樣從絶緣膜IF2露出。在圖7中，與光電二極體PD鄰接的轉送電晶體的閘極電極GE的頂面係被絶緣膜IF2所覆蓋，惟該閘極電極GE的頂面亦可從絶緣膜IF2露出。絶緣膜IF2，係用來防止在之後的步驟中半導體基板SB的頂面被矽化物化的保護膜，亦即矽化防護膜。絶緣膜IF2，在圖中未顯示的區域，例如亦覆蓋電阻元件的表面。
形成於劃線區域1D的絶緣膜IF2，與形成於畫素區域1A的絶緣膜IF2為同一層的膜層。在此所謂同一層的膜層，係指由在成膜步驟中同時形成的1層膜層所構成，並在之後的加工步驟彼此分離的膜層。
接著，如圖8所示的，實行習知的自我對準矽化物步驟，藉此，於在畫素區域1A、周邊電路區域1B以及封環區域1C中露出之半導體基板SB或閘極電極GE的頂面形成矽化物層S1。在此，係在半導體基板SB的整個主面上，例如用濺鍍法堆積金屬膜。該金屬膜，例如係由Co（鈷）或Ni（鎳）等所構成。該金屬膜的膜厚，例如為數十nm左右。
接著，實行500℃左右的熱處理，將半導體基板SB加熱。藉此，該金屬膜與該金屬膜所接觸的半導體層發生反應，形成矽化物層S1。矽化物層S1，例如係由CoSi（鈷矽化物）或NiSi（鎳矽化物）所構成。具體而言，在此係對形成由CoSi所構成之矽化物層S1的態樣進行說明。
在此，於絶緣膜IF2、元件分離區域EI或側壁SW等的絶緣膜的表面，亦形成了金屬比率較大的矽化物層。其中，與半導體基板SB的頂面或閘極電極GE的頂面接觸形成之矽化物層S1所包含的Si（矽）相對於Co（鈷）的比率，比形成於絶緣膜IF2、元件分離區域EI或側壁SW等的絶緣膜的表面上的矽化物層所包含之Si（矽）相對於Co（鈷）的比率更大。
接著，利用硫酸與過氧化氫水溶液的混合液等實行濕蝕刻等。藉此，未發生反應的上述金屬膜被除去。此時，所包含之Si（矽）相對於Co（鈷）的比率較小的矽化物層被除去。亦即，覆蓋絶緣膜IF2、元件分離區域EI或側壁SW等的絶緣膜的表面的矽化物層被除去。相對於此，與半導體基板SB的頂面或閘極電極GE的頂面接觸形成的矽化物層S1，因為矽的含有率較高，故並未被除去。之後，更進一步實行800℃左右的熱處理。藉由該熱處理，在矽化物層S1的組成中，鈷與矽的比率變成1：2。
矽化物層S1，與閘極電極GE的頂面接觸。另外，矽化物層S1，與源極、汲極區域的頂面，亦即半導體基板SB的頂面接觸。
在此，由於畫素區域1A的光電二極體PD的頂面被絶緣膜IF2所覆蓋，故在上述自我對準矽化物步驟中該頂面與金屬膜並未發生反應。因此，於光電二極體PD的頂面並未形成矽化物層。像這樣，藉由防止矽化物層形成於光電二極體PD的表面，以防止射入到之後形成的固體拍攝元件的光線，被覆蓋光電二極體PD的矽化物層所反射。然而，在畫素區域1A內的圖中未顯示的區域中從絶緣膜IF2露出的周邊電晶體的各電極，仍被矽化物層所覆蓋。
在周邊電路區域1B中，可降低被矽化物層S1所覆蓋之閘極電極GE以及源極、汲極區域的各自的片電阻。另外，藉由形成矽化物層S1，可降低在之後的步驟所形成的栓塞與閘極電極GE以及源極、汲極區域的各自之間的連接電阻。
在此，本實施態樣的主要特徴，係在劃線區域1D中，於元件分離區域的虛擬圖案（亦即半導體基板SB的頂面），並未形成矽化物層S1。亦即，由於在相鄰的各元件分離區域EI之間從元件分離區域EI露出的半導體基板SB的頂面被絶緣膜IF2所覆蓋，故在上述自我對準矽化物步驟中該頂面與金屬膜並未發生反應。因此，於劃線區域1D並未形成矽化物層S1。因此，在矽化物層S1的形成步驟之後，劃線區域1D的半導體基板SB的頂面，仍與形成於半導體基板SB上以及元件分離區域EI上的絶緣膜IF2直接接觸。
接著，如圖9所示的，在半導體基板SB上，堆疊複數層配線層。具體而言，首先，以覆蓋半導體基板SB的頂面以及電晶體Q1等的方式，例如用CVD法，形成第1層間絶緣膜（接觸層的層間絶緣膜）。第1層間絶緣膜，例如係由氧化矽膜所構成。接著，利用CMP法等令第1層間絶緣膜的頂面平坦化。之後，用微影技術以及乾蝕刻法，形成複數個貫通第1層間絶緣膜的接觸孔。在接觸孔的底部，電晶體Q1的閘極電極GE、源極、汲極區域或封環區域1C的擴散區域DR的各自的頂面上的矽化物層S1的頂面露出。另外，在光電二極體PD的正上方並未形成接觸孔。
接著，在包含接觸孔內部在內的第1層間絶緣膜上，堆積主要係由鎢（W）膜所構成的金屬膜，藉此，在接觸孔內埋入金屬膜。之後，用CMP法等，將第1層間絶緣膜上的多餘的金屬膜除去，以令第1層間絶緣膜的頂面露出。藉此，形成分別埋入複數個接觸孔且由該金屬膜所構成的栓塞（接觸栓塞）CP。栓塞CP，例如，係由包含覆蓋接觸孔內的側壁以及底面的氮化鈦膜以及在該底面上隔著該氮化鈦膜埋入接觸孔內的鎢膜在內的堆疊膜所構成。該氮化鈦膜係障蔽金屬膜，利用CVD法或濺鍍法形成。另外，鎢膜，係主導體膜，例如利用CVD法形成。第1層間絶緣膜以及栓塞CP，構成接觸層。
接著，在第1層間絶緣膜以及栓塞CP的各自之上，例如，用所謂的單金屬鑲嵌法，形成第2層間絶緣膜，以及埋入貫通第2層間絶緣膜之配線溝槽內的配線M1。配線M1，例如主要係由銅（Cu）膜所構成，第2層間絶緣膜，例如係由氧化矽膜所構成。另外，亦可不使用單金屬鑲嵌法，而係對堆積在栓塞CP上的鋁膜等進行加工以形成配線M1，並形成覆蓋該配線M1的第2層間絶緣膜。第2層間絶緣膜以及配線M1，構成第1配線層。
接著，在第1配線層上，形成包含第3層間絶緣膜、配線M2以及介層V1在內的第2配線層。第2配線層，例如，係用所謂的雙金屬鑲嵌法形成。亦即，在第1配線層上用CVD法等形成第3層間絶緣膜，之後，於第3層間絶緣膜的頂面形成配線溝槽，並形成從該配線溝槽的底面到達第3層間絶緣膜的底面的介層孔。之後，利用主要係由銅膜所構成的金屬膜填埋該配線溝槽內部以及介層孔內部，藉此，形成配線溝槽內的配線M2，以及介層孔內的介層V1。
接著，實行與第2配線層同樣的步驟，在第2配線層上形成第3配線層。第3配線層，具有配線M2上的第4層間絶緣膜、介層V2以及介層V2上的配線M3。接著，在第3配線層上，形成連接層。連接層，例如具有由氧化矽膜所構成的第5層間絶緣膜，以及貫通第5層間絶緣膜的介層V3。介層V3，係在對第5層間絶緣膜進行加工所形成的介層孔內，埋入主要係由銅膜所構成的金屬膜所形成。
接著，在連接層上，例如用濺鍍法形成鋁膜，之後，用微影技術以及蝕刻法對該鋁膜進行加工。藉此，形成由該鋁膜所構成的配線M4。之後，在連接層上以及配線M4上，例如用CVD法，形成第6層間絶緣膜。第6層間絶緣膜，例如係由氧化矽膜所構成。接著，例如用CMP法令第6層間絶緣膜的頂面平坦化。藉由以上步驟，在半導體基板上形成堆疊配線層。在圖中，省略第1～第6層間絶緣膜的彼此的分界的圖式，而顯示成1層的層間絶緣膜IL。
在周邊電路區域1B中，配線M4，透過介層V3、配線M3、介層V2、配線M2、介層V1、配線M1、栓塞CP以及矽化物層S1，與電晶體Q1連接。另外，在封環區域1C中，配線M4，透過介層V3、配線M3、介層V2、配線M2、介層V1、配線M1、栓塞CP以及矽化物層S1，與擴散區域DR連接。
在封環區域1C中，以在俯視下重疊的方式形成的配線M4、介層V3、配線M3、介層V2、配線M2、介層V1、配線M1以及栓塞CP，構成封環。構成封環的該等金屬膜，係為了防止在之後的切割步驟中於半導體晶片的端部產生的裂縫到達畫素區域1A或周邊電路區域1B而形成的保護膜，故以上述的方式重疊配置。
另外，雖然在圖中並未顯示，惟於劃線區域1D，亦存在形成了配線M4、介層V3、配線M3、介層V2、配線M2、介層V1、配線M1以及栓塞CP的部位作為標記。
接著，如圖10所示的，在層間絶緣膜IL的頂面上，形成作為表面保護膜的鈍化膜PF。該鈍化膜PF，例如，係由氧化矽膜以及配置在該氧化矽膜上的氮化矽膜所形成，例如可利用CVD法形成。接著，例如用CMP法，令鈍化膜PF的頂面平坦化。之後，於鈍化膜PF的頂面，接合支持基板（晶圓）SSB。
接著，如圖11所示的，以支持基板SSB為下側，以半導體基板SB為上側，將半導體基板SB翻面。亦即，將半導體基板SB的上下翻轉。接著，研磨半導體基板SB的頂面，亦即背面（第2面），直到半導體基板SB的厚度為10μm為止。此時，井部WL以及元件分離區域EI並未露出。在此，在受到研磨的半導體基板SB的背面中，光電二極體PD的一部分露出。另外，在此半導體基板SB的厚度係被研磨至10μm，惟亦可令半導體基板SB薄膜化至例如3μm左右。
接著，在半導體基板SB的背面上，例如用CVD法，形成反射防止膜AR。反射防止膜AR，係具有防止從半導體基板SB的背面側射入光電二極體PD的光線在半導體基板SB的背面被反射之功能的膜層，例如係由氮化矽膜所構成。
接著，如圖12所示的，在畫素區域1A的反射防止膜AR上，依序形成濾色器CF以及微透鏡ML。濾色器CF，例如，係由膜層所構成，該膜層係由令既定波長的光線穿透並遮蔽其他波長的光線的材料所構成。濾色器CF上的微透鏡ML，係由以下方式所形成：將形成於濾色器CF上的膜層加工成在俯視下為圓形的圖案，之後，例如將該膜層加熱，以令該膜層的由頂面以及側壁所構成的表面變圓，藉此，將該膜層加工成透鏡狀。另外，在周邊電路區域1B的反射防止膜AR上，形成遮光膜SF。遮光膜SF，例如係由金屬膜所構成。於劃線區域1D，雖形成了反射防止膜AR，惟並未形成濾色器CF、微透鏡ML以及遮光膜SF。
接著，如圖13所示的，用微影技術以及乾蝕刻法，於劃線區域1D的反射防止膜AR以及半導體基板SB形成開口。藉此，令劃線區域1D的元件分離區域EI的頂面以及絶緣膜IF2的頂面露出。亦即，形成貫通半導體基板SB的溝槽TC。
在此，係在將反射防止膜AR除去之後，以選擇性地除去矽的蝕刻條件，實行異向性的乾蝕刻。亦即，以相對於氧化矽以及氮化矽具有選擇比的條件實行蝕刻。在該蝕刻步驟中，由矽所構成的半導體基板SB的一部分會被除去，相對於此，被除去之半導體基板SB的正下方的元件分離區域EI以及絶緣膜（矽化防護膜）IF2則殘留下來。另外，在此所謂的元件分離區域EI以及絶緣膜IF2的各自的頂面，係指元件分離區域EI以及絶緣膜IF2形成時的底面。
溝槽TC，係以避開作為標記存在於劃線區域1D的配線M4、介層V3、配線M3、介層V2、配線M2、介層V1、配線M1以及栓塞CP的形成部位的方式形成。
此時，於劃線區域1D的半導體基板SB的主面（第1面），係形成了絶緣膜IF2而並未形成矽化物層，故即使實行該蝕刻步驟而將半導體基板SB除去，在溝槽TC的底部也不會露出矽化物層，而係在相鄰的各元件分離區域EI之間的區域的下部，露出絶緣膜IF2。另外，在絶緣膜IF2與層間絶緣膜IL之間以及層間絶緣膜IL內，並未形成矽化物層或金屬配線。
另外，在溝槽TC的形成步驟中，為了在晶片區域CHR（參照圖1）之中的圖中未顯示的部位，形成之後形成的固體拍攝元件的電極襯墊（電極），會於反射防止膜AR以及半導體基板SB形成開口，以形成貫通孔。該電極襯墊，係用來對半導體晶片（亦即固體拍攝元件）連接結合導線等的連接部。
如上所述的，溝槽TC的開口步驟，係與為了形成電極襯墊所實行的開口步驟同時實行的步驟，故即使形成劃線區域1D的溝槽TC，也不會增加半導體裝置的製造步驟。另外，形成於劃線區域1D的溝槽TC，會在之後實行的切割步驟中，成為計測以切割刀實行切割之位置的對準目標。因此，可獲得令切割變得更容易的功效。另外，藉由將實行切割之區域（亦即劃線區域1D）的半導體基板SB除去，便可防止半導體晶圓破裂（chipping）。另外，若形成溝槽TC，則切割步驟中的切割對象會變薄，故可獲得切割變得更容易的功效。以獲得上述功效等為目的，在本實施態樣中，會於劃線區域1D形成溝槽TC。
接著，圖式雖省略，惟藉由將晶片區域CHR（參照圖1）之中的圖中未顯示的部位的半導體基板SB的開口部的正下方的絶緣膜（例如第1層間絶緣膜）除去，以令配線的頂面露出。在此所謂的配線的頂面，係指該配線形成時的底面。之後，形成埋入該開口部（貫通孔、介層孔）內的介層，並在該介層的上部，形成例如由鋁膜所構成的電極襯墊。
該電極襯墊，透過該介層以及該配線，與晶片區域CHR內的電路電連接。該電極襯墊，係為了將之後形成的固體拍攝元件與其外部利用結合導線等電連接，而連接該結合導線的連接部。另外，亦可不在該開口部上形成電極襯墊，而係在該開口部的底部形成電極襯墊。亦即，在此係在該開口部內或該開口部上形成電極襯墊。
接著，如圖14以及圖15所示的，實行切割步驟，令半導體晶圓單片化。藉此，便可獲得複數個半導體晶片（亦即固體拍攝元件IS）。亦即，本實施態樣的半導體裝置（亦即固體拍攝元件IS）便完成。在圖14中，顯示出固體拍攝元件IS的俯視圖，以及將固體拍攝元件IS的端部的一部分放大的俯視圖。圖15的包含封環區域1C以及劃線區域1D在內的剖面圖，係表示圖14的B－B線的剖面圖。
具體而言，在切割步驟中，係用切割刀，切割半導體晶圓的劃線區域（scribe line）1D，以將半導體晶圓分離成各個半導體晶片。固體拍攝元件IS，主要包含晶片區域CHR（參照圖1），於端部包含劃線區域1D的一部分。
此時使用之切割刀的寬度比劃線區域1D的短邊方向的寬度更小。像這樣，殘留一部分的劃線區域1D，如圖14所示的，係因為受到切割的切剖面並非平坦，而係具有凹凸，故有必要防止包含封環區域1C、周邊電路區域1B以及畫素區域1A在內的晶片區域CHR（參照圖1）受到切割。亦即，由於實行切割的範圍存在差異，故切割有必要在稍微離開封環區域1C的部位實行。
因此，劃線區域1D的端部，必須殘留作為固體拍攝元件IS的端部的一部分。如圖14以及圖15所示的，於固體拍攝元件IS的端部的劃線區域1D，露出了從半導體基板SB露出之元件分離區域EI的頂面以及絶緣膜IF2的頂面。亦即，在劃線區域1D中從半導體基板SB露出之絶緣膜IF2的頂面，並未被矽化物層所覆蓋。換言之，亦即，在劃線區域1D中，在從半導體基板SB露出之絶緣膜IF2的頂面上，並未形成矽化物層，該絶緣膜IF2的頂面從矽化物層露出。
在上述切割步驟中，圖13所示之劃線區域1D的元件分離區域EI、絶緣膜IF2、層間絶緣膜IL、鈍化膜PF以及支持基板SSB，還有，存在於劃線區域1D的配線M4、介層V3、配線M3、介層V2、配線M2、介層V1、配線M1以及栓塞CP，受到切割。在此，係以在切割時將存在於劃線區域1D的配線M4、介層V3、配線M3、介層V2、配線M2、介層V1、配線M1以及栓塞CP完全切掉的方式進行切割。
以下，針對圖15所示的構造進行説明。如圖15所示的，本實施態樣的半導體裝置（亦即固體拍攝元件），具有支持基板SSB，以及形成於支持基板SSB上的配線層。另外，在配線層上，形成了內部具備受光元件（亦即光電二極體PD）的半導體基板SB。配線層的頂面的端部，亦即，劃線區域1D的配線層的頂面，從半導體基板SB露出，且被元件分離區域EI以及絶緣膜IF2所覆蓋。劃線區域1D的元件分離區域EI以及絶緣膜IF2的各自的頂面，從半導體基板SB露出。畫素區域1A以及周邊電路區域1B的元件分離區域EI，係由埋入形成於半導體基板SB的底面的溝槽內的絶緣膜所構成。
光電二極體PD，形成於半導體基板SB的底面。於周邊電路區域1B，在半導體基板SB的底面附近，形成了電晶體Q1，其具有：形成於半導體基板SB內的源極、汲極區域，以及隔著閘極絶緣膜GF形成於半導體基板SB之下的閘極電極GE。該源極、汲極區域的底面，亦即半導體基板SB的底面，與矽化物層S1接觸，閘極電極GE的底面亦與另一矽化物層S1接觸。
相對於此，光電二極體PD的底面從矽化物層S1露出，並被形成於半導體基板SB之下的絶緣膜IF2所覆蓋。亦即，光電二極體PD，與矽化物層S1在俯視下並未重疊。另外，由於在劃線區域1D並未形成矽化物層S1，故從半導體基板SB露出之配線層的頂面的端部，亦即劃線區域1D的配線層的頂面，從矽化物層S1露出。
＜本實施態樣的功效＞ 以下，針對本實施態樣之半導體裝置的製造方法的功效，用圖29所示之比較例進行説明。圖29，係比較例之半導體裝置（亦即固體拍攝元件）的剖面圖。圖29所示的剖面圖，與圖13所示的剖面圖對應。亦即，於圖29，從左側依序顯示出畫素區域1A、周邊電路區域1B、封環區域1C、劃線區域1D以及封環區域1C。
比較例的半導體裝置，係背面照射型的固體拍攝元件，其與本實施態樣同樣，係以防止碟狀凹陷等為目的，而於劃線區域1D，設置並未形成元件分離區域EI的部位（亦即虛擬圖案）者。
在圖29所示之比較例的半導體裝置的製造步驟中，首先，與本實施態樣同樣地，實行與圖1～圖6所示之步驟同樣的步驟。此時，在劃線區域1D，半導體基板SB的主面的一部分從元件分離區域EI露出。
之後，以電晶體Q1的電極的低電阻化等為目的，形成覆蓋電晶體Q1的閘極電極GE以及源極、汲極區域的表面的矽化物層S1。比較例，在該矽化物層S1的形成步驟之前，會形成覆蓋畫素區域1A的光電二極體PD的表面的絶緣膜IF2作為矽化防護膜，故於光電二極體PD的表面並未形成矽化物層。然而，於劃線區域1D並未形成絶緣膜IF2，故在矽化物層的形成步驟中以覆蓋露出之半導體基板SB的主面的方式形成了矽化物層S1。
接著，實行與用圖9以及圖10所説明之步驟同樣的步驟，在形成堆疊配線層以及鈍化膜PF之後，將支持基板SSB與鈍化膜PF接合。接著，如用圖11以及圖12所説明的，在將半導體基板SB上下翻轉，並令半導體基板SB薄膜化之後，形成反射防止膜AR、濾色器CF、微透鏡ML以及遮光膜SF。
接著，與用圖13所説明之步驟同樣地，用微影技術以及乾蝕刻法，將劃線區域1D的半導體基板SB除去，形成溝槽TC。在溝槽TC的底面，元件分離區域EI的表面露出。另外，如圖29所示的，在溝槽TC的底部，在相鄰的元件分離區域EI之間的區域（虛擬圖案），覆蓋層間絶緣膜IL的頂面的矽化物層S1的頂面露出。在此所謂的矽化物層S1的頂面，係指在該矽化物層S1形成時該矽化物層S1的底面。
像這樣，在比較例中，於劃線區域1D的半導體基板SB的主面形成了矽化物層S1，故在利用乾蝕刻法將劃線區域1D的半導體基板SB選擇性地除去時，相對於該乾蝕刻步驟具有選擇比的矽化物層S1未被除去而殘留下來，並在溝槽TC的底部露出。在此，由於係將劃線區域1D的半導體基板SB全部利用蝕刻除去，故為了將具有10μm的膜厚的半導體基板SB確實地除去，會實行除了將具有10μm的膜厚的矽層除去所必要的時間之外，更可將2～3μm左右的膜厚的矽層除去的長時間蝕刻。亦即，為了防止蝕刻量不足，會實行過度蝕刻。
假設，實行蝕刻直到元件分離區域EI的頂面露出為止，在此情況下，仍存在實行過度蝕刻的必要性。此時，相對於為了將具有10μm的膜厚的半導體基板SB除去所實行的蝕刻量，元件分離區域EI的厚度為數百nm，係非常小的大小，故矽化物層S1仍會因為過度蝕刻而露出。
因此，當於溝槽TC的底部形成了矽化物層S1時，即使該乾蝕刻步驟係以相對於矽化物層S1具有高選擇比的條件實行者，矽化物層S1的一部分仍會因為該乾蝕刻步驟而被除去。若矽化物層S1像這樣曝露在蝕刻步驟之下，則在蝕刻裝置內會發生污染，固體拍攝元件的特性會因此惡化。例如，伴隨著污染，構成矽化物層的鈷擴散到的某一畫素的光電二極體區域，會導致拍攝所得到之影像中的一部分經常出現白點等問題的發生。
接著，為了從半導體晶圓製得複數個固體拍攝元件，會用切割刀切割劃線區域1D。此時，由於在劃線區域1D中，於相鄰的元件分離區域EI之間形成了矽化物層S1，故矽化物層S1也會被切割刀所切割。在該切割步驟中，存在於劃線區域1D的配線M4、介層V3、配線M3、介層V2、配線M2、介層V1、配線M1以及栓塞CP會完全被切掉，惟矽化物層不會完全被切掉而會飛散到周圍。
當此時飛散之矽化物層附著於固體拍攝元件的表面時，光線便無法充分地照射到畫素的光電二極體內，會發生拍攝所得到之影像中的一部分經常出現黑點的問題。另外，當飛散之矽化物層的一部分附著於電極襯墊時，會有透過矽化物層形成短路之虞，另外，也會有在將結合導線接合於固體拍攝元件的電極襯墊時發生接合不良情況之虞。若發生以上所述的問題，則半導體裝置的可靠度會降低。
因此，在本實施態樣中，將在形成矽化物層之前以覆蓋光電二極體PD的方式成膜的絶緣膜IF2（參照圖7），除了畫素區域1A之外，更形成於劃線區域1D。藉此，如圖8所示的，矽化物層S1便不會形成於光電二極體PD的正上方，或是劃線區域1D的半導體基板SB的正上方。
其結果，如圖13所示的，在將劃線區域1D的半導體基板SB利用蝕刻步驟除去時，便可防止矽化物層受到蝕刻。藉此，便可防止因為矽化物層曝露在蝕刻步驟之下而導致在蝕刻裝置內發生污染，故可防止固體拍攝元件的特性惡化。
另外，當在該蝕刻步驟之後如圖14以及圖15所示的實行切割時，由於在劃線區域1D並未形成矽化物層，故可防止矽化物層受到切割而飛散。因此，可防止因為矽化物層的一部分附著於固體拍攝元件的表面而導致固體拍攝元件的特性惡化。
另外，由於可防止矽化物層的一部分飛散並附著於電極襯墊等，故可防止短路的發生，並可防止結合導線的接合不良情況的發生。
根據以上所述，藉由適用本實施態樣之半導體裝置以及其製造方法，便可令半導體裝置的可靠度提高。
另外，在本實施態樣之半導體裝置的製造步驟中，圖7所示之劃線區域1D的絶緣膜IF2的形成步驟，係一併實行覆蓋有必要防止矽化物層形成的光電二極體PD或電阻元件等的矽化防護膜（絶緣膜IF2）的形成步驟者。因此，即使於劃線區域1D形成絶緣膜IF2，也不會增加半導體裝置的製造步驟。
另外，利用如圖13所示的乾蝕刻將劃線區域1D的半導體基板SB除去的步驟，係一併實行用來將背面照射型的固體拍攝元件的電極襯墊與配線層中的配線連接的介層所埋入之介層孔的形成步驟者。因此，即使將劃線區域1D的半導體基板SB除去以形成溝槽TC，也不會增加半導體裝置的製造步驟。
根據以上所述的，便可在不會令半導體裝置的製造成本增加的情況下，獲得防止因為污染等所導致之固體拍攝元件的可靠度降低的功效。
＜變化實施例1＞ 圖16，係表示本實施態樣之變化實施例1的半導體裝置的俯視圖。圖16，係對應圖2的放大俯視圖。
在圖2中，係顯示出劃線區域1D的被元件分離區域EI所包圍的半導體基板SB的頂面的圖案（虛擬圖案），在俯視下具有正方形形狀的態樣的布局，惟該圖案的形狀不限於正方形。例如，虛擬圖案的平面布局，如圖16所示的，亦可為長方形。另外，虛擬圖案的俯視形狀，不限於正方形或長方形等的矩形形狀，例如亦可為圓形或多角形等。
即使像這樣變更虛擬圖案的布局，只要將元件分離區域EI以及從元件分離區域EI露出之半導體基板SB的頂面（亦即虛擬圖案），以各自的面積在一定範圍內而不會變得太大的方式適當地配置，仍可防止在元件分離區域EI形成時所實行的研磨步驟中發生碟狀凹陷。因此，本變化實施例所説明的固體拍攝元件，亦可獲得與用圖1～圖15所説明之固體拍攝元件同樣的功效。
＜變化實施例2＞ 圖17，係表示本實施態樣之變化實施例2的半導體裝置的俯視圖。圖17，係對應圖2的放大俯視圖。
在圖2中，係顯示出劃線區域1D的虛擬圖案並排成陣列狀的態樣的布局，惟虛擬圖案的配置亦可並非陣列狀。例如，在複數個晶片區域CHR並排成行列狀的情況下，複數個虛擬圖案，亦可相對於該行方向以及列方向斜向地周期性並排。
即使像這樣變更虛擬圖案的配置的布局，只要將元件分離區域EI與虛擬圖案適當地配置，仍可防止在元件分離區域EI形成時所實行的研磨步驟中發生碟狀凹陷。因此，本變化實施例所説明的固體拍攝元件，亦可獲得與用圖1～圖15所説明之固體拍攝元件同樣的功效。
（實施態樣2） 以下，針對本實施態樣2之半導體裝置的構造以及製造步驟，用圖18～圖23進行説明。圖19、圖20、圖21以及圖23，係說明本實施態樣之半導體裝置的製造步驟的剖面圖。圖18以及圖22，係說明本實施態樣之半導體裝置的製造步驟的俯視圖。圖19所示之封環區域1C以及劃線區域1D的剖面圖，係表示圖18的C－C線的剖面者。另外，圖23所示之封環區域1C以及劃線區域1D的剖面圖，係表示圖22的D－D線的剖面者。
本實施態樣，係在劃線區域中，於虛擬圖案（亦即活性區域）形成虛擬閘極電極者。
在本實施態樣之半導體裝置的製造步驟中，首先，實行與用圖1～圖4所説明之步驟同樣的步驟。在此，如圖2所示的，於劃線區域1D，將由正方形的虛擬圖案（亦即半導體基板SB的頂面）所構成的圖案配置成陣列狀。
接著，如圖18以及圖19所示的，實行與用圖5以及圖6所説明之步驟同樣的步驟。亦即，在形成閘極絶緣膜GF以及閘極電極GE之後，形成側壁SW、源極、汲極區域，藉此，形成電晶體Q1等的元件。
然而，在此，係在畫素區域1A以及周邊電路區域1B的半導體基板SB上隔著閘極絶緣膜GF形成閘極電極GE，同時在劃線區域1D中，在從元件分離區域EI露出之半導體基板SB的頂面上隔著閘極絶緣膜GF形成虛擬閘極電極DG。亦即，本實施態樣，於劃線區域1D形成閘極絶緣膜GF以及虛擬閘極電極DG此點，與該實施態樣1不同。
劃線區域1D的閘極絶緣膜GF以及虛擬閘極電極DG，係由畫素區域1A以及周邊電路區域1B的閘極絶緣膜GF以及閘極電極GE的形成步驟所形成。因此，虛擬閘極電極DG，與閘極電極GE同樣，係由例如多晶矽膜所構成。在俯視下，劃線區域1D的虛擬閘極電極DG與元件分離區域EI並未重疊。換言之，在俯視下，虛擬閘極電極DG的整體，與從元件分離區域EI露出之半導體基板SB的主面重疊。
虛擬閘極電極DG，係在之後形成的固體拍攝元件中，並未構成元件或電路，也並未與配線電連接的模擬的閘極電極。在此，於劃線區域1D的活性區域並未形成源極、汲極區域。另外，該活性區域的一部分，亦可在虛擬閘極電極DG的旁邊從閘極絶緣膜GF以及側壁SW露出。另外，在圖18所示的俯視圖中，省略了側壁的圖式。
本實施態樣形成虛擬閘極電極DG的理由，在於防止在劃線區域1D以及其附近的區域中，於形成於半導體基板SB的主面上的層間絶緣膜的頂面形成凹部，而發生碟狀凹陷。亦即，由於劃線區域1D並非形成電路的區域，故本來就是沒有必要形成閘極圖案的區域。然而，若存在幾乎並未形成任何閘極圖案的區域，則在之後的步驟於半導體基板SB上形成層間絶緣膜時，會在閘極圖案密集形成的區域與閘極圖案稀疏形成的區域，於該層間絶緣膜的頂面產生高低差。此時，即使研磨所形成之層間絶緣膜的頂面，層間絶緣膜的頂面也無法均一地平坦化，而會殘存高低差。
當像這樣發生碟狀凹陷時，在之後的步驟中，於該層間絶緣膜上形成膜層時，會有發生成膜瑕疵之虞。另外，會有因為在光阻膜曝光時發生焦點偏差而導致加工瑕疵，或是因為在研磨步驟殘留膜層而導致短路等問題發生之虞。該等問題，例如，會在劃線區域1D的附近的封環區域1C等部位發生。因此，在本實施態樣中，於像劃線區域1D這樣的無須形成構成電路之閘極圖案的區域，亦形成複數個虛擬閘極電極DG。另外，圖中雖並未顯示，惟為了消除閘極圖案的配置的疏密度的差異，不僅劃線區域1D，在畫素區域1A以及周邊電路區域1B中也形成了虛擬閘極電極DG。
接著，如圖20所示的，實行與用圖7所説明之步驟同樣的步驟。亦即，形成覆蓋既定元件等的矽化防護膜（亦即絶緣膜IF2）。在俯視下形成絶緣膜IF2的範圍，與該實施態樣1相同。在此，本實施態樣的主要特徴之一在於：形成於劃線區域1D的絶緣膜IF2，覆蓋虛擬閘極電極DG的頂面以及側壁。另外，具體而言，虛擬閘極電極DG的側壁隔著側壁SW被絶緣膜IF2所覆蓋。形成於劃線區域1D的絶緣膜IF2，與形成於畫素區域1A的絶緣膜IF2為同一層的膜層。
接著，如圖21所示的，實行與用圖8～圖13所説明之步驟同樣的步驟。亦即，首先，形成矽化物層S1。在此，由於係在以絶緣膜IF2覆蓋劃線區域1D的半導體基板SB以及虛擬閘極電極DG的狀態下形成矽化物層S1，故於半導體基板SB以及虛擬閘極電極DG的各自的頂面並未形成矽化物層。
接著，形成堆疊配線層以及鈍化膜PF，將支持基板SSB與鈍化膜PF接合，之後，將半導體基板SB翻轉，並令半導體基板SB薄膜化。之後，在半導體基板SB的背面上，形成反射防止膜AR、濾色器CF、微透鏡ML以及遮光膜SF。接著，用微影技術以及乾蝕刻法，將劃線區域1D的反射防止膜AR以及半導體基板SB除去，藉此，形成溝槽TC。
在此，為了形成溝槽TC所實行的乾蝕刻，係在相對於氧化矽膜選擇比較高的條件下實行，惟若以包含過度蝕刻在內可將12～13μm左右的矽層除去的方式實行長時間的乾蝕刻，則由具有2～10nm左右的膜厚的氧化矽膜所構成的閘極絶緣膜GF會被除去。其結果，因為閘極絶緣膜GF被除去而露出的虛擬閘極電極DG，會因為過度蝕刻而被除去，藉此，在溝槽TC的底部，元件分離區域EI的頂面、側壁SW的頂面，以及，形成於比側壁SW更下方之處的絶緣膜IF2的頂面露出。
換言之，在溝槽TC的底部，於被側壁SW夾住的區域，形成了虛擬閘極電極DG被除去的區域（亦即溝槽），於該溝槽的底面絶緣膜IF2的頂面露出。亦即，於劃線區域1D的絶緣膜IF2的頂面形成了溝槽，在該溝槽的底面，在比元件分離區域EI與絶緣膜IF2的一部分接觸的界面更低的位置，亦即在支持基板SSB側的位置，絶緣膜IF2的另一部分的頂面露出。
另外，在此所謂的在被側壁SW夾住之溝槽的底面露出的絶緣膜IF2的頂面，係指在用圖20所説明之絶緣膜IF2的形成步驟中，形成於虛擬閘極電極DG的正上方的絶緣膜IF2的底面。
接著，如圖22以及圖23所示的，實行切割步驟，製得複數個固體拍攝元件IS。藉此，本實施態樣的半導體裝置便完成。在此，由於切割劃線區域1D的一部分，故在固體拍攝元件IS的端部殘留了劃線區域1D的另一部分。其結果，在固體拍攝元件IS的端部的頂面，在劃線區域1D中，元件分離區域EI的頂面，以及在俯視下與元件分離區域EI鄰接之絶緣膜IF2的頂面的一部分露出。
另外，在圖22所示的俯視圖中，省略了側壁的圖式。在劃線區域1D中從元件分離區域EI露出之絶緣膜IF2的頂面，具有位於與元件分離區域EI以及絶緣膜IF2的界面的高度大略同一高度的絶緣膜IF2的頂面，以及作為形成於該頂面的溝槽的底面的絶緣膜IF2的頂面。
亦即，在固體拍攝元件IS的端部的頂面，在劃線區域1D中，形成於絶緣膜IF2的頂面的該一部分的溝槽內的側壁SW（參照圖23）的頂面，以及作為該溝槽的底面的絶緣膜IF2的頂面的另一部分露出。劃線區域1D的形成於絶緣膜IF2的頂面的該溝槽的側壁，被側壁SW所覆蓋。
在圖23中，顯示出「在劃線區域1D中，與元件分離區域EI接觸的絶緣膜IF2的頂面，全部被元件分離區域EI所覆蓋，而並未在溝槽TC的底面露出」的構造。亦即，在相鄰的各元件分離區域EI之間，側壁SW的表面以及形成於絶緣膜IF2的頂面的溝槽的底面露出。相對於此，與元件分離區域EI接觸的絶緣膜IF2的頂面的一部分，亦可在相鄰的各元件分離區域EI之間於溝槽TC的底面露出。亦即，相鄰的各元件分離區域EI之間的距離，亦可比形成於絶緣膜IF2的頂面的上述溝槽的寬度更大。
在本實施態樣中，將在形成矽化物層之前以覆蓋光電二極體PD的方式形成的絶緣膜IF2（參照圖20），除了畫素區域1A之外，更形成於劃線區域1D。因此，如圖21所示的，矽化物層S1並未形成於光電二極體PD的正上方、劃線區域1D的半導體基板SB的正上方，或是虛擬閘極電極DG的正上方。
該實施態樣1，如圖7所示的，係利用絶緣膜IF2覆蓋在劃線區域1D露出之半導體基板SB的頂面，以防止發生因為矽化物層造成污染等所導致的問題者。相對於此，當像本實施態樣這樣，於劃線區域1D形成虛擬閘極電極DG時，便有必要如圖20所示的，也利用絶緣膜IF2覆蓋虛擬閘極電極DG的頂面。
這是因為，如用圖21所説明的，在令半導體基板SB開口的蝕刻步驟中，虛擬閘極電極DG上的閘極絶緣膜GF以及虛擬閘極電極DG會被蝕刻除去，故若在虛擬閘極電極DG與層間絶緣膜IL之間形成了矽化物層，則該矽化物層會因為該蝕刻步驟而露出。因此，在本實施態樣中，如圖20所示的，利用絶緣膜IF2覆虛擬閘極電極DG的頂面，以防止於虛擬閘極電極DG的頂面形成矽化物層。
藉此，如圖21所示的，在將劃線區域1D的半導體基板SB利用蝕刻除去時，可防止在劃線區域1D中發生矽化物層受到蝕刻的情況。因此，可防止在蝕刻裝置內發生污染，故可防止固體拍攝元件的特性惡化。另外，當在該蝕刻步驟之後實行切割時，由於在劃線區域1D並未形成矽化物層，故可防止矽化物層受到切割而飛散。因此，可防止因為矽化物層的一部分附著於固體拍攝元件的表面導致固體拍攝元件的特性惡化。
另外，可防止矽化物層的一部分飛散並附著於電極襯墊等，故可防止短路的發生，並可防止結合導線的接合不良情況的發生。
＜變化實施例1＞ 圖24，係表示說明本實施態樣之變化實施例1的半導體裝置的製造步驟的俯視圖。圖24，係對應圖18的放大俯視圖。
如圖24所示的，當於劃線區域1D形成虛擬閘極電極DG時，虛擬閘極電極DG，亦可在俯視下，除了半導體基板SB的頂面（虛擬圖案）之外，更與元件分離區域EI重疊。此時，各虛擬閘極電極DG，分別與元件分離區域EI，以及與該元件分離區域EI鄰接的半導體基板SB的頂面（虛擬圖案），在俯視下重疊。
即使在像本變化實施例這樣，在俯視下虛擬閘極電極DG的角部與元件分離區域EI的虛擬圖案的角部重疊的情況下，若實行用圖21所説明的蝕刻步驟，則虛擬圖案的形成區域的半導體基板SB、閘極絶緣膜以及虛擬閘極電極DG仍會被除去。換言之，與元件分離區域EI在俯視下並未重疊的虛擬閘極電極DG會被除去。
因此，如用圖18～圖23所説明的，藉由利用矽化防護膜（亦即絶緣膜IF2）覆蓋虛擬閘極電極DG，以防止於虛擬閘極電極DG的頂面形成矽化物層，便可防止在蝕刻步驟以及切割步驟的矽化物層的飛散。藉此，便可獲得與用圖18～圖23所説明之實施態樣同樣的功效。
另外，吾人認為，當如用圖21所説明的實行乾蝕刻步驟時，在本變化實施例中，與元件分離區域EI在俯視下重疊的虛擬閘極電極DG的一部分，亦即，元件分離區域EI的正下方的虛擬閘極電極DG的一部分不會被除去，而會殘留下來。若以切割步驟切割該虛擬閘極電極DG，則構成虛擬閘極電極DG的矽可能會飛散、附著於固體拍攝元件的電極襯墊，而造成短路或結合導線的接合不良情況。
因此，在本變化實施例中，會在該乾蝕刻步驟之後，例如用氟酸（HF）實行濕蝕刻，以將在俯視下與元件分離區域EI重疊的虛擬閘極電極DG除去。藉此，便可防止在切割步驟中因為矽層受到切割而導致上述短路或結合導線的接合不良情況發生。
＜變化實施例2＞ 以下，用圖25～圖28，說明本實施態樣之變化實施例2的半導體裝置的製造步驟。圖25，係說明本實施態樣之變化實施例2的半導體裝置的製造步驟的俯視圖。圖26～圖28，係說明本實施態樣之變化實施例2的半導體裝置的製造步驟的剖面圖。圖25，係對應圖18的放大俯視圖。
如圖25所示的，當於劃線區域1D形成虛擬閘極電極DG時，虛擬閘極電極DG，亦可在俯視下，具有比半導體基板SB的頂面（虛擬圖案）更大的形狀。亦即，亦可在俯視下，虛擬圖案的整體與虛擬閘極電極DG的一部分重疊。在圖25中，將與虛擬閘極電極DG重疊的虛擬圖案的輪廓以虛線表示。亦即，圖25所示之虛線，係被覆蓋在虛擬閘極電極DG的正下方的區域中的半導體基板SB的頂面與元件分離區域EI的頂面的分界線。
在本變化實施例中，將實行了用圖1～圖12所説明的步驟之後的剖面圖顯示於圖26。亦即，圖26，係表示在形成了配線層之後將半導體基板SB翻轉，並形成了濾色器CF以及微透鏡ML等之後的構造的剖面圖。如圖26所示的，在劃線區域1D中，在各元件分離區域EI之間從元件分離區域EI露出的半導體基板SB的主面的圖案（虛擬圖案）的整體，被形成於半導體基板SB之下的虛擬閘極電極DG所覆蓋。另外，該虛擬閘極電極DG，不僅覆蓋該虛擬圖案，也覆蓋與該虛擬圖案鄰接的元件分離區域EI的底面。
在此，如用圖18～圖23所説明的，利用矽化防護膜（亦即絶緣膜IF2）覆蓋虛擬閘極電極DG，以防止於虛擬閘極電極DG的頂面形成矽化物層，故可防止在之後實行的蝕刻步驟以及其後的切割步驟發生矽化物層飛散的情況。藉此，便可獲得與用圖18～圖23所説明之實施態樣同樣的功效。
接著，如圖27所示的，實行與用圖21所説明之蝕刻步驟同樣的步驟。藉此，劃線區域1D的半導體基板SB、閘極絶緣膜GF，以及虛擬閘極電極DG的一部分被除去。由於該蝕刻步驟，係實行異向性乾蝕刻，故吾人認為元件分離區域EI的正下方的虛擬閘極電極DG的一部分不會被除去而會殘留下來。另外，在圖27中為了令圖式更容易檢視，將劃線區域1D的殘留在元件分離區域EI的正下方的閘極絶緣膜GF以及虛擬閘極電極DG的各自的影線省略。
接著，如圖28所示的，例如使用氟酸（HF）實行濕蝕刻，藉此，將在俯視下與元件分離區域EI重疊的虛擬閘極電極DG（亦即元件分離區域EI的正下方的虛擬閘極電極DG）除去。此時，劃線區域1D的元件分離區域EI突出形成屋簷狀。亦即，在劃線區域1D中，於從半導體基板SB露出之絶緣膜IF2的頂面形成了溝槽，在該溝槽的正上方，元件分離區域的一部分突出成屋簷狀。
像這樣突出成屋簷狀的元件分離區域EI的底面被閘極絶緣膜GF所覆蓋，從虛擬閘極電極（多晶矽膜、導體膜）DG露出。此特徵，在實行切割步驟以完成固體拍攝元件IS之後也是同樣。
之後的步驟，與用圖14以及圖15所説明之步驟同樣實行切割步驟，藉此，本變化實施例的半導體裝置便完成。
在本變化實施例中，與用圖24所説明的該變化實施例1同樣地，利用乾蝕刻將劃線區域1D的半導體基板SB除去，之後，實行濕蝕刻，以將元件分離區域EI的正下方的虛擬閘極電極DG除去。藉此，便可防止在切割步驟中因為矽層受到切割而導致短路或結合導線的接合不良情況的發生。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1A‧‧‧畫素區域
1B‧‧‧周邊電路區域
1C‧‧‧封環區域
1D‧‧‧劃線區域
A-A‧‧‧剖面線
AR‧‧‧反射防止膜
B-B‧‧‧剖面線
C-C‧‧‧剖面線
CF‧‧‧濾色器
CHR‧‧‧晶片區域
CP‧‧‧栓塞
D-D‧‧‧剖面線
DG‧‧‧虛擬閘極電極
DR‧‧‧擴散區域
EI‧‧‧元件分離區域
EX‧‧‧延伸區域
GE‧‧‧閘極電極
GF‧‧‧閘極絶緣膜
IF1‧‧‧絶緣膜
IF2‧‧‧絶緣膜
IL‧‧‧層間絶緣膜
IS‧‧‧固體拍攝元件
M1～M4‧‧‧配線
ML‧‧‧微透鏡
NT‧‧‧缺口
PD‧‧‧光電二極體
PF‧‧‧鈍化膜
Q1‧‧‧電晶體
S1‧‧‧矽化物層
SB‧‧‧半導體基板
SF‧‧‧遮光膜
SSB‧‧‧支持基板
SW‧‧‧側壁
TC‧‧‧溝槽
V1～V3‧‧‧介層
WF‧‧‧半導體晶圓
WL‧‧‧井部
［圖1］係說明本發明之實施態樣1的半導體裝置的製造步驟的俯視圖。 ［圖2］係將圖1的一部分放大表示的俯視圖。 ［圖3］係包含圖2的A－A線的剖面在內的剖面圖。 ［圖4］係説明接續圖3的半導體裝置的製造步驟的剖面圖。 ［圖5］係説明接續圖4的半導體裝置的製造步驟的剖面圖。 ［圖6］係説明接續圖5的半導體裝置的製造步驟的剖面圖。 ［圖7］係説明接續圖6的半導體裝置的製造步驟的剖面圖。 ［圖8］係説明接續圖7的半導體裝置的製造步驟的剖面圖。 ［圖9］係説明接續圖8的半導體裝置的製造步驟的剖面圖。 ［圖10］係説明接續圖9的半導體裝置的製造步驟的剖面圖。 ［圖11］係説明接續圖10的半導體裝置的製造步驟的剖面圖。 ［圖12］係説明接續圖11的半導體裝置的製造步驟的剖面圖。 ［圖13］係説明接續圖12的半導體裝置的製造步驟的剖面圖。 ［圖14］係説明接續圖13的半導體裝置的製造步驟的俯視圖。 ［圖15］係包含圖14的B－B線的剖面在內的剖面圖。 ［圖16］係説明本發明之實施態樣1的變化實施例1的半導體裝置的製造步驟的俯視圖。 ［圖17］係説明本發明之實施態樣1的變化實施例2的半導體裝置的製造步驟的俯視圖。 ［圖18］係説明本發明之實施態樣2的半導體裝置的製造步驟的俯視圖。 ［圖19］係包含圖18的C－C線的剖面在內的剖面圖。 ［圖20］係説明接續圖19的半導體裝置的製造步驟的剖面圖。 ［圖21］係説明接續圖20的半導體裝置的製造步驟的剖面圖。 ［圖22］係説明接續圖21的半導體裝置的製造步驟的俯視圖。 ［圖23］係包含圖22的D－D線的剖面在內的剖面圖。 ［圖24］係説明本發明之實施態樣2的變化實施例1的半導體裝置的製造步驟的俯視圖。 ［圖25］係説明本發明之實施態樣2的變化實施例2的半導體裝置的製造步驟的俯視圖。 ［圖26］係説明接續圖25的半導體裝置的製造步驟的剖面圖。 ［圖27］係説明接續圖26的半導體裝置的製造步驟的剖面圖。 ［圖28］係説明接續圖27的半導體裝置的製造步驟的剖面圖。 ［圖29］係説明比較例的半導體裝置的製造步驟的剖面圖。
1A‧‧‧畫素區域
1B‧‧‧周邊電路區域
1C‧‧‧封環區域
1D‧‧‧劃線區域
AR‧‧‧反射防止膜
CF‧‧‧濾色器
CP‧‧‧栓塞
DR‧‧‧擴散區域
EI‧‧‧元件分離區域
EX‧‧‧延伸區域
GE‧‧‧閘極電極
GF‧‧‧閘極絶緣膜
IF2‧‧‧絶緣膜
IL‧‧‧層間絶緣膜
M1~M4‧‧‧配線
ML‧‧‧微透鏡
PD‧‧‧光電二極體
PF‧‧‧鈍化膜
Q1‧‧‧電晶體
S1‧‧‧矽化物層
SB‧‧‧半導體基板
SF‧‧‧遮光膜
SSB‧‧‧支持基板
SW‧‧‧側壁
TC‧‧‧溝槽
V1~V3‧‧‧介層
WL‧‧‧井部

Claims (15)

  1. 一種半導體裝置的製造方法，該半導體裝置具有背面照射型的固體拍攝元件，該半導體裝置的製造方法包含： （a）準備具備主面與該主面相反側之背面的半導體基板的步驟； （b）於「在俯視下包圍該半導體基板的第1區域之第2區域的該主面的一部分」形成元件分離區域的步驟； （c）形成「覆蓋在該第2區域中從該元件分離區域露出之該半導體基板的該主面之絶緣膜」的步驟； （d）在該（c）步驟之後，形成「與該第1區域的該半導體基板的該主面接觸的矽化物層」的步驟； （e）在該（d）步驟之後，於該半導體基板的該主面上形成配線層，並將支持基板接合於該配線層的上部的步驟； （f）在該（e）步驟之後，將該第2區域的該半導體基板除去以令該絶緣膜露出的步驟；以及 （g）在該（f）步驟之後，切割該第2區域的該配線層以及該支持基板，以製得包含該第1區域的該半導體基板在內的該固體拍攝元件的步驟。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 更包含：（b1）在該（c）步驟之前，於該第1區域的該半導體基板的該主面形成受光元件的步驟； 在該（c）步驟中，形成「覆蓋該受光元件的頂面以及在該第2區域中從該元件分離區域露出之該半導體基板的該主面」的該絶緣膜。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 更包含：（b2）在該（c）步驟之前，於該第1區域與該第2區域各自的該半導體基板的該主面上隔著閘極絶緣膜形成閘極電極的步驟； 在該（c）步驟中，形成「露出該第1區域的該閘極電極之頂面，並覆蓋該第2區域的該半導體基板的該主面以及該第2區域的該閘極電極之頂面」的該絶緣膜； 在該（f）步驟中，將該第2區域的該半導體基板以及該閘極電極除去，以令該絶緣膜露出。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 在該（b2）步驟形成之該第2區域的該閘極電極的整體，與從該元件分離區域露出之該半導體基板在俯視下重疊。
  5. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 在該（b2）步驟形成之該第2區域的該閘極電極，在俯視下，分別與該元件分離區域以及從該元件分離區域露出之該半導體基板重疊。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中， 在該（f）步驟中，將該第2區域的該半導體基板以及在俯視下與該第2區域的該元件分離區域並未重疊的該閘極電極除去，以令該絶緣膜露出； 更包含：（f1）在該（f）步驟之後，且在該（g）步驟之前，將在俯視下與該第2區域的該元件分離區域重疊的該閘極電極利用濕蝕刻法除去的步驟。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該（f）步驟中，實行異向性蝕刻，以將該第2區域的該半導體基板除去，並令該絶緣膜露出。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該矽化物層，包含鈷或鎳。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該半導體基板的該主面，在俯視下，被在該（b）步驟形成於該第2區域的該元件分離區域所包圍。
  10. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該（f）步驟中，將該第1區域的該半導體基板的一部分以及該第2區域的該半導體基板除去，以形成貫通該第1區域的該半導體基板的開口部； 更包含：（f2）在該（f）步驟之後，且在該（g）步驟之前，在該開口部內或該開口部上形成電極襯墊的步驟。
  11. 一種半導體裝置，具有背面照射型的固體拍攝元件，該半導體裝置包含： 支持基板； 配線層，形成於該支持基板上； 半導體基板，形成於該配線層上； 受光元件，形成於該半導體基板內； 矽化物層，與該半導體基板的底面接觸； 元件分離區域，埋入形成於該半導體基板的該底面的第1溝槽內；以及 絶緣膜，形成於該半導體基板之下； 該配線層的頂面的端部，從該半導體基板以及該矽化物層露出，而被該元件分離區域以及該絶緣膜所覆蓋。
  12. 如申請專利範圍第11項之半導體裝置，其中， 該矽化物層，並未形成於從該半導體基板露出之該配線層的該頂面上。
  13. 如申請專利範圍第11項之半導體裝置，其中， 更包含：受光元件，形成於該半導體基板的該底面； 該受光元件的底面，被該絶緣膜所覆蓋，並從該矽化物層露出。
  14. 如申請專利範圍第11項之半導體裝置，其中， 於從該半導體基板露出之該絶緣膜的頂面，形成了第2溝槽。
  15. 如申請專利範圍第14項之半導體裝置，其中， 在該第2溝槽的正上方，該元件分離區域的一部分突出成屋簷狀。
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