TW201705283A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明的課題是在於使具有非揮發性記憶體的半導體裝置的性能提升。 其解決手段，非揮發性記憶體的記憶格是具有：在半導體基板(SB)上隔著絕緣膜(GF)而形成的控制閘極電極(CG)、及在半導體基板(SB)上隔著絕緣膜(MZ)而形成，且在控制閘極電極(CG)隔著絕緣膜(MZ)而相鄰的記憶閘極電極MG。絕緣膜(MZ)是具有：由氧化矽膜所成的絕緣膜(MZ1)、及由絕緣膜(MZ1)上的氮化矽膜所成的絕緣膜(MZ2)、及絕緣膜(MZ2)上的絕緣膜(MZ3)，絕緣膜(MZ3)是含氧氮化矽膜。在記憶閘極電極(MG)與半導體基板(SB)之間，絕緣膜(MZ2，MZ3)的端部(T2a，T3a)是比記憶閘極電極(MG)的下面(KM1)的端部(T6)更位於側面(SM1)側。在記憶閘極電極(MG)與半導體基板(SB)之間，在未形成有絕緣膜(MZ)的領域中埋入氧化矽膜(OX1)。

Description

半導體裝置及其製造方法
本發明是有關半導體裝置及其製造方法，例如適用利用在具有非揮發性記憶體的半導體裝置及其製造方法。
作為可電性寫入‧消去的非揮發性半導體記憶裝置，可廣泛使用EEPROM(Electrically Erasable and Programmable Read Only Memory)。代表現在廣泛使用的快閃記憶體的該等的記憶裝置是在MISFET的閘極電極之下具有以氧化膜所包圍的導電性的浮動閘極電極或捕捉性絕緣膜，且以在浮動閘極或捕捉性絕緣膜的電荷積蓄狀態作為記憶資訊，予以讀出作為電晶體的臨界值。所謂此捕捉性絕緣膜是稱為電荷的積蓄可能的絕緣膜，可舉氮化矽膜等作為一例。藉由往如此的電荷積蓄領域之電荷的注入‧放出來使MISFET的臨界值移動，作為記憶元件使動作。作為此快閃記憶體，有使用MONOS(Metal Oxide Nitride Oxide Semiconductor)膜的分離閘型cell。在如此 的記憶體中，藉由使用氮化矽膜作為電荷積蓄領域，與使用導電性的浮動閘極膜作為電荷積蓄領域時作比較，具有：因為離散性地積蓄電荷，所以資料保持的可靠度佳，且因為資料保持的可靠度佳，所以可使氮化矽膜的上下的氧化膜薄膜化，且寫入‧消去動作的低電壓化為可能等的優點。
在特開2006-41227號公報(專利文獻1)、特開2008-288503號公報(專利文獻2)及特開2008-270343號公報(專利文獻3)中記載有關於具有非揮發性記憶體的半導體裝置之技術。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2006-41227號公報
[專利文獻2]日本特開2008-288503號公報
[專利文獻3]日本特開2008-270343號公報
在具有非揮發性記憶體的半導體裝置中也期望儘可能使性能提升。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
若根據一實施形態，則半導體裝置是具有：在半導體基板上隔著第1閘極絕緣膜而形成，構成非揮發性記憶體的記憶格之第1閘極電極、及在前述半導體基板上隔著層疊絕緣膜而形成，且隔著前述層疊絕緣膜來與前述第1閘極電極相鄰，構成前述記憶格之第2閘極電極。前述層疊絕緣膜是具有：第1氧化矽膜、前述第1氧化矽膜上的第1氮化矽膜、及前述第1氮化矽膜上的第1絕緣膜，前述第1絕緣膜是包含氧氮化矽膜。前述第2閘極電極是具有：隔著前述層疊絕緣膜來與前述第1閘極電極鄰接的側的第1側面、及與前述第1側面相反側的第2側面。在前述第2閘極電極的下面與前述半導體基板之間，前述第1氮化矽膜的第1端部與前述第1絕緣膜的第2端部是比前述第2閘極電極的前述下面的前述第2側面側的第3端部更位於前述第1側面側。而且，在前述第2閘極電極的前述下面與前述半導體基板之間，在未形成有前述層疊絕緣膜的領域中埋入有第2氧化矽膜。
又，若根據一實施形態，則半導體裝置的製造方法是具有：(a)預備半導體基板之工程、及(b)在前述半導體基板上，隔著第1閘極絕緣膜來形成構成非揮發性記憶體的記憶格之第1閘極電極之工程。半導體裝置的製造方法是更具有：(c)在前述半導體基板的主面及前述第1閘極電極的表面形成具有第1氧化矽膜、前述第1氧化矽膜上的第1氮化矽膜及前述第1氮化矽膜上的第 1絕緣膜之層疊絕緣膜之工程。在此，前述第1絕緣膜是包含氧氮化矽膜。半導體裝置的製造方法是更具有：(d)在前述層疊絕緣膜上，隔著前述層疊絕緣膜，以能和前述第1閘極電極相鄰的方式，形成構成前述記憶格的第2閘極電極之工程、及(e)除去未以前述第2閘極電極所覆蓋的部分的前述層疊絕緣膜之工程。前述第2閘極電極是具有：與前述半導體基板對向的下面、及隔著前述層疊絕緣膜來與前述第1閘極電極鄰接的側的第1側面、及與前述第1側面相反側的第2側面。前述(e)工程是包含：(e1)除去介於前述第2閘極電極的前述下面與前述半導體基板之間的前述層疊絕緣膜的一部分之工程、及(e2)前述(e1)工程之後，在前述第2閘極電極的前述下面與前述半導體基板之間之被除去前述層疊絕緣膜的領域中埋入第2氧化矽膜之工程。藉由進行前述(e1)工程，在前述第2閘極電極的前述下面與前述半導體基板之間，前述第1氮化矽膜的第1端部與前述第1絕緣膜的第2端部是位於比前述第2閘極電極的前述下面的前述第2側面側的第3端部更前述第1側面側。
若根據一實施形態，則可使半導體裝置的性能提升。
CAV1，CAV2‧‧‧空洞
CG‧‧‧控制閘極電極
CLG‧‧‧控制閘
CP‧‧‧蓋絕緣膜
CT‧‧‧接觸孔
EX，EX1，EX2‧‧‧n-型半導體領域
GF‧‧‧絕緣膜
KM1，KM2‧‧‧下面
IL1‧‧‧層間絕緣膜
IL2‧‧‧絕緣膜
M1‧‧‧配線
MC，MC2，MC3，MC4，MC5，MC101‧‧‧記憶格
MD，MS‧‧‧半導體領域
MG‧‧‧記憶閘極電極
MZ，MZ1，MZ2，MZ3，MZ4，MZ5‧‧‧絕緣膜
OS1，OS2‧‧‧偏置間隔件
OX，OX1，OX2‧‧‧氧化矽膜
PG‧‧‧柱塞
PS1，PS2‧‧‧矽膜
PW‧‧‧p型阱
SB‧‧‧半導體基板
SD1，SD2‧‧‧n+型半導體領域
SL‧‧‧金屬矽化物層
SM1，SM2，SM3，SM4‧‧‧側面
SP‧‧‧矽間隔件
SW‧‧‧側壁間隔件
T1a，T1b，T2a，T2b，T3a，T3b，T4a，T4b，T5a，T5b，T6‧‧‧端部
T7‧‧‧上端部
YG1，YG2，YG3‧‧‧箭號
ZM1‧‧‧絕緣膜
圖1是一實施形態的半導體裝置的要部剖面圖。
圖2是擴大圖1的一部分的部分擴大剖面圖。
圖3是記憶格的等效電路圖。
圖4是表示「寫入」、「消去」及「讀出」時之往選擇記憶格的各部位之電壓的施加條件的一例的表。
圖5是表示一實施形態的半導體裝置的製造工程的一部分的製程流程圖。
圖6是表示一實施形態的半導體裝置的製造工程的一部分的製程流程圖。
圖7是一實施形態的半導體裝置的製造工程中的要部剖面圖。
圖8是接續於圖7的半導體裝置的製造工程中的要部剖面圖。
圖9是接續於圖8的半導體裝置的製造工程中的要部剖面圖。
圖10是接續於圖9的半導體裝置的製造工程中的要部剖面圖。
圖11是接續於圖10的半導體裝置的製造工程中的要部剖面圖。
圖12是接續於圖11的半導體裝置的製造工程中的要部剖面圖。
圖13是接續於圖12的半導體裝置的製造工程中的要部剖面圖。
圖14是接續於圖13的半導體裝置的製造工程中的要部剖面圖。
圖15是接續於圖14的半導體裝置的製造工程中的要部剖面圖。
圖16是接續於圖15的半導體裝置的製造工程中的要部剖面圖。
圖17是接續於圖16的半導體裝置的製造工程中的要部剖面圖。
圖18是接續於圖17的半導體裝置的製造工程中的要部剖面圖。
圖19是接續於圖18的半導體裝置的製造工程中的要部剖面圖。
圖20是接續於圖19的半導體裝置的製造工程中的要部剖面圖。
圖21是接續於圖20的半導體裝置的製造工程中的要部剖面圖。
圖22是接續於圖21的半導體裝置的製造工程中的要部剖面圖。
圖23是檢討例的半導體裝置的要部剖面圖。
圖24是其他的實施形態的半導體裝置的要部剖面圖。
圖25是其他的實施形態的半導體裝置的製造工程中的要部剖面圖。
圖26是接續於圖25的半導體裝置的製造工程中的要 部剖面圖。
圖27是接續於圖26的半導體裝置的製造工程中的要部剖面圖。
圖28是接續於圖27的半導體裝置的製造工程中的要部剖面圖。
圖29是其他的實施形態的半導體裝置的要部剖面圖。
圖30是其他的實施形態的半導體裝置的製造工程中的要部剖面圖。
圖31是接續於圖30的半導體裝置的製造工程中的要部剖面圖。
圖32是接續於圖31的半導體裝置的製造工程中的要部剖面圖。
圖33是接續於圖32的半導體裝置的製造工程中的要部剖面圖。
圖34是其他的實施形態的半導體裝置的要部剖面圖。
圖35是其他的實施形態的半導體裝置的製造工程中的要部剖面圖。
圖36是其他的實施形態的半導體裝置的要部剖面圖。
圖37是其他的實施形態的半導體裝置的製造工程中的要部剖面圖。
圖38是接續於圖37的半導體裝置的製造工程中的要 部剖面圖。
圖39是接續於圖38的半導體裝置的製造工程中的要部剖面圖。
圖40是接續於圖39的半導體裝置的製造工程中的要部剖面圖。
圖41是接續於圖40的半導體裝置的製造工程中的要部剖面圖。
圖42是接續於圖41的半導體裝置的製造工程中的要部剖面圖。
圖43是接續於圖42的半導體裝置的製造工程中的要部剖面圖。
圖44是接續於圖43的半導體裝置的製造工程中的要部剖面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細，補充說明等的關係。並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及 原理上明確為必須時等以外，當然不一定是必須者。同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數值及範圍也同樣。
以下，根據圖面詳細說明本發明的實施形態。另外，在用以說明實施形態的全圖中，對於具有同一機能的構件附上同一符號，其重複的說明省略。並且，在以下的實施形態中，除了特別必要時以外，原則上不重複同一或同樣部分的說明。
並且，在實施形態所使用的圖面中，即使是剖面圖，也有為了容易看圖面而省略剖面線的情況。而且，即使是平面圖，也有為了容易看圖面而附上剖面線的情況。
(實施形態1) <有關半導體裝置的構造>
本實施形態及以下的實施形態的半導體裝置是具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)的半導體裝置。在本實施形態及以下的實施形態中，非揮發性記憶體是以n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)作為基本的記憶格為基礎進行說明。並且，在本實施形態及以下的實施形態的極性(寫入‧消去‧讀 出時的施加電壓的極性或載體的極性)是用以說明以n通道型MISFET作為基本的記憶格時的動作者，以p通道型MISFET作為基本時，藉由使施加電位或載體的導電型等的全部的極性反轉，原理上可取得同樣的動作。
參照圖面說明本實施形態的半導體裝置。
圖1是本實施形態的半導體裝置的要部剖面圖。本實施形態的半導體裝置是具備非揮發性記憶體的半導體裝置，在圖1中顯示有非揮發性記憶體的記憶格領域的要部剖面圖。圖2是本實施形態的半導體裝置的記憶格MC的部分擴大剖面圖(要部剖面圖)，圖1的一部分擴大顯示。另外，圖2是為了容易看圖面，而有關圖1所示的層間絕緣膜IL1、接觸孔CT、柱塞PG、絕緣膜IL2及配線M1是省略圖示。圖3是記憶格MC的等效電路圖。
如圖1所示般，在由例如具有1~10Ωcm程度的比電阻的p型的單結晶矽等所成的半導體基板(半導體晶圓)SB中形成有用以分離元件的元件分離領域(在此是未被圖示)，在此元件分離領域所被分離(規定)的活性領域中形成有p型阱PW。在記憶格領域的p型阱PW中形成有由圖1顯示那樣的記憶電晶體及控制電晶體(選擇電晶體)所成的非揮發性記憶體的記憶格MC。在半導體基板SB中，實際上陣列狀形成有複數的記憶格MC，在圖1中顯示其中1個記憶格MC的剖面。各記憶格領域是藉由元件分離領域來從其他的領域電性分離。
如圖1~圖3所示般，本實施形態的半導體裝 置的非揮發性記憶體的記憶格(記憶元件)MC是分離閘型的記憶格(記憶元件)，為連接具有控制閘極電極(選擇閘極電極)CG的控制電晶體(選擇電晶體)與具有記憶閘極電極MG的記憶電晶體的2個MISFET者。
在此，將具備含電荷積蓄部(電荷積蓄層)的閘極絕緣膜及記憶閘極電極MG之MISFET稱為記憶電晶體，且將具備閘極絕緣膜及控制閘極電極CG之MISFET稱為控制電晶體。因此，記憶閘極電極MG是記憶電晶體的閘極電極，控制閘極電極CG是控制電晶體的閘極電極，控制閘極電極CG及記憶閘極電極MG是構成非揮發性記憶體的記憶格之閘極電極。另外，控制電晶體是記憶格選擇用電晶體，因此亦可視為選擇電晶體。記憶電晶體是記憶用電晶體。
以下，具體說明記憶格MC的構成。
如圖1~圖3所示般，非揮發性記憶體的記憶格MC是具有形成於半導體基板SB的p型阱PW中的源極或汲極用的n型的半導體領域MS，MD、及形成於半導體基板SB(p型阱PW)上的控制閘極電極CG、及形成於半導體基板SB(p型阱PW)上而與控制閘極電極CG相鄰的記憶閘極電極MG。而且，在非揮發性記憶體的記憶格MC更具有形成於控制閘極電極CG及半導體基板SB(p型阱PW)間的絕緣膜(閘極絕緣膜)GF、及形成於記憶閘極電極MG及半導體基板SB(p型阱PW)間與記憶閘極電極MG及控制閘極電極CG間的絕緣膜MZ。
控制閘極電極CG及記憶閘極電極MG是在該等的對向側面之間隔著絕緣膜MZ的狀態下，沿著半導體基板SB的主面延伸，排列配置。控制閘極電極CG及記憶閘極電極MG的延伸方向是與圖1的紙面垂直的方向。控制閘極電極CG及記憶閘極電極MG是在半導體領域MD與半導體領域MS之間的半導體基板SB(p型阱PW)上隔著絕緣膜GF或絕緣膜MZ而形成，記憶閘極電極MG會位於半導體領域MS側，控制閘極電極CG會位於半導體領域MD側。但，控制閘極電極CG是隔著絕緣膜GF，記憶閘極電極MG是隔著絕緣膜MZ，形成於半導體基板SB(p型阱PW)上。
在控制閘極電極CG上是形成有蓋絕緣膜CP。以下是將藉由控制閘極電極CG及控制閘極電極CG上的蓋絕緣膜CP所形成的層疊體(層疊構造體)稱為控制閘CLG。其他的形態，亦有在控制閘極電極CG上不形成蓋絕緣膜CP的情況。以下是針對在控制閘極電極CG上形成有蓋絕緣膜CP的情況進行說明，但不形成蓋絕緣膜CP的情況，是控制閘CLG全體會成為控制閘極電極CG。因此，不形成蓋絕緣膜CP的情況，是在以下的說明中，可將「控制閘CLG」改叫成「控制閘極電極CG」。
控制閘CLG與記憶閘極電極MG是之間存在有絕緣膜MZ而彼此相鄰。記憶閘極電極MG是在控制閘CLG的側面SM3上隔著絕緣膜MZ來形成側壁間隔件(sidewall spacer)狀。並且，絕緣膜MZ是延伸於記憶 閘極電極MG與半導體基板SB(p型阱PW)之間的領域、及記憶閘極電極MG與控制閘CLG之間的領域的兩領域。
形成於控制閘CLG與半導體基板SB(p型阱PW)之間的絕緣膜GF，亦即控制閘極電極CG之下的絕緣膜GF是作為控制電晶體的閘極絕緣膜的機能。絕緣膜GF是例如可藉由氧化矽膜或氧氮化矽膜等所形成。
並且，可將延伸於記憶閘極電極MG及半導體基板SB(p型阱PW)間的領域與記憶閘極電極MG及控制閘CLG間的領域之絕緣膜MZ設為閘極絕緣膜。但，記憶閘極電極MG與半導體基板SB(p型阱PW)之間的絕緣膜MZ(亦即記憶閘極電極MG之下的絕緣膜MZ)是作為記憶電晶體的閘極絕緣膜的機能，記憶閘極電極MG與控制閘CLG之間的絕緣膜MZ是作為用以將記憶閘極電極MG與控制閘極電極CG之間絕緣(電性分離)的絕緣膜的機能。
絕緣膜MZ是層疊絕緣膜，由具有絕緣膜MZ1、及形成於絕緣膜MZ1上的絕緣膜MZ2、以及形成於絕緣膜MZ2上的絕緣膜MZ3之層疊膜所成。在此，絕緣膜MZ1是由氧化矽膜(氧化膜)所成，絕緣膜MZ2是由氮化矽膜(氮化膜)所成，絕緣膜MZ3是由氧氮化矽膜(氧氮化膜)所成。
在由絕緣膜MZ1、絕緣膜MZ2及絕緣膜MZ3的層疊膜所成的絕緣膜MZ中，絕緣膜MZ1是可視為形 成於電荷積蓄層的絕緣膜MZ2之下的底絕緣膜，絕緣膜MZ3是可視為形成於電荷積蓄層的絕緣膜MZ2之上的頂絕緣膜。因此，絕緣膜MZ是具有在底絕緣膜的絕緣膜MZ1與頂絕緣膜的絕緣膜MZ3之間存在有絕緣膜MZ2的構造。
絕緣膜MZ之中，絕緣膜MZ2是具有電荷積蓄機能的絕緣膜。亦即，絕緣膜MZ之中，絕緣膜MZ2是用以積蓄電荷的絕緣膜，可作為電荷積蓄層(電荷積蓄部)的機能。亦即，絕緣膜MZ2是捕捉性絕緣膜。在此，所謂捕捉性絕緣膜是意指電荷的積蓄可能的絕緣膜。如此，具有捕捉準位的絕緣膜(電荷積蓄層)，可使用絕緣膜MZ2。因此，絕緣膜MZ是亦可視為在其內部具有電荷積蓄部(在此是絕緣膜MZ2)的絕緣膜。
絕緣膜MZ之中，位於捕捉性絕緣膜的絕緣膜MZ2的上下之絕緣膜MZ3及絕緣膜MZ1是可作為用以將電荷關閉在捕捉性絕緣膜中的電荷區塊層或電荷關閉層的機能。藉由採用以作為電荷區塊層(或電荷關閉層)的機能之絕緣膜MZ1，MZ3來夾持捕捉性絕緣膜的絕緣膜MZ2，可積蓄往絕緣膜MZ2的電荷。
絕緣膜MZ是作為記憶電晶體的閘極絕緣膜的機能，具有電荷保持(電荷積蓄)機能。因此，絕緣膜MZ是以能作為具有記憶電晶體的電荷保持機能的閘極絕緣膜之方式，至少具有3層的層疊構造，相較於作為電荷區塊層機能的外側的層(在此是絕緣膜MZ1，MZ3)的電 位障壁高度，作為電荷積蓄部機能的內側的層(在此是絕緣膜MZ2)的電位障壁高度低。這是藉由氧化矽膜來形成絕緣膜MZ1，藉由氮化矽膜來形成絕緣膜MZ2，藉由氧氮化矽膜來形成絕緣膜MZ3，可達成。
絕緣膜MZ3與絕緣膜MZ1的各自的能帶隙是需要比絕緣膜MZ3與絕緣膜MZ1之間的電荷積蓄層(在此是絕緣膜MZ2)的能帶隙更大。如此一來，夾持作為電荷積蓄層的絕緣膜MZ2之絕緣膜MZ3及絕緣膜MZ1可分別作為電荷區塊層(或電荷關閉層)的機能。由於氧化矽膜及氧氮化矽膜皆具有比氮化矽膜的能帶隙更大的能帶隙，因此可採用氮化矽膜作為絕緣膜MZ2，採用氧化矽膜作為絕緣膜MZ1，採用氧氮化矽膜作為絕緣膜MZ3。
控制閘極電極CG是由導電膜所成，例如由n型多晶矽膜(摻雜的多晶矽膜)那樣的矽膜所成。具體而言，控制閘極電極CG是由被圖案化的矽膜所成。控制閘CLG之中，控制閘極電極CG作為閘極電極的機能，蓋絕緣膜CP是由絕緣體所成，因此不作為閘極電極的機能。
記憶閘極電極MG是例如由多晶矽膜那樣的矽膜所成。藉由從記憶閘極電極MG注入電洞(hole)至絕緣膜MZ2來進行消去動作時，作為構成記憶閘極電極MG的矽膜是被導入p型雜質之摻雜的多晶矽膜、或意圖性地未導入雜質之不摻雜(非摻雜)的多晶矽膜為理想。記憶閘極電極MG是在控制閘CLG的一方的側面SM3上隔著絕緣膜MZ來形成側壁間隔件狀。
記憶閘極電極MG是具有：與半導體基板SB對向的下面KM1、及隔著絕緣膜MZ來與控制閘CLG鄰接的側的側面(側壁)SM1、及與側面SM1相反側的側面(側壁)SM2。又，控制閘CLG是具有：與半導體基板SB對向的下面KM2、及隔著絕緣膜MZ來與記憶閘極電極MG鄰接的側的側面(側壁)SM3、及與側面SM3相反側的側面(側壁)SM4。
在控制閘CLG的下面KM2與半導體基板SB(p型阱PW)之間是存在有絕緣膜GF。並且，在記憶閘極電極MG的下面KM1與半導體基板SB(p型阱PW)之間、及記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間是存在有絕緣膜MZ。
本實施形態並非是在記憶閘極電極MG的下面KM1與半導體基板SB之間的全領域形成具有絕緣膜MZ1，MZ2，MZ3的層疊構造之絕緣膜MZ。
具體而言，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a與絕緣膜MZ3的端部T3a是在記憶閘極電極MG的側面SM2不整合，後退至比記憶閘極電極MG的側面SM2更側面SM1側。亦即，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部(端面)T2a與絕緣膜MZ3的端部(端面)T3a是比記憶閘極電極MG的側面SM2更位於側面SM1側。換言之，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部 T2a與絕緣膜MZ3的端部T3a是位於比記憶閘極電極MG的下面KM1的側面SM2側的端部T6更側面SM1側。亦即，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在記憶閘極電極MG的側面SM2側的領域中，絕緣膜MZ2及絕緣膜MZ3未被形成。
另外，記憶閘極電極MG的下面KM1的端部T6是記憶閘極電極MG的下面KM1的側面SM2側的端部，但對於藉由記憶閘極電極MG的下面KM1及側面SM2所形成的角部也對應。
並且，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a的位置與絕緣膜MZ3的端部T3a的位置是幾乎一致(整合)。而且，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ1的端部(端面)T1a的位置是與記憶閘極電極MG的下面KM1的側面SM2側的端部T6幾乎一致(整合)。
在記憶閘極電極MG的下面KM1與半導體基板SB之間，未形成(配置)有絕緣膜MZ2及絕緣膜MZ3的領域不是形成空洞，而是埋入有氧化矽膜OX1。具體而言，在以記憶閘極電極MG的下面KM1、絕緣膜MZ2，MZ3的端部T2a，T3a、及絕緣膜MZ1的上面所包圍的領域中埋入有氧化矽膜OX1。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，未形成(配置)有絕緣膜MZ的領域是埋入有氧化矽膜OX1。
如此，在記憶閘極電極MG的下面KM1與半導體基板SB之間是存在有絕緣膜MZ及氧化矽膜OX1，氧化矽膜OX1是與絕緣膜MZ2，MZ3的端部T2a，T3a鄰接。因此，使記憶閘極電極MG與半導體基板SB(p型阱PW)之間的絕緣膜MZ及氧化矽膜OX1整合者可作為記憶電晶體的閘極絕緣膜的機能。
另外，絕緣膜MZ1，MZ2，MZ3的各端部T1a，T2a，T3a是比藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部更位於側面SM2側。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間的一部分是存在絕緣膜MZ1，MZ2，MZ3，在藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部的附近是存在絕緣膜MZ1，MZ2，MZ3。
又，本實施形態並非是在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間的全領域形成具有絕緣膜MZ1，MZ2，MZ3的層疊構造的絕緣膜MZ。
具體而言，在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間，絕緣膜MZ2的端部T2b與絕緣膜MZ3的端部T3b是在記憶閘極電極MG的上面不整合，後退至比記憶閘極電極MG的上面更下側。另外，接近半導體基板SB的背面的側為下側。亦即，在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間，絕緣膜MZ2的端部(端面)T2b與絕緣膜MZ3的端部(端面)T3b是位於比記憶閘極電極MG的上面更下 側。換言之，在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間，絕緣膜MZ2的端部T2b與絕緣膜MZ3的端部T3b是位於比記憶閘極電極MG的側面SM1的上端部T7更下側。亦即，在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間，上端部T7側的領域是未形成有絕緣膜MZ2及絕緣膜MZ3。
在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間，絕緣膜MZ2的端部T2b的位置與絕緣膜MZ3的端部T3b的位置是幾乎一致(整合)。並且，在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間，絕緣膜MZ1的端部(端面)T1b的位置是與記憶閘極電極MG的側面SM1的上端部T7幾乎一致(整合)。
在此，絕緣膜MZ1的端部T1a及端部T1b是在絕緣膜MZ1中位於彼此相反側的端部(端面)。又，絕緣膜MZ2的端部T2a及端部T2b是在絕緣膜MZ2中位於彼此相反側的端部(端面)。又，絕緣膜MZ3的端部T3a及端部T3b是在絕緣膜MZ3中位於彼此相反側的端部(端面)。
在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間，未形成(配置)有絕緣膜MZ2及絕緣膜MZ3的領域不是形成空洞，而是埋入有氧化矽膜OX2。具體而言，在以記憶閘極電極MG的側面SM1、絕緣膜MZ2，MZ3的端部T2b，T3b、及控制閘CLG的側面 SM3所包圍的領域中埋入有氧化矽膜OX2。因此，在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間，在未形成(配置)有絕緣膜MZ的領域中埋入有氧化矽膜OX2。
如此，在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間是存在有絕緣膜MZ及氧化矽膜OX2，氧化矽膜OX2是與絕緣膜MZ2，MZ3的端部T2b，T3b鄰接。
半導體領域MS及半導體領域MD是源極或汲極用的半導體領域。亦即，半導體領域MS是作為源極領域或汲極領域的一方機能的半導體領域，半導體領域MD是作為源極領域或汲極領域的另一方機能的半導體領域。在此，半導體領域MS是作為記憶格MC的源極領域機能的半導體領域，半導體領域MD是作為記憶格的汲極領域機能的半導體領域。另外，在此所述的源極領域與汲極領域是對應於記憶格MC的讀出動作時的源極領域及汲極領域。
半導體領域MS，MD是由被導入n型的雜質之半導體領域所成，分別具備LDD(lightly doped drain)構造。亦即，半導體領域MS是具有：n-型半導體領域EX1(延長領域)、及具有比n-型半導體領域EX1更高的雜質濃度的n+型半導體領域SD1。又，半導體領域MD是具有：n-型半導體領域EX2(延長領域)、及具有比n-型半導體領域EX2更高的雜質濃度的n+型半導體領 域SD2。n+型半導體領域SD1是比n-型半導體領域EX1更接合深度深，且雜質濃度高，又，n+型半導體領域SD2是比n-型半導體領域EX2更接合深度深，且雜質濃度高。
半導體領域MS是形成於在閘極長方向(記憶閘極電極MG的閘極長方向)與記憶閘極電極MG鄰接的位置的半導體基板SB。又，半導體領域MD是形成於在閘極長方向(控制閘極電極CG的閘極長方向)與控制閘CLG鄰接的位置的半導體基板SB。
在記憶閘極電極MG及控制閘CLG之未彼此鄰接的側的側面上形成有由絕緣膜所成的側壁間隔件(側壁、側壁絕緣膜)SW。亦即，在記憶閘極電極MG的側面SM2上、及控制閘CLG的側面SM4上形成有側壁間隔件SW。
n-型半導體領域EX1是對於記憶閘極電極MG的側面SM2自我整合地形成，n+型半導體領域SD1是對於記憶閘極電極MG的側面SM2上的側壁間隔件SW的側面(與接觸於記憶閘極電極MG的側相反側的側面)自我整合地形成。因此，低濃度的n-型半導體領域EX1是形成於記憶閘極電極MG的側面SM2上的側壁間隔件SW之下，高濃度的n+型半導體領域SD1是形成於低濃度的n-型半導體領域EX1的外側。因此，低濃度的n-型半導體領域EX1是形成與記憶電晶體的通道領域鄰接，高濃度的n+型半導體領域SD1是與低濃度的n-型半導體領域 EX1鄰接，形成從記憶電晶體的通道領域僅n-型半導體領域EX1的部分離間。
n-型半導體領域EX2是對於控制閘CLG的側面SM4自我整合地形成，n+型半導體領域SD2是對於控制閘CLG的側面SM4上的側壁間隔件SW的側面(與控制閘CLG接觸的側相反側的側面)自我整合地形成。因此，低濃度的n-型半導體領域EX2是形成於控制閘CLG的側面SM4上的側壁間隔件SW之下，高濃度的n+型半導體領域SD2是形成於低濃度的n-型半導體領域EX2的外側。因此，低濃度的n-型半導體領域EX2是形成與控制電晶體的通道領域鄰接，高濃度的n+型半導體領域SD2是與低濃度的n-型半導體領域EX2鄰接，形成從控制電晶體的通道領域僅n-型半導體領域EX2的部分離間。
在記憶閘極電極MG之下的半導體基板SB(p型阱PW)的表層部形成有記憶電晶體的通道領域，在控制閘極電極CG之下的半導體基板SB(p型阱PW)的表層部形成有控制電晶體的通道領域。在控制電晶體的通道形成領域中，控制電晶體的臨界值調整用的半導體領域(p型半導體領域或n型半導體領域)會因應所需而形成。並且，在記憶電晶體的通道形成領域中，記憶電晶體的臨界值調整用的半導體領域(p型半導體領域或n型半導體領域)會因應所需而形成。
n+型半導體領域SD1，SD2的上部與記憶閘極電極MG的上部是藉由自對準多晶矽化合物(Salicide： Self Aligned Silicide)技術等來形成金屬矽化物層SL。金屬矽化物層SL是例如由鈷矽化物層、鎳矽化物層或白金添加鎳矽化物層等所成。可藉由金屬矽化物層SL來使擴散電阻或接觸電阻低電阻化。
在記憶閘極電極MG的上部形成金屬矽化物層SL時，亦可將使構成記憶閘極電極MG的矽膜及其上的金屬矽化物層SL整合者視為記憶閘極電極MG。
並且，在n+型半導體領域SD1，SD2的上部形成金屬矽化物層SL，另一方面，在記憶閘極電極MG的上部不形成金屬矽化物層SL的情況也有可能。
又，如本實施形態般，控制閘CLG由控制閘極電極CG與蓋絕緣膜CP的層疊體所成時，除了用以連接柱塞PG的接觸部(在此是未被圖示)，在控制閘極電極CG的上面是以蓋絕緣膜CP所覆蓋，因此在控制閘極電極CG上相當於金屬矽化物層SL者是未被形成。其他的形態，不形成蓋絕緣膜CP時，由於在控制閘極電極CG上，蓋絕緣膜CP是未被形成，因此亦可在控制閘極電極CG的上部形成有金屬矽化物層SL。
又，若金屬矽化物層SL不需要，則亦可省略其形成。
在半導體基板SB上，以能覆蓋控制閘CLG、記憶閘極電極MG及側壁間隔件SW的方式，形成有層間絕緣膜IL1作為絕緣膜。層間絕緣膜IL1是氧化矽膜的單體膜、或由氮化矽膜與在該氮化矽膜上形成比該氮化矽膜 更厚的氧化矽膜的層疊膜等所成。層間絕緣膜IL1的上面是被平坦化。
在層間絕緣膜IL1中形成有接觸孔(貫通孔)CT，在接觸孔CT內形成有導電性的柱塞(接觸柱塞)PG作為連接用的導電體部。
接觸孔CT及被埋入於此的柱塞PG是形成於n+型半導體領域SD1，SD2、控制閘CLG及記憶閘極電極MG的上等。在接觸孔CT的底部露出半導體基板SB的主面的一部分，例如n+型半導體領域SD1，SD2(的表面上的金屬矽化物層SL)的一部分、控制閘極電極CG的接觸部(的表面上的金屬矽化物層SL)的一部分、記憶閘極電極MG的接觸部(的表面上的金屬矽化物層SL)的一部分等。而且，柱塞PG會被連接至該露出部。另外，在圖1中顯示，n+型半導體領域SD2的表面上的金屬矽化物層SL的一部分會在接觸孔CT的底部露出，而與填埋該接觸孔CT的柱塞PG電性連接之剖面。
在被埋入柱塞PG的層間絕緣膜IL1上形成有配線M1。配線M1是例如鑲嵌配線，被埋入形成於層間絕緣膜IL1上的絕緣膜IL2中所設的配線溝。配線M1是經由柱塞PG來與記憶電晶體的源極領域(半導體領域MS)、控制電晶體的汲極領域(半導體領域MD)、控制閘極電極CG或記憶閘極電極MG等電性。另外，在圖1中是顯示經由柱塞PG來電性連接至控制電晶體的汲極領域(半導體領域MD)的配線M1，作為配線M1的例子。
雖比配線M1更上層的配線及絕緣膜也被形成，但在此是其圖示及說明省略。並且，配線M1及更上層的配線是不限於鑲嵌配線(埋入配線)，亦可使配線用的導電體膜圖案化來形成，例如亦可採用鎢配線或鋁配線等。
<有關半導體裝置的動作>
其次，參照圖4說明有關非揮發性的記憶格MC的動作例。
圖4是表示「寫入」、「消去」及「讀出」時之往選擇記憶格的各部位的電壓的施加條件之一例的表。在圖4的表中顯示分別在「寫入」、「消去」及「讀出」時，施加於圖1~圖3所示那樣的記憶格(選擇記憶格)的各部位之電壓(Vd，Vcg，Vmg，Vs，Vb。在此，電壓Vmg是施加於記憶閘極電極MG的電壓Vmg。又，電壓Vs是施加於半導體領域MS(源極領域)的電壓Vs。又，電壓Vcg是施加於控制閘極電極CG的電壓Vcg。又，電壓Vd是施加於半導體領域MD(汲極領域)的電壓Vd。又，基極電壓Vb是施加於p型阱PW的基極電壓Vb。另外，在圖4的表所示者是電壓的施加條件的合適的一例，並非限於此，亦可因應所需實施各種變更。並且，在本實施形態中，將往記憶電晶體的絕緣膜MZ中的電荷積蓄部(在此是絕緣膜MZ2)之電子的注入定義為「寫入」，將電洞(hole)的注入定義為「消去」。
寫入方式是可適用被稱為所謂的SSI(Source Side Injection：源極側注入)方式，以源極側注入之熱電子注入來進行寫入的寫入方式(熱電子注入寫入方式)。
SSI方式的寫入，是例如將圖4的「寫入」的欄所示那樣的電壓施加於進行寫入的選擇記憶格的各部位，對選擇記憶格的絕緣膜MZ中的電荷積蓄層(在此是絕緣膜MZ2)注入電子，藉此進行寫入。此時，熱電子是在2個閘極電極(記憶閘極電極MG及控制閘極電極CG)間之下的通道領域(源極、汲極間)產生，對記憶閘極電極MG之下的絕緣膜MZ中的電荷積蓄層(在此是絕緣膜MZ2)注入熱電子。因此，SSI方式是在絕緣膜MZ的控制閘極電極CG側注入電子。被注入的熱電子(電子)是在絕緣膜MZ中的電荷積蓄層(在此是絕緣膜MZ2)的捕捉準位被捕獲，其結果，記憶電晶體的臨界值電壓會上昇。亦即，記憶電晶體是成為寫入狀態。
消去方式是可適用被稱為所謂的FN方式，藉由FN(Fowler Nordheim)穿隧來進行消去的消去方式(穿隧消去方式)。
FN方式的消去，是例如將圖4的「消去」的欄所示那樣的電壓(Vmg為正電壓，Vd，Vcg，Vs，Vb為零伏特)施加於進行消去的選擇記憶格的各部位，在選擇記憶格中，使電洞(hole)從記憶閘極電極MG穿隧而注入至絕緣膜MZ中的電荷積蓄層(在此是絕緣膜MZ2)，藉此進行消去。此時，電洞是從記憶閘極電極 MG藉由FN穿隧(FN穿隧效應)來穿隧絕緣膜MZ3而注入至絕緣膜MZ中，在絕緣膜MZ中的電荷積蓄層(在此是絕緣膜MZ2)的捕捉準位被捕獲，其結果，記憶電晶體的臨界值電壓會降低(成為消去狀態)。
在讀出時，是例如將圖4的表的「讀出」的欄所示那樣的電壓施加於進行讀出的選擇記憶格的各部位。藉由將施加於讀出時的記憶閘極電極MG的電壓Vmg形成寫入狀態的記憶電晶體的臨界值電壓與消去狀態的記憶電晶體的臨界值電壓之間的值，可判別寫入狀態與消去狀態。
並且，消去方式，亦有被稱為所謂的BTBT方式，藉由BTBT(Band-To-Band Tunneling：帶間隧道現象)之熱電洞注入來進行消去的消去方式(熱電洞注入消去方式)。BTBT方式的消去，是從半導體基板(SB)側注入藉由BTBT(Band-To-Band Tunneling)所產生的電洞(hole)至絕緣膜MZ中的電荷積蓄層(在此是絕緣膜MZ2)，藉此進行消去。
然而，在本實施形態中，消去方式不是BTBT方式(BTBT消去方式)，而是使用FN方式(穿隧消去方式)為理想。消去時的消費電流(消費電力)是FN方式(穿隧消去方式)要比BTBT方式(BTBT消去方式)更少。在本實施形態中，藉由使用FN方式(穿隧消去方式)作為消去方式，亦即，從記憶閘極電極MG藉由穿隧來將電洞注入至絕緣膜MZ的絕緣膜MZ2，藉此進行選擇 記憶格的消去，可減低消去時的消費電流(消費電力)。
<有關半導體裝置的製造工程>
其次，說明有關本實施形態的半導體裝置的製造方法。
圖5及圖6是表示本實施形態的半導體裝置的製造工程的一部分的製程流程圖。圖7~圖22是本實施形態的半導體裝置的製造工程中的要部剖面圖。
如圖7所示般，首先，預備(準備)例如由具有1~10Ωcm程度的比電阻的p型的單結晶矽等所成的半導體基板(半導體晶圓)SB(圖5的步驟S1)。然後，在半導體基板SB的主面形成規定(劃定)活性領域的元件分離領域(在此是未被圖示)。元件分離領域是例如可藉由STI(Shallow Trench Isolation)法等所形成。
其次，在記憶格形成領域的半導體基板SB形成p型阱PW(圖5的步驟S2)。p型阱PW是可藉由離子注入法所形成，從半導體基板SB的主面形成至預定的深度。
其次，藉由稀釋氟酸洗浄等來清浄化半導體基板SB(p型阱PW)的表面之後，如圖8所示般，在半導體基板SB的主面(p型阱PW的表面)形成控制電晶體的閘極絕緣膜用的絕緣膜GF(圖5的步驟S3)。
絕緣膜GF是由氧化矽膜等所成，可利用熱氧化等來形成。此時的氧化處理，亦可使用ISSG(In Situ Steam Generation)氧化。絕緣膜GF的形成膜厚是例如可為2~5nm程度。
其次，在半導體基板SB的主面全面上，亦即絕緣膜GF上，形成(堆積)矽膜PS1，作為控制閘極電極CG形成用的導電體膜(圖5的步驟S4)。
矽膜PS1是由多結晶矽膜所成，可利用CVD(Chemical Vapor Deposition)法等來形成。矽膜PS1的膜厚(堆積膜厚)是例如可為50~150nm程度。成膜時是形成矽膜PS1作為非晶質矽膜之後，亦可在之後的熱處理，將由非晶質矽膜所成的矽膜PS1改變成由多結晶矽膜所成的矽膜PS1。並且，矽膜PS1是在成膜時可藉由導入雜質或在成膜後離子注入雜質等來作為低電阻的半導體膜(摻雜的多晶矽膜)。
其次，在半導體基板SB的主面全面上，亦即矽膜PS1上形成(堆積)絕緣膜ZM1(圖5的步驟S5)。
絕緣膜ZM1是用以形成蓋絕緣膜CP的絕緣膜。絕緣膜ZM1是例如由氮化矽膜等所成，可利用CVD法等來形成。絕緣膜ZM1的堆積膜厚是例如可為30~100nm程度。藉由進行步驟S4，S5，成為形成有矽膜PS1與矽膜PS1上的絕緣膜ZM1之層疊膜的狀態。
其次，如圖9所示般，利用光微影技術法及乾蝕刻法來使矽膜PS1與矽膜PS1上的絕緣膜ZM1的層疊膜圖案化，藉此形成由具有控制閘極電極CG及控制閘 極電極CG上的蓋絕緣膜CP之層疊體所成的控制閘CLG(圖5的步驟S6)。
控制閘極電極CG是由被圖案化的矽膜PS1所成，蓋絕緣膜CP是由被圖案化的絕緣膜ZM1所成。控制閘CLG是由控制閘極電極CG及控制閘極電極CG上的蓋絕緣膜CP所成，在半導體基板SB(p型阱PW)上隔著絕緣膜GF來形成。因此，控制閘極電極CG是在半導體基板SB(p型阱PW)上隔著絕緣膜GF來形成。控制閘極電極CG與蓋絕緣膜CP是平面視具有幾乎相同的平面形狀，平面視重疊。
在形成記憶格的領域中，以控制閘CLG所覆蓋的部分以外的絕緣膜GF，亦即成為閘極絕緣膜的部分以外的絕緣膜GF是可藉由在步驟S6進行的乾蝕刻、或其乾蝕刻後藉由進行濕蝕刻來除去。
如此，藉由步驟S3，S4，S5，S6，在半導體基板SB上隔著絕緣膜GF來形成具有控制閘極電極CG及控制閘極電極CG上的蓋絕緣膜CP之控制閘CLG。
並且，亦可省略步驟S5(絕緣膜ZM1形成工程)。此情況，在步驟S6，矽膜PS1會被圖案化而形成有控制閘極電極CG，相當於蓋絕緣膜CP者是未被形成。
其次，進行洗浄處理，將半導體基板SB的主面清浄化處理之後，如圖10所示般，在半導體基板SB的主面全面，亦即在半導體基板SB的主面(表面)上與控 制閘CLG的表面(上面及側面)上形成絕緣膜MZ(圖5的步驟S7)。
絕緣膜MZ是記憶電晶體的閘極絕緣膜用的絕緣膜，在內部具有電荷積蓄層的絕緣膜。此絕緣膜MZ是由具有絕緣膜MZ1、及形成於絕緣膜MZ1上的絕緣膜MZ2、以及形成於絕緣膜MZ2上的絕緣膜MZ3之層疊膜(層疊絕緣膜)所成。
因此，步驟S7的絕緣膜MZ形成工程是包含絕緣膜MZ1形成工程、絕緣膜MZ2形成工程、及絕緣膜MZ3形成工程。在步驟S7是進行絕緣膜MZ1形成工程，然後，進行絕緣膜MZ2形成工程，然後，進行絕緣膜MZ3形成工程。
說明有關步驟S7的絕緣膜MZ形成工程的具體例。步驟S7的絕緣膜MZ形成工程具體而言可如其次般進行。
亦即，首先，在半導體基板SB的表面上，亦即p型阱PW1的表面上形成絕緣膜MZ1。
絕緣膜MZ1是由氧化矽膜所構成，可藉由氧化處理(熱氧化處理)所形成。此時的氧化處理(熱氧化處理)是若使用ISSG氧化，則更理想。作為絕緣膜MZ1的氧化矽膜的膜厚(形成膜厚)是例如可設為3~6nm程度。亦可藉由CVD法來形成作為絕緣膜MZ1的氧化矽膜。
但，作為絕緣膜MZ1的氧化矽膜是藉由氧化 處理(熱氧化處理)要比CVD法還理想，藉由ISSG氧化來形成是特別理想。藉此，被形成的氧化矽膜的膜質會提升(形成緻密的膜)，因此可使絕緣膜MZ的電荷保持特性更提升。
然後，在絕緣膜MZ1上形成絕緣膜MZ2。絕緣膜MZ2是由氮化矽膜所成，可利用CVD法等來形成。成膜用的氣體是例如可使用二氯矽烷(H2SiCl2)氣體作為矽源(矽來源氣體)，使用氨(NH3)氣體作為氮源(氮來源氣體)。被形成的氮化矽膜(絕緣膜MZ2)是在膜中具有多量的捕捉準位。作為絕緣膜MZ2的氮化矽膜的膜厚(形成膜厚)是例如可為4~10nm程度。
然後，在絕緣膜MZ2上形成絕緣膜MZ3。絕緣膜MZ3是由氧氮化矽膜所成，可利用CVD法等來形成。成膜用的氣體是例如可使用二氯矽烷(H2SiCl2)氣體作為矽源(矽來源氣體)，使用一氧化二氮(N2O)氣體作為氧源(氧來源氣體)，使用氨(NH3)氣體作為氮源(氮來源氣體)。作為絕緣膜MZ3的氧氮化矽膜的膜厚(形成膜厚)是例如可為5~15nm程度。作為絕緣膜MZ3的氧氮化矽膜的折射率(根據He-Ne雷射)是例如可為1.5~1.7程度。
如此進行步驟S7，在半導體基板SB上，以能覆蓋控制閘CLG的方式形成有絕緣膜MZ。
其次，如圖11所示般，在半導體基板SB的主面全面上，亦即絕緣膜MZ上，以能覆蓋控制閘CLG 的方式形成(堆積)矽膜PS2作為記憶閘極電極MG形成用的導電體膜(圖5的步驟S8)。
矽膜PS2是由多結晶矽膜所成，可利用CVD法等來形成。矽膜PS2的膜厚(堆積膜厚)是例如可為30~100nm程度。成膜時是形成矽膜PS2作為非晶質矽膜之後，亦可在之後的熱處理，將由非晶質矽膜所成的矽膜PS2改變成由多結晶矽膜所成的矽膜PS2。矽膜PS2是被導入p型雜質之摻雜的多晶矽膜、或意圖地不導入雜質之不摻雜(非摻雜)的多晶矽膜為理想。在矽膜PS2中導入p型雜質時，亦可以矽膜PS2的成膜後的離子注入來對矽膜PS2導入p型雜質，但亦可在矽膜PS2的成膜時對矽膜PS2導入p型雜質。
其次，藉由各向異性蝕刻技術，將矽膜PS2回蝕(蝕刻、乾蝕刻、各向異性蝕刻)(圖5的步驟S9)。
在此步驟S9的回蝕工程中，僅矽膜PS2的堆積膜厚的部分，藉由各向異性蝕刻來回蝕矽膜PS2，藉此在控制閘CLG的雙方的側壁上隔著絕緣膜MZ來使矽膜PS2殘存成側壁間隔件狀，除去其他的領域的矽膜PS2。藉此，如圖12所示般，控制閘CLG的雙方的側面SM3，SM4之中，在一方的側面SM3上隔著絕緣膜MZ藉由殘存成側壁間隔件狀的矽膜PS2來形成記憶閘極電極MG，且在另一方的側面SM4上隔著絕緣膜MZ藉由殘存成側壁間隔件狀的矽膜PS2來形成矽間隔件SP。記憶閘極電 極MG是在絕緣膜MZ上，形成隔著絕緣膜MZ來與控制閘CLG相鄰。一旦進行矽膜PS2的回蝕工程來形成記憶閘極電極MG及矽間隔件SP，則未以記憶閘極電極MG及矽間隔件SP所覆蓋的領域的絕緣膜MZ會露出。
其次，利用光微影技術技術來將記憶閘極電極MG覆蓋且矽間隔件SP露出那樣的光阻劑圖案(未圖示)形成於半導體基板SB上之後，藉由以此光阻劑圖案作為蝕刻遮罩的乾蝕刻來除去矽間隔件SP(圖5的步驟S10)。之後，除去此光阻劑圖案，在圖13中顯示此階段。藉由此蝕刻工程，如圖13所示般，矽間隔件SP會被除去，但記憶閘極電極MG是以光阻劑圖案所覆蓋，因此未被蝕刻而殘存。
其次，如圖14所示般，藉由蝕刻來除去絕緣膜MZ的絕緣膜MZ3之中，未以記憶閘極電極MG所覆蓋露出的部分(圖6的步驟S11)。
在此步驟S11的蝕刻工程中，未以記憶閘極電極MG所覆蓋露出的部分的絕緣膜MZ3被蝕刻而除去之後也繼續預定時間蝕刻。藉此，位於記憶閘極電極MG與控制閘CLG之間的絕緣膜MZ3的上部會被蝕刻，且位於記憶閘極電極MG與半導體基板SB(p型阱PW)之間的絕緣膜MZ3的一部分會被側蝕刻。因此，在步驟S11的蝕刻工程中，絕緣膜MZ3之中，不僅未以記憶閘極電極MG所覆蓋露出的部分的絕緣膜MZ3，連在記憶閘極電極MG的下面與半導體基板SB(p型阱PW)之間存在的 絕緣膜MZ3的一部分也被除去。
因此，一旦進行步驟S11的蝕刻工程，則在記憶閘極電極MG的下面與半導體基板SB(p型阱PW)之間，絕緣膜MZ3的端部(T3a)是形成比記憶閘極電極MG的側面SM2更後退至內側(側面SM1側)的狀態。因此，成為在記憶閘極電極MG之下形成有空洞(空間、間隙)CAV1的狀態。並且，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ3的端部(T3b)是形成比記憶閘極電極MG的上面更後退至下側的狀態。因此，成為在記憶閘極電極MG與控制閘CLG之間形成有空洞(空間、間隙)CAV2的狀態。
亦即，在記憶閘極電極MG的正下面，被除去絕緣膜MZ3的部分會成為空洞CAV1，在記憶閘極電極MG與控制閘CLG之間，被除去絕緣膜MZ3的部分會成為空洞CAV2。另外，在記憶閘極電極MG的側面SM2側，空洞CAV1是被開於外部，且在記憶閘極電極MG的上面側，空洞CAV2是被開於外部。因此，空洞CAV1，CAV2的各自不是閉空間，而是開空間。在此階段，空洞CAV1的上面是藉由記憶閘極電極MG的下面所形成，空洞CAV1的下面是藉由絕緣膜MZ2的上面所形成，空洞CAV1的側面是藉由絕緣膜MZ3的端部所形成。
記憶閘極電極MG的下面與半導體基板SB(p型阱PW)之間的絕緣膜MZ3的端部(T3a)的位置是可藉由調整步驟S11的蝕刻時間等來控制。例如，若步 驟S11的蝕刻時間短，則位於記憶閘極電極MG之下的部分的絕緣膜MZ3的側蝕刻量少，因此絕緣膜MZ3的端部(T3a)的位置是接近記憶閘極電極MG的側面SM2的位置。另一方面，若步驟S11的蝕刻時間長，則位於記憶閘極電極MG之下的部分的絕緣膜MZ3的側蝕刻量多，因此絕緣膜MZ3的端部(T3a)的位置是遠離記憶閘極電極MG的側面SM2的位置。
在步驟S11的蝕刻工程中，是進行各向同性的蝕刻，較理想是進行濕蝕刻。此時，使用可選擇性地蝕刻絕緣膜MZ3那樣的蝕刻液為理想。亦即，使用絕緣膜MZ3的蝕刻速度比記憶閘極電極MG及絕緣膜MZ2的蝕刻速度更大那樣的蝕刻液為理想。換言之，使用絕緣膜MZ3容易被蝕刻，相較於此，記憶閘極電極MG及絕緣膜MZ2難被蝕刻那樣的蝕刻液為理想。在步驟S11使用的蝕刻液是例如可適用氟酸等。
其次，如圖15所示般，藉由蝕刻來除去絕緣膜MZ的絕緣膜MZ2之中，未以記憶閘極電極MG所覆蓋露出的部分(圖6的步驟S12)。
在此步驟S12的蝕刻工程中，不僅未以記憶閘極電極MG所覆蓋露出的部分的絕緣膜MZ2被蝕刻除去，連在空洞CAV1，CAV2露出的絕緣膜MZ2也被蝕刻除去。亦即，在步驟S12的蝕刻工程中，未以絕緣膜MZ3所覆蓋露出的部分的絕緣膜MZ2被蝕刻除去。
在步驟S12的蝕刻工程中，進行各向同性的 蝕刻，較理想是進行濕蝕刻。此時，使用可選擇性蝕刻絕緣膜MZ2那樣的蝕刻液為理想。亦即，使用絕緣膜MZ2的蝕刻速度比記憶閘極電極MG及絕緣膜MZ1，MZ3的蝕刻速度更大那樣的蝕刻液為理想。換言之，使用絕緣膜MZ2容易被蝕刻，相較於此，記憶閘極電極MG及絕緣膜MZ1，MZ3難被蝕刻那樣的蝕刻液為理想。在步驟S12使用的蝕刻液是例如可適用熱磷酸等。
在步驟S12中，由於在空洞CAV1，CAV2內也侵入蝕刻液(乾蝕刻時是蝕刻劑)，因此在記憶閘極電極MG之下、及記憶閘極電極MG與控制閘CLG之間，未以絕緣膜MZ3所覆蓋而在空洞CAV1，CAV2露出的部分的絕緣膜MZ2也被蝕刻除去。在步驟S12中，若蝕刻時間不過長，則在記憶閘極電極MG之下，未以絕緣膜MZ3所覆蓋而在空洞CAV1露出的部分的絕緣膜MZ2會被蝕刻除去，但以絕緣膜MZ3所覆蓋的部分的絕緣膜MZ2是未被蝕刻，絕緣膜MZ2的端部(T2a)的位置是與絕緣膜MZ3的端部(T3a)的位置幾乎相同。因此，一旦進行步驟S11的蝕刻工程及步驟S12的蝕刻工程，則位於記憶閘極電極MG與半導體基板SB(p型阱PW)之間的絕緣膜MZ3，MZ2的各端部(T3a，T2a)是形成位於比記憶閘極電極MG的側面SM2更內側(側面SM1側)的狀態。
一旦進行步驟S12，則在記憶閘極電極MG的正下面，絕緣膜MZ2會被除去，藉此空洞CAV1會被擴 大，在步驟S11，S12被除去絕緣膜MZ3，MZ2的領域全體會成為空洞CAV1。並且，一旦進行步驟S12，則在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ2會被除去，藉此空洞CAV2會被擴大，在步驟S11，S12被除去絕緣膜MZ3，MZ2的領域全體會成為空洞CAV2。在步驟S12終了的階段也是在記憶閘極電極MG的側面SM2側，空洞CAV1被開於外部，且在記憶閘極電極MG的上面側，空洞CAV2被開於外部，因此空洞CAV1，CAV2的各自不是閉空間，而是開空間。在步驟S12終了的階段，空洞CAV1的上面是藉由記憶閘極電極MG的下面來形成，空洞CAV1的下面是藉由絕緣膜MZ1的上面來形成，空洞CAV1的側面是藉由絕緣膜MZ2，MZ3的端部(T2a，T3a)來形成。
其次，如圖16所示般，在半導體基板SB的主面(主面全面)上，亦即絕緣膜MZ1上，以能覆蓋控制閘CLG及記憶閘極電極MG的方式形成氧化矽膜OX作為絕緣膜(圖6的步驟S13)。
氧化矽膜OX較理想是可藉由CVD法來形成。例如，可適用HTO(High Temperature Oxide)膜作為氧化矽膜OX，該HTO膜是使用二氯矽烷(SiH2Cl2)及亞氧化氮(N2O)等作為原料氣體，以CVD法所形成。在此，所謂HTO膜(高溫氧化膜)是對應於利用CVD法在700~900℃程度的高溫被成膜的氧化矽膜。
在步驟S13，是以空洞CAV1內埋入氧化矽膜 OX的方式，形成氧化矽膜OX。因此，利用埋入性良好的CVD法來形成氧化矽膜OX為理想，此觀點也可適用以HTO膜作為氧化矽膜OX。依據空洞CAV1的高度(對應於絕緣膜MZ2，MZ3的厚度的合計)，氧化矽膜OX的膜厚(堆積膜厚)例如可設為10~30nm程度。另外，為了空洞CAV1內能以氧化矽膜OX埋入，氧化矽膜OX的膜厚(堆積膜厚)是按照空洞CAV1的高度(對應於絕緣膜MZ2，MZ3的厚度的合計)來設定，若空洞CAV1的高度大，則因應於此，氧化矽膜OX的膜厚(堆積膜厚)也大。一旦在步驟S13形成氧化矽膜OX，則氧化矽膜OX是被形成於絕緣膜MZ1上及記憶閘極電極MG的露出表面上，且形成埋入記憶閘極電極MG之下的空洞CAV1內、及記憶閘極電極MG與控制閘CLG之間的空洞CAV2內的狀態。
其次，如圖17所示般，藉由蝕刻來除去未以記憶閘極電極MG所覆蓋露出的部分的氧化矽膜OX及絕緣膜MZ1(圖6的步驟S14)。
在步驟S14的蝕刻工程中，是進行各向同性的蝕刻，較理想是進行濕蝕刻。此時，使用可選擇性地蝕刻氧化矽膜OX及絕緣膜MZ1那樣的蝕刻液為理想。亦即，使用氧化矽膜OX及絕緣膜MZ1的各蝕刻速度比記憶閘極電極MG及半導體基板SB的蝕刻速度更大那樣的蝕刻液為理想。換言之，使用氧化矽膜OX及絕緣膜MZ1容易被蝕刻，相較於此，記憶閘極電極MG及半導體基板 SB難被蝕刻那樣的蝕刻液為理想。在步驟S14使用的蝕刻液是例如可適用氟酸等。
又，由於氧化矽膜OX及絕緣膜MZ1皆由氧化矽所成，因此在步驟S14是可用同蝕刻工程來蝕刻氧化矽膜OX及絕緣膜MZ1。
在步驟S14的蝕刻工程中，未以記憶閘極電極MG所覆蓋露出的部分的氧化矽膜OX被蝕刻除去，氧化矽膜OX被除去而露出的部分的絕緣膜MZ1會被蝕刻除去。然而，填埋空洞CAV1內的部分的氧化矽膜OX是在步驟S14未被除去使殘存。
亦即，在上述步驟S11中，是以位於記憶閘極電極MG與半導體基板SB之間的部分的絕緣膜MZ3能某程度被側蝕刻的方式，設定蝕刻時間，但在步驟S14中，是以位於記憶閘極電極MG與半導體基板SB之間的部分的氧化矽膜OX及絕緣膜MZ1不太被側蝕刻的方式，設定蝕刻時間。藉此，在步驟S14的蝕刻終了的階段，可取得在空洞CAV1內埋入氧化矽膜OX，被埋入空洞CAV1內的氧化矽膜OX存在於記憶閘極電極MG之下的狀態。在被埋入空洞CAV1內的氧化矽膜OX之下殘存絕緣膜MZ1。
另外，在步驟S14中，使填埋空洞CAV1內的部分的氧化矽膜OX殘存雖重要，但隨之，填埋空洞CAV2內的部分的氧化矽膜OX也不被除去殘存。
在記憶閘極電極MG與半導體基板SB之間的 空洞CAV1內被埋入殘存的氧化矽膜OX會成為上述氧化矽膜OX1，在記憶閘極電極MG與控制閘CLG之間的空洞CAV2內被埋入殘存的氧化矽膜OX會成為上述氧化矽膜OX2。亦即，在空洞CAV1內被埋入的氧化矽膜OX1與在空洞CAV2內被埋入的氧化矽膜OX2是可藉由相同的膜(亦即共通的氧化矽膜OX)來形成。
因此，一旦進行步驟S11，S12，S13，S14，則未以記憶閘極電極MG所覆蓋露出的部分的絕緣膜MZ會被除去，且介於記憶閘極電極MG與半導體基板SB之間的絕緣膜MZ的一部分會被除去，可取得在記憶閘極電極MG與半導體基板SB之間的絕緣膜MZ被除去的領域中埋入氧化矽膜OX(OX1)的構造。亦即，在記憶閘極電極MG之下與記憶閘極電極MG及控制閘CLG間殘存絕緣膜MZ，但在記憶閘極電極MG之下，絕緣膜MZ2，MZ3的端部(T2a，T3a)是位於比記憶閘極電極MG的側面SM2更內側(側面SM1側)，可取得在絕緣膜MZ2，MZ3不存在的領域中埋入氧化矽膜OX(OX1)的構造。並且，在記憶閘極電極MG與控制閘CLG之間也是絕緣膜MZ3，MZ2的一部分會被除去，可取得在被除去絕緣膜MZ3，MZ2的領域中埋入氧化矽膜OX(OX2)的構造。
其次，利用離子注入法等，以控制閘CLG及記憶閘極電極MG作為遮罩(離子注入阻止遮罩)使用，將n型的雜質導入半導體基板SB(p型阱PW)，藉此如 圖18所示般，形成n-型半導體領域EX1，EX2(圖6的步驟S15)。
此時，n-型半導體領域EX1是自我整合形成於記憶閘極電極MG的側面SM2。又，n-型半導體領域EX2是自我整合形成於控制閘CLG的側面SM4。n-型半導體領域EX1及n-型半導體領域EX2是可在相同的離子注入工程形成，但亦可在不同的離子注入工程形成。又，為了抑制短通道效應，亦可以能夠包圍n-型半導體領域EX1及n-型半導體領域EX2的方式，更形成袋狀注入領域或環形注入領域。
其次，如圖19所示般，在控制閘CLG及記憶閘極電極MG的側面SM4，SM2上形成由絕緣膜所成的側壁間隔件SW，作為側壁絕緣膜(圖6的步驟S16)。
為了形成側壁間隔件SW，首先，在半導體基板SB的主面全面上，以能覆蓋控制閘CLG及記憶閘極電極MG的方式，形成側壁間隔件SW形成用的絕緣膜。此側壁間隔件SW形成用的絕緣膜是氧化矽膜為理想，可利用CVD法等來形成。側壁間隔件SW形成用的絕緣膜的膜厚是例如可設為40~100nm程度。然後，藉由各向異性蝕刻技術來回蝕該側壁間隔件SW形成用的絕緣膜，藉此可形成側壁間隔件SW。側壁間隔件SW是形成於控制閘CLG的側面之中，與隔著絕緣膜MZ來和記憶閘極電極MG鄰接的側的側面相反側的側面SM4上、及記憶閘極電極MG的側面之中，與隔著絕緣膜MZ來和控制閘 CLG鄰接的側的側面相反側的側面SM2上。
其次，利用離子注入法等，以控制閘CLG及記憶閘極電極MG以及該等的側面上的側壁間隔件SW作為遮罩(離子注入阻止遮罩)使用，將n型的雜質導入至半導體基板SB(p型阱PW)，藉此形成n+型半導體領域SD1，SD2(圖6的步驟S17)。
此時，n+型半導體領域SD1是自我整合形成於記憶閘極電極MG的側面SM2上的側壁間隔件SW，n+型半導體領域SD2是自我整合形成於控制閘CLG的側面SM4上的側壁間隔件SW。藉此，形成LDD構造。n+型半導體領域SD1及n+型半導體領域SD2是可在相同的離子注入工程形成，但亦可在不同的離子注入工程形成。
如此，藉由n-型半導體領域EX1及更高雜質濃度的n+型半導體領域SD1來形成作為記憶電晶體的源極領域機能的n型的半導體領域MS，藉由n-型半導體領域EX2及更高雜質濃度的n+型半導體領域SD2來形成作為控制電晶體的汲極領域機能的n型的半導體領域MD。
其次，進行用以使被導入至源極及汲極用的半導體領域(n-型半導體領域EX1，EX2及n+型半導體領域SD1，SD2)等的雜質活化的熱處理之活化退火(圖6的步驟S18)。
如此，形成非揮發性記憶體的記憶格MC。
其次，藉由進行自對準多晶矽化合物製程，如圖20所示般，形成金屬矽化物層SL。金屬矽化物層 SL是可形成在n+型半導體領域SD1，SD2及記憶閘極電極MG的上部。金屬矽化物層SL是可如其次般形成。
在包含n+型半導體領域SD1，SD2及記憶閘極電極MG的各上面上之半導體基板SB的主面全面上，以能覆蓋控制閘CLG、記憶閘極電極MG及側壁間隔件SW的方式形成金屬膜。此金屬膜是例如由鈷(Co)膜、鎳(Ni)膜、或鎳白金合金膜等所成。然後，藉由對於半導體基板SB實施熱處理，可使n+型半導體領域SD1，SD2及記憶閘極電極MG的各上層部與金屬膜反應。藉此，如圖20所示般，在n+型半導體領域SD1，SD2及記憶閘極電極MG的各上部分別形成矽與金屬的反應層之金屬矽化物層SL。然後，除去未反應的金屬膜。在圖20中顯示此階段的剖面圖。除去未反應的金屬膜之後，更亦可進行熱處理。
其次，如圖21所示般，在半導體基板SB的主面全面上，以能覆蓋控制閘CLG、記憶閘極電極MG及側壁間隔件SW的方式，形成層間絕緣膜IL1作為絕緣膜。層間絕緣膜IL1的形成後，因應所需，利用CMP(Chemical Mechanical Polishing：化學機械研磨)法等來使層間絕緣膜IL1的上面平坦化。
其次，利用光微影技術法，以形成於層間絕緣膜IL1上的光阻劑圖案(未圖示)作為蝕刻遮罩，乾蝕刻層間絕緣膜IL1，藉此在層間絕緣膜IL1形成接觸孔CT。
其次，在接觸孔CT內，形成由鎢(W)等所構成的導電性的柱塞PG，作為連接用的導電體部。
為了形成柱塞PG，例如在包含接觸孔CT的底部及側壁上之層間絕緣膜IL1上形成屏障導體膜。此屏障導體膜是例如由鈦膜、氮化鈦膜、或該等的層疊膜所成。然後，以能填埋接觸孔CT的方式，在該屏障導體膜上形成由鎢膜等所成的主導體膜之後，藉由CMP法或回蝕法等來除去層間絕緣膜IL1上的不要的主導體膜及屏障導體膜，藉此可形成柱塞PG。另外，為了圖面的簡略化，而在上述圖1及圖21中，將構成柱塞PG的屏障導體膜及主導體膜一體化顯示。
其次，在被埋入柱塞PG的層間絕緣膜IL1上形成第1層的配線之配線M1。
首先，如圖22所示般，在被埋入柱塞PG的層間絕緣膜IL1上形成絕緣膜IL2。絕緣膜IL2是亦可以複數的絕緣膜的層疊膜來形成。然後，藉由以光阻劑圖案(未圖示)作為蝕刻遮罩的乾蝕刻，在絕緣膜IL2的預定的領域形成配線溝之後，在包含配線溝的底部及側壁上的絕緣膜IL2上形成屏障導體膜。此屏障導體膜是例如由氮化鈦膜、鉭膜或氮化鉭膜等所成。然後，藉由CVD法或濺射法等，在屏障導體膜上形成銅的種層，再利用電解電鍍法等，在種層上形成銅電鍍膜，而藉由銅電鍍膜來埋入配線溝的內部。然後，藉由CMP法來除去配線溝以外的領域的主導體膜(銅電鍍膜及種層)及屏障導體膜，形成 以被埋入配線溝的銅作為主導電材料的第1層的配線M1。在上述圖1及圖22中，為了圖面的簡略化，配線M1是將屏障導體膜、種層及銅電鍍膜一體化顯示。
之後，藉由雙重鑲嵌法等來形成第2層以後的配線，但在此是圖示及其說明省略。並且，配線M1及更上層的配線是不限於鑲嵌配線，亦可使配線用的導電體膜圖案化來形成，例如亦可設為鎢配線或鋁配線等。
如以上般，製造本實施形態的半導體裝置。
<有關檢討例>
圖23是表示本發明者所檢討的檢討例的記憶格MC101的部分擴大剖面圖，顯示相當於上述圖2的領域。
在圖23所示的檢討例的記憶格MC101中，在記憶閘極電極MG的下面與半導體基板SB之間的全領域、及記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間的全領域中，具有絕緣膜MZ101、絕緣膜MZ102及絕緣膜MZ103的層疊構造之絕緣膜MZ100會被連續性地形成。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ101，MZ102，MZ103的各端部(端面)的位置是與記憶閘極電極MG的側面SM2一致(整合)。並且，在記憶閘極電極MG的側面SM1與控制閘CLG的側面SM3之間，絕緣膜MZ101，MZ102，MZ103的各端部(端面)的位置是與記憶閘極電極MG的上面一致(整合)。因此，在圖23所示的檢討 例的記憶格MC101中，相當於上述氧化矽膜OX1，OX2者未被形成。
絕緣膜MZ100是由絕緣膜MZ101、絕緣膜MZ101上的絕緣膜MZ102、及絕緣膜MZ102上的絕緣膜MZ103之層疊膜所成。然後，絕緣膜MZ101是由氧化矽膜所成，絕緣膜MZ102是由氮化矽膜所成，絕緣膜MZ103是由氧氮化矽膜所成。絕緣膜MZ101，MZ102，MZ103是分別相當於本實施形態的絕緣膜MZ1，MZ2，MZ3，絕緣膜MZ102是作為電荷積蓄層的機能，絕緣膜MZ101，MZ103是分別作為電荷區塊層的機能。
圖23所示的檢討例的記憶格MC101的其他的構成是與上述圖1及圖2的記憶格MC大致同樣，所以在此是其重複的說明省略。
可是，在非揮發性記憶體的記憶格MC，MC101中，是在絕緣膜MZ，MZ100的電荷積蓄層之絕緣膜MZ2，MZ102中注入電荷(在此是電子)而保持，藉此進行資料的寫入，將與寫入時注入的電荷相反極性的電荷(在此是電洞)注入至絕緣膜MZ2，MZ102，藉此進行資料的消去。此時，在絕緣膜MZ2，MZ102中，寫入動作時的電子的注入位置與消去動作時的電洞的注入位置是最好儘可能一致。因為在絕緣膜MZ2，MZ102中，若寫入動作時的電子的注入位置與消去動作時的電洞的注入位置偏離，則會產生各種的不良情況，導致具有非揮發性記憶體的半導體裝置的性能降低。
亦即，在絕緣膜MZ2，MZ102中，若寫入動作時的電子的注入位置與消去動作時的電洞的注入位置偏離，則在絕緣膜MZ2，MZ102中，寫入動作時注入的電子的分布與消去動作時注入的電洞的分布之間會產生差。這在多數重複寫入及消去時，導致在消去狀態的臨界值電壓慢慢地移動之現象，因此資料的改寫耐性(改寫可能次數)會降低。這造成具有非揮發性記憶體的半導體裝置的性能降低。
然而，圖23所示的檢討例的記憶格MC101的情況，是在絕緣膜MZ的絕緣膜MZ102中，寫入動作時的電子的注入位置與消去動作時的電洞的注入位置容易偏離。
例如，本實施形態是在消去方式採用FN方式。此情況，藉由將比半導體基板SB(p型阱PW)更高電壓的正的電壓施加於記憶閘極電極MG，從記憶閘極電極MG藉由FN穿隧來將電洞注入至絕緣膜MZ100中的絕緣膜MZ102。此時，在記憶閘極電極MG中，由於電場會集中於藉由下面KM1及側面SM1所形成的角部，因此如圖23的箭號YG1所示般，電洞會從該角部來注入至絕緣膜MZ100中的絕緣膜MZ102。
又，本實施形態是在寫入方式採用SSI方式。此情況，例如施加上述圖4的「寫入」的欄所示那樣的電壓。藉此，在記憶閘極電極MG與控制閘極電極CG之間的領域的下方的通道領域(基板領域)產生熱電子， 此熱電子會通過絕緣膜MZ100的絕緣膜MZ101，而注入至絕緣膜MZ102。因此，在SSI方式的寫入中，從半導體基板SB往絕緣膜MZ102的熱電子的注入是在圖23的箭號YG2的路徑，亦即記憶閘極電極MG之下，接近控制閘極電極CG的位置容易發生。其理由是其次般。
亦即，SSI方式的寫入是將比p型阱PW的電壓Vb及半導體領域MD的電壓Vd更高的正的電壓Vs施加於半導體領域MS，將比該電壓Vs更高的正的電壓Vmg施加於記憶閘極電極MG。因此，寫入時，不僅記憶閘極電極MG，連半導體領域MS也被施加正電壓。當往記憶閘極電極MG的施加電壓(Vmg)比往半導體領域MS的施加電壓(Vs)更充分高時，從半導體基板SB往絕緣膜MZ102的熱電子的注入路徑是可大致被限於圖23的箭號YG2的路徑。
然而，一旦提高往半導體領域MS的施加電壓(Vs)，則從半導體基板SB往絕緣膜MZ102的熱電子的注入是不僅圖23的箭號YG2的路徑，連在圖23的箭號YG3的路徑也發生。這是因為在寫入時若提高往半導體領域MS的施加電壓(Vs)，則在半導體領域MD與半導體領域MS之間的電場被加速的電子會在半導體領域MS的端部(n-型半導體領域EX1的通道領域側的端部)，與結晶格子相互作用，藉此產生的電子與電洞之中的電子會在圖23的箭號YG3的路徑容易被注入至絕緣膜MZ102。亦即，在圖23的箭號YG3的路徑，從半導體基 板SB往絕緣膜MZ102的熱電子的注入是在記憶閘極電極MG之下，接近半導體領域MS的位置發生。因此，在記憶閘極電極MG之下的絕緣膜MZ102中，在圖23的箭號YG2的路徑所被注入的電子是被積蓄於接近控制閘極電極CG的位置，在圖23的箭號YG3的路徑被注入的電子是被積蓄被接近半導體領域MS的位置。
在絕緣膜MZ102中，寫入時在圖23的箭號YG2的路徑被注入電子的位置與消去時在圖23的箭號YG1的路徑被注入電洞的位置是幾乎一致。因此，在絕緣膜MZ102中，寫入時在圖23的箭號YG2的路徑所被注入的電子是可藉由消去時在圖23的箭號YG1的路徑所被注入的電洞來消除。因此，寫入時在圖23的箭號YG3的路徑只要電子不被注入至絕緣膜MZ102，則在絕緣膜MZ102中，寫入動作時注入的電子的分布與消去動作時注入的電洞的分布的差便會縮小。
然後，實際，在SSI方式的寫入中，如上述般，不僅圖23的箭號YG2的路徑，在圖23的箭號YG3的路徑也發生電子往絕緣膜MZ102注入，因此在絕緣膜MZ102中，寫入動作時注入的電子的分布與消去動作時注入的電洞的分布之間產生差。
雖亦可思考降低SSI寫入時之往半導體領域MS的施加電壓(Vs)，抑制在圖23的箭號YG3的路徑之往絕緣膜MZ102中的電子的注入，但降低往半導體領域MS的施加電壓(Vs)，會有導致寫入速度的降低之 虞，因此充分地降低往半導體領域MS的施加電壓(Vs)是難採用。
亦即，在SSI方式的寫入時及FN方式的消去時的雙方對記憶閘極電極MG施加正的電壓，因此在寫入動作時，選擇位元與記憶閘電壓(Vmg)成為共通的非選擇位元會受到弱的消去動作的妨礙，所以會有非選擇位元的臨界值電壓降低之憂。為了予以解決，最好儘可能降低寫入時之往記憶閘極電極MG的施加電壓(Vmg)，但如此一來，寫入速度會降低，因此需要某程度提高往半導體領域MS的施加電壓(Vs)。
因此，只對寫入時或消去時的動作電壓下工夫，是難以防止在SSI方式的寫入時，如上述般，除了圖23的箭號YG2的路徑以外，在圖23的箭號YG3的路徑也往絕緣膜MZ102注入電子，在絕緣膜MZ102中，寫入動作時注入的電子的分布與消去動作時注入的電洞的分布之間產生差。這會導致資料的改寫耐性(改寫可能次數)的降低等，因此造成具有非揮發性記憶體的半導體裝置的性能降低。
<有關主要的特徵及效果>
本實施形態的半導體裝置是具備非揮發性記憶體的記憶格MC的半導體裝置。本實施形態的半導體裝置是具有：半導體基板SB、及在半導體基板SB上隔著絕緣膜GF(第1閘極絕緣膜)而形成的控制閘極電極CG(第1 閘極電極)、及在半導體基板SB上隔著絕緣膜MZ(層疊絕緣膜)而形成，且隔著絕緣膜MZ來與控制閘極電極CG相鄰的記憶閘極電極MG(第2閘極電極)。絕緣膜MZ是具有絕緣膜MZ1(第1氧化矽膜)、絕緣膜MZ1上的絕緣膜MZ2(第1氮化矽膜)、及絕緣膜MZ2上的絕緣膜MZ3(第1絕緣膜)。絕緣膜MZ1是由氧化矽膜所成，絕緣膜MZ2是由氮化矽膜所成，具有電荷積蓄機能，絕緣膜MZ3是包含氧氮化矽膜，本實施形態的情況，絕緣膜MZ3是由氧氮化矽膜所成。記憶閘極電極MG是具有與半導體基板SB對向的下面KM1、及隔著絕緣膜MZ來與控制閘CLG鄰接的側的側面SM1(第1側面)、及與側面SM1相反側的側面SM2(第2側面)。在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a(第1端部)與絕緣膜MZ3的端部T3a(第2端部)是位於比記憶閘極電極MG的下面KM1的側面SM2側的端部T6(第3端部)更側面SM1側。而且，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成有絕緣膜MZ的領域中埋入氧化矽膜OX1(第2氧化矽膜)。
本實施形態的主要特徵的其中之一，是在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a與絕緣膜MZ3的端部T3a會位於比記憶閘極電極MG的下面KM1的端部T6更側面SM1側。而且，在記憶閘極電極MG的下面KM1與半導體基板SB 之間，在未形成有絕緣膜MZ的領域中埋入氧化矽膜OX1。另外，記憶閘極電極MG的下面KM1的端部T6是對於藉由記憶閘極電極MG的下面KM1及側面SM2所形成的角部也對應。
如參照上述檢討例來說明般，在本實施形態中也是消去動作時，對記憶閘極電極MG施加比半導體基板SB(p型阱PW)更高電壓的正的電壓，藉此從記憶閘極電極MG藉由FN穿隧來注入電洞至絕緣膜MZ2。此時，在記憶閘極電極MG中，由於電場會集中於藉由下面KM1及側面SM1所形成的角部，因此電洞會從該角部注入至絕緣膜MZ2。亦即，本實施形態的情況也是在上述圖23的箭號YG1的路徑，電洞從記憶閘極電極MG注入至絕緣膜MZ2。
因此，在寫入動作時，若如上述圖23的檢討例般，不僅箭號YG2的路徑，連箭號YG3的路徑也發生往電荷積蓄層(檢討例的情況是對應於絕緣膜MZ102，本實施形態的情況是對應於絕緣膜MZ2)之電子的注入，則在電荷積蓄層中，在寫入動作時注入的電子的分布與消去動作時注入的電洞的分布之間產生差。這會因為導致資料的改寫耐性(改寫可能次數)的降低等，所以造成具有非揮發性記憶體的半導體裝置的性能降低。
相對於此，本實施形態是在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a會位於比記憶閘極電極MG的下面KM1的端部T6更 側面SM1側。藉此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在接近半導體領域MS的領域中，由於電荷積蓄層的絕緣膜MZ2不存在，因此在寫入動作時，在接近半導體領域MS的位置，可抑制或防止電子從半導體基板SB注入至絕緣膜MZ2。亦即，本實施形態是在寫入動作時，可抑制或防止電子在上述圖23的箭號YG3的路徑從半導體基板SB注入至電荷積蓄層(對應於絕緣膜MZ2)。
因此，在本實施形態中，寫入時，在上述圖23的箭號YG2的路徑電子從半導體基板SB注入至絕緣膜MZ2中，在上述圖23的箭號YG3的路徑電子從半導體基板SB注入至絕緣膜MZ2的現象是可抑制或防止，消去時，在上述圖23的箭號YG1的路徑電洞從記憶閘極電極MG注入至絕緣膜MZ2。在電荷積蓄層(對應於絕緣膜MZ2)中，寫入時在圖23的箭號YG2的路徑注入電子的位置與消去時在圖23的箭號YG1的路徑注入電洞的位置是幾乎一致。因此，在電荷積蓄層(對應於絕緣膜MZ2)中，寫入時在圖23的箭號YG2的路徑被注入的電子是可藉由消去時在圖23的箭號YG1的路徑被注入的電洞來消除。
因此，本實施形態相較於上述檢討例，在電荷積蓄層(對應於絕緣膜MZ102及絕緣膜MZ2)中，可抑制或防止寫入動作時的電子的注入位置與消去動作時的電洞的注入位置偏離，可縮小寫入動作時注入的電子的分 布與消去動作時注入的電洞的分布的差。藉此，在多數重複寫入與消去時，由於在消去狀態的臨界值電壓慢慢地移動的現象不易發生，所以可使資料的改寫耐性(改寫可能次數)提升。因此，可使具有非揮發性記憶體的半導體裝置的性能提升。
並且，本實施形態是採用氧氮化矽膜作為絕緣膜MZ3。這是因為相較於與本實施形態不同使用氧化矽膜作為絕緣膜MZ3時，像本實施形態那樣，使用氧氮化矽膜作為絕緣膜MZ3時，在消去動作時，較容易使電洞從記憶閘極電極MG穿隧絕緣膜MZ3而注入至絕緣膜MZ2。
亦即，在消去動作時容易使電荷從記憶閘極電極MG注入至電荷積蓄層(在此是絕緣膜MZ2)的觀點，是最好記憶閘極電極MG側的電荷區塊層(在此是絕緣膜MZ3)的能量障壁低，因此最好記憶閘極電極MG側的電荷區塊層(在此是絕緣膜MZ3)的能帶隙小。而且，氧氮化矽的能帶隙是比氮化矽的能帶隙更大，但比氧化矽的能帶隙更小。因此，本實施形態是使用氧氮化矽膜作為絕緣膜MZ3，藉此在消去動作時使電洞容易從記憶閘極電極MG注入，使消去特性提升。
然而，不是氧化矽膜，而是使用氧氮化矽膜作為絕緣膜MZ3時，有可能絕緣膜MZ3也具有電荷積蓄機能。因此，與本實施形態不同，在記憶閘極電極MG的下面KM1與半導體基板SB之間，當絕緣膜MZ3的端部 T3a的位置與記憶閘極電極MG的下面KM1的端部T6一致(整合)時，有可能在上述圖23的箭號YG3的路徑電子從半導體基板SB注入至絕緣膜MZ3，在接近半導體領域MS的位置的絕緣膜MZ3積蓄電子。消去時，在上述圖23的箭號YG1的路徑注入電洞，因此在接近半導體領域MS的位置的絕緣膜MZ3是無法注入電洞，無法消除電子。因此，導致在消去狀態的記憶電晶體的臨界值電壓的變動等，有使半導體裝置的性能降低之慮。
相對於此，本實施形態是在記憶閘極電極MG的下面KM1與半導體基板SB之間，不僅絕緣膜MZ2的端部T2a，連絕緣膜MZ3的端部T3a也位於比記憶閘極電極MG的下面KM1的端部T6更側面SM1側。而且，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成有絕緣膜MZ的領域中埋入氧化矽膜OX1。
藉此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在接近半導體領域MS的領域中，不僅電荷積蓄層的絕緣膜MZ2(氮化矽膜)，連擔心電荷的積蓄之由氧氮化矽膜所成的絕緣膜MZ3也不存在，形成取代絕緣膜MZ2，MZ3而存在氧化矽膜OX1的狀態。因此，寫入動作時，在接近半導體領域MS的位置，不僅從半導體基板SB注入電子至絕緣膜MZ2，連電子被注入至絕緣膜MZ3的情形也可抑制或防止。亦即，在本實施形態中，寫入動作時，不僅在上述圖23的箭號YG3的路徑電子從半導體基板SB注入至絕緣膜MZ2的現象，連在上 述圖23的箭號YG3的路徑電子從半導體基板SB注入至絕緣膜MZ3的現象也可抑制或防止。在記憶閘極電極MG的下面KM1與半導體基板SB之間，在接近半導體領域MS的領域中，雖存在氧化矽膜OX1，但氧化矽膜相較於氮化矽膜或氧氮化矽膜，因為無電荷被積蓄之慮，所以寫入時在上述圖23的箭號YG3的路徑電子從半導體基板SB注入至氧化矽膜OX1而被積蓄之憂慮幾乎沒有。
如此，在本實施形態中，為了消去特性的提升，使用氧氮化矽膜作為絕緣膜MZ3，氧氮化矽膜相較於氧化矽膜，因為電荷積蓄發生的可能性高，所以在記憶閘極電極MG與半導體基板SB之間，在接近半導體領域MS的領域中，不僅絕緣膜MZ2，連絕緣膜MZ3也使不存在，取而代之，填埋氧化矽膜OX1。藉此，為了消去特性的提升，即使使用氧氮化矽膜作為絕緣膜MZ3時，在記憶閘極電極MG與半導體基板SB之間的絕緣膜中，還是可抑制或防止電荷被積蓄於接近半導體領域MS的領域中。因此，在記憶閘極電極MG與半導體基板SB之間的絕緣膜中，容易使寫入動作時的電子的注入位置與消去動作時的電洞的注入位置一致，可縮小寫入動作時注入的電子的分布與消去動作時注入的電洞的分布之間的差。藉此，在多數重複寫入及消去時，因為在消去狀態的臨界值電壓慢慢地移動的現象不易發生，所以可使資料的改寫耐性(改寫可能次數)提升。因此，可使具有非揮發性記憶體的半導體裝置的性能提升。
並且，在記憶閘極電極MG的閘極長方向，從記憶閘極電極MG的下面KM1的端部T6到絕緣膜MZ2的端部T2a的距離L1是5nm以上為理想。另外，距離L1是在記憶閘極電極MG的閘極長方向的距離，顯示於圖2。又，距離L1是亦可視為記憶閘極電極MG之中，平面視不與絕緣膜MZ2重疊的領域的尺寸(在閘極長方向的尺寸)。
藉由將距離L1設為5nm以上，可更確實地抑制或防止在上述圖23的箭號YG3的路徑從半導體基板SB對絕緣膜MZ2注入電子的現象。因此，可更確實地縮小寫入動作時注入的電子的分布與消去動作時注入的電洞的分布之間的差，所以可使資料的改寫耐性(改寫可能次數)更確實地提升。因此，可使具有非揮發性記憶體的半導體裝置的性能更確實地提升。
另外，在本實施形態中，在記憶閘極電極MG的閘極長方向，絕緣膜MZ2的端部T2a的位置與絕緣膜MZ3的端部T3a的位置是幾乎一致(整合)。因此，在記憶閘極電極MG的閘極長方向，若將從記憶閘極電極MG的下面KM1的端部T6到絕緣膜MZ2的端部T2a的距離L1設為5nm以上，則隨之從記憶閘極電極MG的下面KM1的端部T6到絕緣膜MZ3的端部T3a的距離也成為5nm以上。
並且，在記憶閘極電極MG的閘極長方向，位於記憶閘極電極MG的下面KM1與半導體基板SB之間 的部分的絕緣膜MZ2的長度(距離、尺寸)L2是15~30nm程度為理想。藉此，在寫入時在上述圖23的箭號YG2的路徑可使電子確實地從半導體基板SB注入至絕緣膜MZ2，且在消去時在上述圖23的箭號YG1的路徑可使電洞確實地從記憶閘極電極MG注入至絕緣膜MZ2。另外，長度L2是記憶閘極電極MG的閘極長方向的尺寸，顯示於圖2。並且，長度L2是亦可視為記憶閘極電極MG之中，平面視與絕緣膜MZ2重疊的領域的尺寸(記憶閘極電極MG的閘極長方向的尺寸)。距離L1與長度L2的合計是對應於記憶閘極電極MG的閘極長。長度L2是比記憶閘極電極MG的閘極長(L1+L2)更小。
(實施形態2)
圖24是本實施形態2的半導體裝置的要部剖面圖。圖24是對應於上述實施形態1的上述圖2者，顯示記憶格MC的部分擴大剖面圖。以下將本實施形態2的記憶格MC稱為記憶格MC2。
本實施形態2的記憶格MC2是以下的點與上述實施形態1的記憶格MC不同。
如圖24所示般，本實施形態2的記憶格MC2是在記憶閘極電極MG的側面SM2上隔著偏置間隔件(側壁絕緣膜)OS1來形成側壁間隔件SW，在控制閘CLG的側面SM4上隔著偏置間隔件(側壁絕緣膜)OS2來形成側壁間隔件SW。亦即，本實施形態2的記憶格 MC2是在記憶閘極電極MG的側面SM2與側壁間隔件SW之間存在有偏置間隔件OS1，在控制閘CLG的側面SM4與側壁間隔件SW之間存在有偏置間隔件OS2。偏置間隔件OS1，OS2皆可視為側壁絕緣膜。
而且，相當於上述實施形態1的氧化矽膜OX1者，在本實施形態2中是藉由偏置間隔件OS1的一部分所構成。亦即，上述實施形態1是在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成(配置)有絕緣膜MZ的領域中埋入氧化矽膜OX1。相對於此，本實施形態2是在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成(配置)有絕緣膜MZ的領域中埋入偏置間隔件OS1的一部分。
偏置間隔件OS1是藉由氧化矽膜所形成。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成(配置)有絕緣膜MZ的領域中埋入氧化矽膜的情形是在上述實施形態1及本實施形態2共通，但該氧化矽膜是否為偏置間隔件OS1的一部分，在上述實施形態1及本實施形態2不同。
亦即，本實施形態2的情況，是具有形成於記憶閘極電極MG的側面SM2上的偏置間隔件OS1(第1側壁絕緣膜)，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成有絕緣膜MZ的領域中被埋入的氧化矽膜(相當於上述氧化矽膜OX1的部分)是與偏置間隔件OS1一體形成。因此，本實施形態2是將上述 實施形態1之與上述氧化矽膜OX1一體形成的偏置間隔件OS1形成於記憶閘極電極MG的側面SM2上。
雖偏置間隔件OS2也會依製造法而有所不同，但在此是由與絕緣膜MZ1同層的氧化矽膜、及與偏置間隔件OS1同層的氧化矽膜OX3的層疊膜所成。
偏置間隔件OS1是在以離子注入來形成n-型半導體領域EX1之前被形成，偏置間隔件OS2是在以離子注入來形成n-型半導體領域EX2之前被形成。因此，n-型半導體領域EX1是對於偏置間隔件OS1的側面(與接觸於記憶閘極電極MG的側相反側的側面)自我整合地形成，n-型半導體領域EX2是對於偏置間隔件OS2的側面(與接觸於控制閘CLG的側相反側的側面)自我整合地形成。
本實施形態2的記憶格MC2的其他的構成是與上述實施形態1的記憶格MC幾乎同樣，所以在此是其重複的說明省略。
其次，參照圖25~圖28來說明有關本實施形態2的半導體裝置的製造工程。圖25~圖28是本實施形態2的半導體裝置的製造工程中的要部剖面圖。
至進行上述步驟S13(氧化矽膜OX形成工程)而取得上述圖16的構造為止，本實施形態2的半導體裝置的製造工程也與上述實施形態1同樣，所以在此是其重複的說明省略，針對以後的工程進行說明。
在本實施形態2中也與上述實施形態1同 樣，進行至上述步驟S13(氧化矽膜OX形成工程)為止，取得相當於上述圖16之圖25的構造後，如圖26所示般，各向異性蝕刻氧化矽膜OX及絕緣膜MZ1。
亦即，上述實施形態1是在上述步驟S14中，各向同性蝕刻氧化矽膜OX及絕緣膜MZ1，但本實施形態2的情況是在相當於上述步驟S14的工程中，各向異性蝕刻氧化矽膜OX及絕緣膜MZ1。
藉此，在本實施形態2中，氧化矽膜OX及絕緣膜MZ1會藉由各向異性蝕刻而被回蝕，因此在記憶閘極電極MG的側面SM2上，氧化矽膜OX會殘存而形成偏置間隔件OS1，在控制閘CLG的側面SM4上，絕緣膜MZ1及氧化矽膜OX會殘存而形成偏置間隔件OS2。由於氧化矽膜OX是形成埋入空洞CAV1，CAV2內，因此氧化矽膜OX會殘存於空洞CAV1，CAV2內，形成構成偏置間隔件OS1的氧化矽膜的一部分會埋入空洞CAV1內的狀態。在構成偏置間隔件OS1的氧化矽膜之下，絕緣膜MZ1會殘存。並且，氧化矽膜OX殘存於空洞內CAV2內而填埋空洞CAV2內的氧化矽膜OX2也可形成。其他的領域的氧化矽膜OX是藉由各向異性蝕刻來除去。
如此，本實施形態2的情況，氧化矽膜OX是兼任偏置間隔件OS1、OS2形成用的絕緣膜。
之後的工程是本實施形態2也與上述實施形態1基本上相同。
亦即，在本實施形態2中也進行上述步驟 S15，如圖27所示般，形成n-型半導體領域EX1，EX2。
此時，利用控制閘CLG及記憶閘極電極MG與該等的側面上的偏置間隔件OS1，OS2作為遮罩，使用離子注入法來導入n型的雜質至半導體基板SB(p型阱PW)中，藉此形成n-型半導體領域EX1，EX2。因此，n-型半導體領域EX1是自我整合形成於記憶閘極電極MG的側面SM2上的偏置間隔件OS1，n-型半導體領域EX2是自我整合形成於控制閘CLG的側面SM4上的偏置間隔件OS2。n-型半導體領域EX1及n-型半導體領域EX2是可在相同的離子注入工程形成，但亦可在不同的離子注入工程形成。並且，為了抑制短通道效應，亦可以能夠包圍n-型半導體領域EX1及n-型半導體領域EX2的方式，更形成袋狀注入領域或環形注入領域。
其次，在本實施形態2中也進行上述步驟S16，如圖28所示般，形成側壁間隔件SW。
側壁間隔件SW的形成法是本實施形態2也與上述實施形態1同樣，但本實施形態2是在記憶閘極電極MG的側面SM2上隔著偏置間隔件OS1來形成側壁間隔件SW，在控制閘CLG的側面SM4上隔著偏置間隔件OS2來形成側壁間隔件SW。
其次，在本實施形態2中也進行上述步驟S17，如圖28所示般，形成n+型半導體領域SD1，SD2。
此時，利用控制閘CLG及記憶閘極電極MG與該等的側面上的偏置間隔件OS1，OS2及側壁間隔件 SW作為遮罩，使用離子注入法來導入n型的雜質至半導體基板SB(p型阱PW)中，藉此形成n+型半導體領域SD1，SD2。
因此，n+型半導體領域SD1是自我整合形成於在記憶閘極電極MG的側面SM2上隔著偏置間隔件OS1而形成的側壁間隔件SW，n+型半導體領域SD2是自我整合形成於在控制閘CLG的側面SM4上隔著偏置間隔件OS2而形成的側壁間隔件SW。藉此，形成LDD構造。n+型半導體領域SD1與n+型半導體領域SD2是可在相同的離子注入工程形成，但亦可在不同的離子注入工程形成。
之後，進行上述步驟S18的活化退火及以後的工程，但在此是其圖示及重複的說明省略。
本實施形態2是除了在上述實施形態1取得的效果以外，更亦可取得其次那樣的效果。
亦即，本實施形態2是在形成偏置間隔件OS1時，可一起形成氧化矽膜(相當於上述實施形態1的氧化矽膜OX1者)，該氧化矽膜是在記憶閘極電極MG的下面KM1與半導體基板SB之間，埋入未形成有絕緣膜MZ的領域中。因此，可減少半導體裝置的製造工程數。並且，可降低半導體裝置的製造成本。
另一方面，上述實施形態1的情況，氧化矽膜OX是兼任偏置間隔件OS1、OS2形成用的絕緣膜，因此不需要將氧化矽膜OX的形成膜厚設定成適合作為偏置 間隔件的膜厚，可設定成適於埋入空洞CAV1的膜厚。因此，容易形成埋入空洞CAV1內的氧化矽膜OX。
(實施形態3)
圖29是本實施形態3的半導體裝置的要部剖面圖。圖29是對應於上述實施形態1的上述圖2者，顯示記憶格MC的部分擴大剖面圖。在以下將本實施形態3的記憶格MC稱為記憶格MC3。
有關本實施形態3的記憶格MC3是以和上述實施形態1的記憶格MC的不同點為中心進行說明。
在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a與絕緣膜MZ3的端部T3a位於比記憶閘極電極MG的下面KM1的端部T6更側面SM1側的情形是在本實施形態3的記憶格MC3及上述實施形態1的記憶格MC共通。並且，有關在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成有絕緣膜MZ的領域中埋入氧化矽膜OX1的情形也在本實施形態3的記憶格MC3及上述實施形態1的記憶格MC共通。
然而，在上述實施形態1的記憶格MC中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a的位置與絕緣膜MZ3的端部T3a的位置是幾乎一致(整合)。相對於此，在本實施形態3的記憶格MC3中，在記憶閘極電極MG的下面KM1與半 導體基板SB之間，絕緣膜MZ3的端部T3a是位於比絕緣膜MZ2的端部T2a更側面SM1側。因此，在上述實施形態1的記憶格MC中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，氧化矽膜OX1是未重疊於絕緣膜MZ2上，但在本實施形態3的記憶格MC3中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，氧化矽膜OX1會重疊於絕緣膜MZ2的一部分上。
並且，在本實施形態3的記憶格MC3中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，不僅絕緣膜MZ2，MZ3的端部T2a，T3a，連絕緣膜MZ1的端部T1a也位於比記憶閘極電極MG的下面KM1的端部T6更側面SM1側。在此是在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ1的端部T1a的位置與絕緣膜MZ2的端部T2a的位置幾乎一致(整合)。
因此，在本實施形態3的記憶格MC3中，是在記憶閘極電極MG的下面KM1與半導體基板SB之間存在絕緣膜MZ及氧化矽膜OX1，氧化矽膜OX1是與絕緣膜MZ1，MZ2，MZ3的端部T1a，T2a，T3a鄰接，未以絕緣膜MZ3所覆蓋的部分的絕緣膜MZ2的上面是以氧化矽膜OX1所覆蓋。
另外，在本實施形態3的記憶格MC3中也是絕緣膜MZ1，MZ2，MZ3的各端部T1a，T2a，T3a位於藉由記憶閘極電極MG的下面KM1及側面SM1所形成的 角部更側面SM2側。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間的一部分是存在絕緣膜MZ1，MZ2，MZ3，在藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部的附近是存在絕緣膜MZ1，MZ2，MZ3。
並且，在本實施形態3的記憶格MC3中，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ3的端部T3b位於比絕緣膜MZ2的端部T2b更下側。而且，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ1的端部T1b的位置與絕緣膜MZ2的端部T2b的位置是幾乎一致(整合)。在記憶閘極電極MG與控制閘CLG之間，在未形成有絕緣膜MZ的領域中埋入氧化矽膜OX2。因此，氧化矽膜OX2是與絕緣膜MZ1，MZ2，MZ3的端部T1b，T2b，T3b鄰接，未以絕緣膜MZ3所覆蓋的部分的絕緣膜MZ2的表面是以氧化矽膜OX2所覆蓋。
本實施形態3的記憶格MC3的其他的構成是與上述實施形態1的記憶格MC幾乎同樣，所以在此是其重複的說明省略。
其次，參照圖30~圖33來說明有關本實施形態3的半導體裝置的製造工程。圖30~圖33是本實施形態3的半導體裝置的製造工程中的要部剖面圖。
至進行上述步驟S12(絕緣膜MZ2的蝕刻工程)而取得上述圖15的構造為止，本實施形態3的半導體裝置的製造工程也與上述實施形態1同樣，所以在此是 其重複的說明省略，針對以後的工程進行說明。
在本實施形態3中也與上述實施形態1同樣，進行至上述步驟S12(絕緣膜MZ2的蝕刻工程)為止，取得相當於上述圖15之圖30的構造後，如圖31所示般，蝕刻絕緣膜MZ1。以下將此蝕刻工程稱為圖31的蝕刻工程。
在此圖31的蝕刻工程中，不僅未以記憶閘極電極MG所覆蓋露出的部分的絕緣膜MZ1被蝕刻除去，連在空洞CAV1，CAV2露出的絕緣膜MZ1也被蝕刻除去。亦即，在圖31的蝕刻工程中，未以絕緣膜MZ2所覆蓋露出的部分的絕緣膜MZ1會被蝕刻除去。
在圖31的蝕刻工程中，是進行各向同性的蝕刻，較理想是進行濕蝕刻。此時，使用可選擇性地蝕刻絕緣膜MZ1那樣的蝕刻液為理想。亦即，使用絕緣膜MZ1的蝕刻速度比記憶閘極電極MG及絕緣膜MZ2的蝕刻速度更大那樣的蝕刻液為理想。換言之，使用絕緣膜MZ1容易被蝕刻，相較於此，記憶閘極電極MG及絕緣膜MZ2難被蝕刻那樣的蝕刻液為理想。在圖31使用的蝕刻液是例如可適用氟酸等。
在圖31的蝕刻工程中，由於在空洞CAV1，CAV2內也侵入蝕刻液(乾蝕刻時是蝕刻劑)，因此在記憶閘極電極MG之下、及記憶閘極電極MG與控制閘CLG之間，未以絕緣膜MZ2所覆蓋而在空洞CAV1，CAV2露出的部分的絕緣膜MZ1也被蝕刻除去。因此，絕緣膜 MZ1的端部的位置是與絕緣膜MZ2的端部的位置幾乎相同。
然而，在圖31的蝕刻工程中，不僅由氧化矽膜所成的絕緣膜MZ1，連由氧氮化矽膜所成的絕緣膜MZ3也被蝕刻(側蝕刻)。亦即，在以氟酸等來蝕刻氧化矽膜時，氮化矽膜是幾乎未被蝕刻，但氧氮化矽膜是某程度可被蝕刻。因此，在蝕刻由氧化矽膜所成的絕緣膜MZ1時，由氮化矽膜所成的絕緣膜MZ2是幾乎未被蝕刻，但由氧氮化矽膜所成的絕緣膜MZ3是端部會暴露於蝕刻液，而蝕刻會從端部進展，形成絕緣膜MZ3的端部比絕緣膜MZ2的端部更後退的狀態。
藉此，如上述圖29所示般可取得，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ3的端部T3a位於比絕緣膜MZ2的端部T2a更側面SM1側的構造。並且可取得，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ3的端部T3b位於比絕緣膜MZ2的端部T2b更下側的構造。
因此，一旦進行步驟S11的蝕刻工程及步驟S12的蝕刻工程以及圖31的蝕刻工程，則位於記憶閘極電極MG與半導體基板SB(p型阱PW)之間的絕緣膜MZ3，MZ2，MZ1的各端部(T3a，T2a，T1a)是形成位於比記憶閘極電極MG的側面SM2更內側(側面SM1側)的狀態。而且，在記憶閘極電極MG與半導體基板SB之間，絕緣膜MZ3的端部T3a會形成位於比絕緣膜 MZ2的端部T2a更內側(側面SM1側)的狀態。
一旦進行圖31的蝕刻工程，則在記憶閘極電極MG的正下面，絕緣膜MZ1，MZ3會被除去，藉此空洞CAV1會被擴大，在步驟S11，S12及圖31的蝕刻工程被除去絕緣膜MZ3，MZ2，MZ1的領域全體會成為空洞CAV1。又，一旦進行圖31的蝕刻工程，則在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ1，MZ3會被除去，藉此空洞CAV2會被擴大，在步驟S11，S12及圖31的蝕刻工程被除去絕緣膜MZ3，MZ2，MZ1的領域全體會成為空洞CAV2。
之後的工程是本實施形態3也與上述實施形態1基本上相同。
亦即，在本實施形態3中也進行上述步驟S13，如圖32所示般，在半導體基板SB的主面(主面全面)上，以能覆蓋控制閘CLG及記憶閘極電極MG的方式，形成氧化矽膜OX作為絕緣膜。
氧化矽膜OX的形成法等是本實施形態3也與上述實施形態1同樣。與上述實施形態1同樣，在本實施形態3中也是在步驟S13，以空洞CAV1內能以氧化矽膜OX來埋入的方式形成氧化矽膜OX。隨之，空洞CAV2內也以氧化矽膜OX來埋入。
其次，在本實施形態3中也進行上述步驟S14，如圖33所示般，藉由蝕刻來除去未以記憶閘極電極MG所覆蓋露出的部分的氧化矽膜OX。
另外，本實施形態3的情況是在圖31的蝕刻工程，已除去未以記憶閘極電極MG所覆蓋的部分的絕緣膜MZ1，所以在此步驟S14的蝕刻中，即使氧化矽膜OX被蝕刻，絕緣膜MZ1也不露出，因此絕緣膜MZ1是亦可不蝕刻。
在步驟S14的蝕刻工程中，未以記憶閘極電極MG所覆蓋露出的部分的氧化矽膜OX會被蝕刻除去，填埋空洞CAV1，CAV2內的部分的氧化矽膜OX是未被除去殘存。在記憶閘極電極MG與半導體基板SB之間的空洞CAV1內被埋入殘存的氧化矽膜OX會成為氧化矽膜OX1，在記憶閘極電極MG與控制閘CLG之間的空洞CAV2內被埋入殘存的氧化矽膜OX會成為氧化矽膜OX2。
之後，進行上述步驟S15的n-型半導體領域EX1，EX2形成工程及以後的工程，但在此是其圖示及重複的說明省略。
在本實施形態3中，除了在上述實施形態1取得的效果以外，更亦可取得其次那樣的效果。
亦即，在本實施形態3中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ3的端部T3a是位於比絕緣膜MZ2的端部T2a更側面SM1側。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在絕緣膜MZ2的一部分上，形成氧化矽膜OX1重疊的狀態。藉此，可使記憶格的電荷保持特性提升 等，可使具有非揮發性記憶體的半導體裝置的性能更提升。以下，針對此進行說明。
絕緣膜MZ3是使用氧氮化矽膜。這是因為如上述般，相較於使用氧化矽膜作為絕緣膜MZ3的情況，使用氧氮化矽膜作為絕緣膜MZ3的情況，在消去動作時，較容易使電子從記憶閘極電極MG穿隧絕緣膜MZ3而注入至絕緣膜MZ2。
然而，就使記憶格的電荷保持特性(保持(retention)特性)提升的觀點而言，最好記憶閘極電極MG側的電荷區塊層的能量障壁高，因此最好閘極電極側的電荷區塊層的能帶隙大。這是因為若記憶閘極電極MG側的電荷區塊層的能量障壁低，則容易產生被保持於電荷積蓄層的電荷穿過至記憶閘極電極MG側的現象，因此記憶格的電荷保持特性降低。
因此，從消去時的記憶閘極電極MG往電荷積蓄層之電洞的注入路徑，最好電荷區塊層的能量障壁是某程度低，但不成為電洞的注入路徑的領域，是不需要考慮電洞的注入來降低電荷區塊層的能量障壁，若電荷區塊層的能量障壁低，則反而有電荷保持特性降低之憂。
並且，如上述般，消去時，在上述圖23的箭號YG1的路徑電洞會從記憶閘極電極MG注入至電荷積蓄層。亦即，從藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部，穿隧介於記憶閘極電極MG與電荷積蓄層(絕緣膜MZ2)之間的電荷區塊層，而注入至電 荷積蓄層(絕緣膜MZ2)。因此，在藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部的附近，電荷區塊層是成為消去時的電洞的注入路徑，所以最好電荷區塊層的能量障壁低，因此最好電荷區塊層是由氧氮化矽膜所成。然而，在離開藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部之領域中，由於電荷區塊層是不成為消去時的電洞的注入路徑，因此最好電荷區塊層的能量障壁高，所以最好電荷區塊層是由氧化矽膜所成。另一方面，電荷積蓄層的絕緣膜MZ2是若面積過小，則可積蓄的電荷量變少，因此最好確保某程度的面積。
於是，本實施形態3是在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ3的端部T3a是使位於比絕緣膜MZ2的端部T2a更側面SM1側(亦即接近藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部的側)。換言之，絕緣膜MZ2的端部T2a是使位於比絕緣膜MZ3的端部T3a更側面SM2側(亦即遠離藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部的側)。
藉由電荷積蓄層的絕緣膜MZ2的端部T2a位於比絕緣膜MZ3的端部T3a更側面SM2側，在記憶閘極電極MG的下面KM1與半導體基板SB之間，某程度可確保電荷積蓄層的絕緣膜MZ2的面積，因此可增多能夠積蓄於絕緣膜MZ2的電荷量。藉此，可使非揮發性記憶體的性能提升。例如，可擴大在寫入狀態及消去狀態的記憶 電晶體的臨界值電壓的差。
並且，藉由絕緣膜MZ3的端部T3a位於比絕緣膜MZ2的端部T2a更側面SM1側，形成在記憶閘極電極MG的下面KM1與半導體基板SB之間，在絕緣膜MZ2的一部分上，氧化矽膜OX1重疊的狀態。因此，在絕緣膜MZ2上重疊氧化矽膜OX1的領域中，氧化矽膜OX1作為電荷區塊層的機能。氧化矽膜OX1是能帶隙比氧氮化矽膜(絕緣膜MZ3)更大，所以能量障壁高。因此，在絕緣膜MZ2上重疊氧化矽膜OX1的領域中，可抑制或防止被保持於電荷積蓄層的絕緣膜MZ2之電荷通過氧化矽膜OX1而穿過至記憶閘極電極MG側的現象產生。因此，可使記憶格的電荷保持特性提升。
並且，在絕緣膜MZ2上重疊絕緣膜MZ3的領域中，由氧氮化矽膜所成的絕緣膜MZ3作為電荷區塊層的機能。由氧氮化矽膜所成的絕緣膜MZ3是能帶隙比氧化矽膜(OX1)更小，所以能量障壁低。因此，容易使電洞從藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部來穿隧絕緣膜MZ3而注入至絕緣膜MZ2，可使消去特性提升。
亦即，有關電荷積蓄層(絕緣膜MZ2)是為了增多積蓄可能的電荷量，而某程度確保面積。而且，有關介於電荷積蓄層與記憶閘極電極MG之間的電荷區塊層是在消去時成為電洞的注入路徑的部分，為了降低能量障壁，而藉由氧氮化矽膜(絕緣膜MZ3)來形成，在消去時 不成為電洞的注入路徑的部分，為了降低能量障壁，而藉由氧化矽膜(OX1)來形成。這如本實施形態3般，藉由在記憶閘極電極MG的下面KM1與半導體基板SB之間，使絕緣膜MZ3的端部T3a位於比絕緣膜MZ2的端部T2a更側面SM1側，形成在絕緣膜MZ2的一部分上重疊氧化矽膜OX1的狀態，而可實現。藉此，可使具有非揮發性記憶體的半導體裝置的性能更提升。
並且，氧化矽膜(OX1)相較於氧氮化矽膜(絕緣膜MZ3)，不易劣化。因此，本實施形態3是在記憶閘極電極MG的下面KM1與半導體基板SB之間，使絕緣膜MZ3的端部T3a比絕緣膜MZ2的端部T2a更位於側面SM1側，藉此縮小絕緣膜MZ3的尺寸(對應於後述的長度L4)，該部分，擴大氧化矽膜OX1的尺寸，藉此抑制絕緣膜MZ3的劣化的效果也可取得。
又，本實施形態3中也與上述實施形態1同樣，在記憶閘極電極MG的閘極長方向，從記憶閘極電極MG的下面KM1的端部T6到絕緣膜MZ2的端部T2a的距離L1是5nm以上為理想。
又，本實施形態3中，在記憶閘極電極MG的閘極長方向，位於記憶閘極電極MG的下面KM1與半導體基板SB之間的部分的絕緣膜MZ2的長度(距離)L2是15~30nm程度為理想。藉此，在寫入時在上述圖23的箭號YG2的路徑可使電子確實地從半導體基板SB注入至絕緣膜MZ2，且在消去時在上述圖23的箭號YG1的路 徑可使電洞確實地從記憶閘極電極MG注入至絕緣膜MZ2。並且，可確實地確保絕緣膜MZ2之可積蓄的電荷量。
並且，在記憶閘極電極MG的閘極長方向，從絕緣膜MZ3的端部T3a到絕緣膜MZ2的端部T2a的距離L3是5nm以上為理想。另外，距離L3是在記憶閘極電極MG的閘極長方向的距離，顯示於圖29。又，距離L3是在記憶閘極電極MG的閘極長方向，亦可視為未以絕緣膜MZ3所覆蓋的部分的絕緣膜MZ2的尺寸。藉由將距離L3設為5nm以上，可將以氧化矽膜OX1所覆蓋的部分的絕緣膜MZ2的尺寸(在閘極長方向的尺寸)設為5nm以上，因此可使記憶格的電荷保持特性確實地提升。
並且，在記憶閘極電極MG的閘極長方向，位於記憶閘極電極MG的下面KM1與半導體基板SB之間的部分的絕緣膜MZ3的長度(距離、尺寸)L4是10~20nm程度為理想。藉此，可藉由由氧氮化矽膜所成的絕緣膜MZ3來構成消去動作時的電洞的注入路徑的電荷區塊層，因此可使消去特性確實地提升。另外，長度L4是記憶閘極電極MG的閘極長方向的尺寸，顯示於圖29。又，長度L4是記憶閘極電極MG之中，平面視，亦可視為與絕緣膜MZ3重疊的領域的尺寸(記憶閘極電極MG的閘極長方向的尺寸)。距離L1與長度L2的合計(L1+L2)為對應於記憶閘極電極MG的閘極長，但距離L1與距離L3和長度L4的合計(L1+L3+L4)亦為對應於 記憶閘極電極MG的閘極長。長度L2，L4皆是比記憶閘極電極MG的閘極長更小。
並且，在長度L2與距離L3和長度L4之間，L2=L3+L4的關係成立。上述實施形態1的情況，長度L4與長度L2幾乎相同(亦即L4=L2、L3=0)，但本實施形態3的情況，長度L4是比長度L2更小(亦即L4<L2、L3>0)。
另一方面，上述實施形態1的情況，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a的位置與絕緣膜MZ3的端部T3a的位置是幾乎一致(整合)。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的上面全體會以絕緣膜MZ3所覆蓋，氧化矽膜OX1是在絕緣膜MZ2的上面幾乎未接觸。此情況，在步驟S7形成絕緣膜MZ之後，應成為電荷積蓄層的部分的絕緣膜MZ2的表面(上面)是可維持以絕緣膜MZ3所覆蓋的狀態，因此應成為電荷積蓄層的絕緣膜MZ2可抑制或防止在洗浄工程等受到損傷。藉此，可提高作為電荷積蓄層的絕緣膜MZ2的可靠度。因此，可使具有非揮發性記憶體的半導體裝置的可靠度提升。
(實施形態4)
圖34是本實施形態4的半導體裝置的要部剖面圖。圖34是對應於上述實施形態1的上述圖2者，顯示記憶 格MC的部分擴大剖面圖。以下是將本實施形態4的記憶格MC稱為記憶格MC4。
本實施形態4是在上述實施形態3的記憶格MC3中適用上述實施形態2的技術思想者。因此，上述實施形態1的記憶格MC與上述實施形態2的記憶格MC2的不同點是對應於上述實施形態3的記憶格MC3與本實施形態4的記憶格MC4的不同點。就別的看法而言，上述實施形態1的記憶格MC與上述實施形態3的記憶格MC3的不同點是對應於上述實施形態2的記憶格MC2與本實施形態4的記憶格MC4的不同點。
簡單說明，本實施形態4的記憶格MC4是以下的點與上述實施形態3的記憶格MC3不同。
如圖34所示般，本實施形態4的記憶格MC4是與上述實施形態2同樣，在記憶閘極電極MG的側面SM2上隔著偏置間隔件OS1來形成側壁間隔件SW，在控制閘CLG的側面SM4上隔著偏置間隔件OS2來形成側壁間隔件SW。
而且，相當於上述實施形態3的氧化矽膜OX1者是與上述實施形態2同樣，在本實施形態4中也藉由偏置間隔件OS1的一部分來構成。亦即，在本實施形態4中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成(配置)有絕緣膜MZ的領域中，偏置間隔件OS1的一部分會被埋入。與上述實施形態2同樣，在本實施形態4中也是偏置間隔件OS1藉由氧化矽 膜所形成。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，被埋入至未形成有絕緣膜MZ的領域的氧化矽膜(相當於上述氧化矽膜OX1的部分)是與偏置間隔件OS1一體形成。
又，雖偏置間隔件OS2也會依製造法而有所不同，但在本實施形態4中是由與偏置間隔件OS1同層的氧化矽膜所成。
並且，與上述實施形態2同樣，在本實施形態4中也是n-型半導體領域EX1對於偏置間隔件OS1的側面(與接觸於記憶閘極電極MG的側相反側的側面)自我整合地形成，n-型半導體領域EX2對於偏置間隔件OS2的側面(與接觸於控制閘CLG的側相反側的側面)自我整合地形成。
本實施形態4的記憶格MC4的其他的構成是與上述實施形態3的記憶格MC3幾乎同樣。
其次，參照圖35來說明有關本實施形態4的半導體裝置的製造工程。圖35是本實施形態4的半導體裝置的製造工程中的要部剖面圖。
至進行氧化矽膜OX形成工程來取得上述圖32的構造為止，本實施形態4的半導體裝置的製造工程也與上述實施形態3同樣，因此其重複的說明是省略，針對以後的工程進行說明。
在本實施形態4中也與上述實施形態3同樣，進行至氧化矽膜OX形成工程，取得上述圖32的構 造之後，如圖35所示般，各向異性蝕刻氧化矽膜OX及絕緣膜MZ1。
藉此，在本實施形態4中，由於氧化矽膜OX會藉由各向異性蝕刻來回蝕，因此在記憶閘極電極MG的側面SM2上，氧化矽膜OX會殘存而形成偏置間隔件OS1，在控制閘CLG的側面SM4上，絕緣膜MZ1及氧化矽膜OX會殘存而形成偏置間隔件OS2。由於氧化矽膜OX是以能埋入空洞CAV1，CAV2內的方式形成，因此氧化矽膜OX殘存於空洞CAV1，CAV2內，構成偏置間隔件OS1的氧化矽膜的一部分會形成埋入空洞CAV1內的狀態。並且，氧化矽膜OX殘存於空洞內CAV2內而填埋空洞CAV2內的氧化矽膜OX2亦可形成。其他的領域的氧化矽膜OX是藉由各向異性蝕刻來除去。
之後的工程是本實施形態4也與上述實施形態3基本上相同，進行上述步驟S15(n-型半導體領域EX1，EX2形成工程)及以後的工程，但在此是其圖示及重複的說明省略。
在本實施形態4中，除了在上述實施形態3取得的效果以外，由於在形成偏置間隔件OS1時，可一起形成相當於上述實施形態3的氧化矽膜OX1者，因此更亦可取得能夠減少半導體裝置的製造工程數之效果。
另一方面，上述實施形態3的情況，由於氧化矽膜OX是兼任偏置間隔件OS1、OS2形成用的絕緣膜，因此不需要將氧化矽膜OX的形成膜厚設定成適合作 為偏置間隔件的膜厚，可設定成適於埋入空洞CAV1的膜厚。因此，容易形成埋入空洞CAV1內的氧化矽膜OX。
(實施形態5)
圖36是本實施形態5的半導體裝置的要部剖面圖。圖36是對應於上述實施形態1的上述圖2者，顯示記憶格MC的部分擴大剖面圖。以下將本實施形態5的記憶格MC稱為記憶格MC5。
有關本實施形態5的記憶格MC5是以和上述實施形態1的記憶格MC的不同點為中心進行說明。
在上述實施形態1的記憶格MC中，絕緣膜MZ是藉由絕緣膜MZ1，MZ2，MZ3的層疊膜所形成。相對於此，在本實施形態5的記憶格MC5中，絕緣膜MZ是由絕緣膜MZ1、及形成於絕緣膜MZ1上的絕緣膜MZ2、及形成於絕緣膜MZ2上的絕緣膜MZ3、及形成於絕緣膜MZ3上的絕緣膜MZ4、及形成於絕緣膜MZ4上的絕緣膜MZ5之層疊膜所成。
與上述實施形態1同樣，在本實施形態5中也是絕緣膜MZ1由氧化矽膜(氧化膜)所成，絕緣膜MZ2由氮化矽膜(氮化膜)所成，絕緣膜MZ3由氧氮化矽膜(氧氮化膜)所成。並且，絕緣膜MZ4是由氮化矽膜(氮化膜)所成，絕緣膜MZ5是由氧化矽膜(氧化膜)所成。與上述實施形態1同樣，在本實施形態5中也是在絕緣膜MZ中，絕緣膜MZ2是作為電荷積蓄膜的機 能，絕緣膜MZ1是作為電荷積蓄膜(絕緣膜MZ2)與半導體基板SB之間的電荷區塊層的機能。並且，在上述實施形態1中，絕緣膜MZ3是作為電荷積蓄膜(絕緣膜MZ2)與記憶閘極電極MG之間的電荷區塊層的機能，但在本實施形態5中，絕緣膜MZ3、絕緣膜MZ4及絕緣膜M5的層疊膜是作為電荷積蓄膜(絕緣膜MZ2)與記憶閘極電極MG之間的電荷區塊層的機能。
另外，以下，將由層疊絕緣膜所成的絕緣膜MZ之中，作為記憶閘極電極MG與電荷積蓄層(絕緣膜MZ2)之間的電荷區塊層的機能的絕緣膜稱為頂絕緣膜。在上述實施形態1~4中，頂絕緣膜是絕緣膜MZ3的單層，但在本實施形態5中，頂絕緣膜是藉由由複數的絕緣膜所成的層疊絕緣膜來構成。並且，在本實施形態5中是針對藉由3層(絕緣膜MZ3，MZ4，MZ5)的層疊膜來構成頂絕緣膜的情況進行說明，但其他的形態，藉由2層的層疊膜或4層以上的層疊膜來構成頂絕緣膜的情況也有可能。例如，在本實施形態5的記憶格MC5中，省略絕緣膜MZ5的情況也有可能。或，在本實施形態5的記憶格MC5中，在絕緣膜MZ5上，亦即在絕緣膜MZ5與記憶閘極電極MG之間更形成其他的絕緣膜的情況也有可能。
如上述實施形態1~4般，使用單層的絕緣膜(MZ3)作為頂絕緣膜時，該絕緣膜(MZ3)是使用氧氮化矽膜。這是因為如上述般，在消去時容易使電洞從記憶閘極電極MG穿隧頂絕緣膜而注入至電荷積蓄膜(絕緣膜 MZ2)。
並且，使用由複數的絕緣膜所成的層疊膜作為頂絕緣膜時，該層疊膜是包含氧氮化矽膜，更理想是包含與電荷積蓄膜(絕緣膜MZ2)鄰接的氧氮化矽膜。藉此，在消去時可容易使電洞從記憶閘極電極MG穿隧該層疊膜而注入至電荷積蓄膜(絕緣膜MZ2)。因此，本實施形態5的情況，頂絕緣膜是包含與電荷積蓄膜(絕緣膜MZ2)鄰接的氧氮化矽膜(絕緣膜MZ3)。
並且，在本實施形態5的記憶格MC5中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a、絕緣膜MZ3的端部T3a、絕緣膜MZ4的端部T4a、及絕緣膜MZ5的端部T5a是比記憶閘極電極MG的下面KM1的端部T6更位於側面SM1側。而且，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成有絕緣膜MZ的領域中埋入氧化矽膜OX1。
因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間存在有絕緣膜MZ及氧化矽膜OX1的情形是在實施形態1~5共通。並且，在記憶閘極電極MG的下面KM1與半導體基板SB之間的絕緣膜MZ中，電荷積蓄膜的端部及頂絕緣膜的端部是比記憶閘極電極MG的下面KM1的端部T6更位於側面SM1側的情形是在實施形態1~5共通。
並且，與上述實施形態1同樣，在本實施形 態5中也是在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a的位置與絕緣膜MZ3的端部T3a的位置是幾乎一致(整合)。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的上面全體會以絕緣膜MZ3所覆蓋。
並且，在本實施形態5中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ4的端部T4a是比絕緣膜MZ2，MZ3的端部T2a，T3a更位於側面SM1側。並且，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ4的端部T4a的位置與絕緣膜MZ5的端部T5a的位置是幾乎一致(整合)，因此絕緣膜MZ5的端部T5a是比絕緣膜MZ2，MZ3的端部T2a，T3a更位於側面SM1側。
因此，在本實施形態5中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，由於在未形成有絕緣膜MZ3上的絕緣膜MZ4，MZ5的領域中也埋入有氧化矽膜OX1，因此氧化矽膜OX1是形成存在於絕緣膜MZ2的一部分上的狀態。因此，在本實施形態5中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，氧化矽膜OX1會重疊於絕緣膜MZ2的一部分上。但，在本實施形態5中，氧化矽膜OX1是在絕緣膜MZ2的上面不接觸，在氧化矽膜OX1與絕緣膜MZ2的上面之間存在有絕緣膜MZ3為理想。另一方面，在上述實施形態3中，絕緣膜MZ2之重疊的部分的氧化矽膜OX1是與絕緣膜MZ2 的上面接觸。
並且，在本實施形態5中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ1的端部T1a的位置是與記憶閘極電極MG的下面KM1的端部T6幾乎一致(整合)，但其他的形態，亦有絕緣膜MZ1的端部T1a位於比記憶閘極電極MG的下面KM1的端部T6更側面SM1側的情況。
另外，在本實施形態5的記憶格MC5中也是絕緣膜MZ1，MZ2，MZ3的各端部T1a，T2a，T3a位於比藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部更側面SM2側。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間的一部分是存在有絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5，在藉由記憶閘極電極MG的下面KM1及側面SM1所形成的角部的附近是存在有絕緣膜MZ1，MZ2，MZ3，MZ4，MZ5。
並且，在本實施形態5的記憶格MC5中，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ2，MZ3、MZ4，MZ5的各端部T2b，T3b、T4b，T5b是位於比記憶閘極電極MG的上面更下側。並且，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ2的端部T2b的位置與絕緣膜MZ3的端部T3b的位置是幾乎一致(整合)，且絕緣膜MZ4的端部T4b是位於比絕緣膜MZ3的端部T3b更下側，且絕緣膜MZ4的端部T4b的位置與絕緣膜MZ5的端部T5b的位置是幾乎一致(整合)。
在記憶閘極電極MG與控制閘CLG之間，在未形成有絕緣膜MZ的領域中埋入有氧化矽膜OX2。因此，在本實施形態5中也是在記憶閘極電極MG與控制閘CLG之間存在有絕緣膜MZ及氧化矽膜OX2。
另外，絕緣膜MZ4的端部T4a與端部T4b是在絕緣膜MZ4中彼此位於相反側的端部(端面)，且絕緣膜MZ5的端部T5a與端部T5b是在絕緣膜MZ5中彼此位於相反側的端部(端面)。
本實施形態5的記憶格MC5的其他的構成是與上述實施形態1的記憶格MC幾乎同樣，所以在此是其重複的說明省略。
又，有關上述距離L1及上述長度L2，本實施形態5也可設為與上述實施形態1同程度。並且，在記憶閘極電極MG的閘極長方向，從絕緣膜MZ3的端部T3a到絕緣膜MZ4的端部T4a的距離L5是例如可設為5~10nm程度。並且，在記憶閘極電極MG的閘極長方向，位於記憶閘極電極MG的下面KM1與半導體基板SB之間的部分的絕緣膜MZ4，MZ5的長度(距離、尺寸)L6是例如可設為10~20nm程度。
其次，參照圖37~圖44來說明有關本實施形態5的半導體裝置的製造工程。圖37~圖44是本實施形態5的半導體裝置的製造工程中的要部剖面圖。
至進行上述步驟S6(控制閘CLG形成工程)來取得上述圖9的構造為止，本實施形態5的半導體裝置 的製造工程也與上述實施形態1同樣，所以在此是其重複的說明省略，針對以後的工程進行說明。
在本實施形態5中也與上述實施形態1同樣進行至上述步驟S6(控制閘CLG形成工程)，取得上述圖9的構造之後，如圖37所示般，進行相當於上述步驟S7的工程，在半導體基板SB的主面全面，亦即半導體基板SB的主面(表面)上及控制閘CLG的表面(上面及側面)上形成絶緣膜MZ。
在本實施形態5中，絕緣膜MZ是由層疊膜所成，該層疊膜是自下面起依序為由氧化矽膜所成的絕緣膜MZ1、由氮化矽膜所成的絕緣膜MZ2、由氧氮化矽膜所成的絕緣膜MZ3、由氮化矽膜所成的絕緣膜MZ4、及由氧化矽膜所成的絕緣膜MZ5。
其次，與上述實施形態1同樣，進行上述步驟S8(矽膜PS2形成工程)、上述步驟S9(矽膜PS2的回蝕工程)、及上述步驟S10(矽間隔件SP的除去工程)。藉此，如圖38所示般可取得，控制閘CLG的雙方的側面之中，在一方的側面上隔著絕緣膜MZ來形成記憶閘極電極MG的構造。記憶閘極電極MG是在絕緣膜MZ上，形成隔著絕緣膜MZ來與控制閘CLG相鄰。
其次，如圖39所示般，藉由蝕刻來除去絕緣膜MZ5的露出部。在此蝕刻工程(以下是稱為圖39的蝕刻工程)中是進行各向同性的蝕刻，較理想是進行濕蝕刻。
在圖39的蝕刻工程中，使用絕緣膜MZ5容易被蝕刻，相較於此，記憶閘極電極MG及絕緣膜MZ4難被蝕刻那樣的蝕刻液為理想，例如可適用氟酸等作為蝕刻液。
在圖39的蝕刻工程中，未以記憶閘極電極MG所覆蓋露出的部分的絕緣膜MZ5被蝕刻除去後也繼續預定時間蝕刻。藉此，位於記憶閘極電極MG與控制閘CLG之間的絕緣膜MZ5的上部會被蝕刻，且位於記憶閘極電極MG與半導體基板SB(p型阱PW)之間的絕緣膜MZ5的一部分會被側蝕刻。
因此，一旦進行圖39的蝕刻工程，則在記憶閘極電極MG的下面與半導體基板SB(p型阱PW)之間，絕緣膜MZ5的端部(T5a)是後退至比記憶閘極電極MG的側面SM2更內側(側面SM1側)，成為在記憶閘極電極MG的下面形成有空洞CAV1的狀態。並且，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ5的端部(T5b)是後退至比記憶閘極電極MG的上面更下側，成為在記憶閘極電極MG與控制閘CLG之間形成有空洞CAV2的狀態。亦即，在記憶閘極電極MG的正下面，絕緣膜MZ5被除去的部分會成為空洞CAV1，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ5被除去的部分會成為空洞CAV2。
其次，如圖40所示般，藉由蝕刻來除去絕緣膜MZ4的露出部。在此蝕刻工程(以下是稱為圖40的蝕 刻工程)中是進行各向同性的蝕刻，較理想是進行濕蝕刻。
在圖40的蝕刻工程中，使用絕緣膜MZ4容易被蝕刻，相較於此，記憶閘極電極MG及絕緣膜MZ3，MZ5難被蝕刻那樣的蝕刻液為理想，例如可適用熱磷酸等作為蝕刻液。
在圖40的蝕刻工程中，不僅未以記憶閘極電極MG所覆蓋露出的部分的絕緣膜MZ4會被蝕刻除去，連在空洞CAV1，CAV2露出的絕緣膜MZ4也被蝕刻除去。亦即，在圖40的蝕刻工程中，未以絕緣膜MZ5所覆蓋露出的部分的絕緣膜MZ4會被蝕刻除去。
在圖40的蝕刻工程中，若蝕刻時間不過長，則以絕緣膜MZ3所覆蓋的部分的絕緣膜MZ2不被蝕刻。藉此，絕緣膜MZ4的端部的位置是與絕緣膜MZ5的端部的位置幾乎相同。一旦進行圖40的蝕刻工程，則絕緣膜MZ4被除去的部分，擴大空洞CAV1，CAV2。
其次，如圖41所示般，藉由蝕刻來除去絕緣膜MZ3的露出部。在此蝕刻工程(以下稱為圖41的蝕刻工程)中是進行各向同性的蝕刻，較理想是進行濕蝕刻。
在圖41的蝕刻工程中，使用絕緣膜MZ3容易被蝕刻，相較於此，記憶閘極電極MG及絕緣膜MZ2難被蝕刻那樣的蝕刻液為理想，例如可適用氟酸等作為蝕刻液。
在圖41的蝕刻工程中，不僅未以記憶閘極電 極MG所覆蓋露出的部分的絕緣膜MZ3被蝕刻除去，連在空洞CAV1，CAV2露出的絕緣膜MZ3也被蝕刻除去。亦即，在圖41的蝕刻工程中，未以絕緣膜MZ4所覆蓋露出的部分的絕緣膜MZ3會被蝕刻除去。因此，絕緣膜MZ3的端部的位置與絕緣膜MZ4的端部的位置幾乎相同。
然而，在圖41的蝕刻工程中，不僅由氧氮化矽膜所成的絕緣膜MZ3，連由氧化矽膜所成的絕緣膜MZ5也被蝕刻(側蝕刻)。亦即，在以氟酸等來蝕刻氧氮化矽膜時，氮化矽膜是幾乎未被蝕刻，但氧化矽膜也會被蝕刻。因此，在蝕刻由氧氮化矽膜所成的絕緣膜MZ3時，由氮化矽膜所成的絕緣膜MZ2，MZ4是幾乎未被蝕刻，但由氧化矽膜所成的絕緣膜MZ5是端部會暴露於蝕刻液，而蝕刻會從端部進展，形成絕緣膜MZ5的端部比絕緣膜MZ4的端部更後退的狀態。一旦進行圖41的蝕刻工程，則絕緣膜MZ3，MZ5被除去的部分，擴大空洞CAV1，CAV2。
其次，如圖42所示般，藉由蝕刻來除去絕緣膜MZ2的露出部。在此蝕刻工程(以下稱為圖42的蝕刻工程)中是進行各向同性的蝕刻，較理想是進行濕蝕刻。
在圖42的蝕刻工程中，使用絕緣膜MZ2容易被蝕刻，相較於此，記憶閘極電極MG及絕緣膜MZ1，MZ3難被蝕刻那樣的蝕刻液為理想，例如可適用熱磷酸等作為蝕刻液。
在圖42的蝕刻工程中，不僅未以記憶閘極電極MG所覆蓋露出的部分的絕緣膜MZ2被蝕刻除去，連在空洞CAV1，CAV2露出的絕緣膜MZ2也被蝕刻除去。亦即，在圖42的蝕刻工程中，未以絕緣膜MZ3所覆蓋露出的部分的絕緣膜MZ2會被蝕刻除去。
然而，在圖42的蝕刻工程中，不僅由氮化矽膜所成的絕緣膜MZ2，連由氮化矽膜所成的絕緣膜MZ4也會被蝕刻。亦即，絕緣膜MZ2與絕緣膜MZ4是由相同的材料(在此是氮化矽)所成，因此一旦在圖42的蝕刻工程蝕刻絕緣膜MZ2，則未以絕緣膜MZ5所覆蓋的部分的絕緣膜MZ4也被蝕刻除去。因此，在圖42的蝕刻工程中，不僅未以絕緣膜MZ3所覆蓋的部分的絕緣膜MZ2被蝕刻除去，連在空洞CAV1，CAV2中，未以絕緣膜MZ5所覆蓋露出的部分的絕緣膜MZ4也被蝕刻除去。因此，一旦進行圖42的蝕刻工程，則絕緣膜MZ2的端部的位置是形成與絕緣膜MZ3的端部的位置幾乎相同，且絕緣膜MZ4的端部的位置是形成與絕緣膜MZ5的端部的位置幾乎相同。一旦進行圖42的蝕刻工程，則絕緣膜MZ2，MZ4被除去的部分，擴大空洞CAV1，CAV2。
因此，一旦進行圖39的蝕刻工程、圖40的蝕刻工程、圖41的蝕刻工程、及圖42的蝕刻工程，則位於記憶閘極電極MG與半導體基板SB之間的絕緣膜MZ5，MZ4，MZ3，MZ2的各端部(T5a，T4a，T3a，T2a)是形成位於比記憶閘極電極MG的側面SM2更內側 (側面SM1側)的狀態。然後，在記憶閘極電極MG與半導體基板SB之間，絕緣膜MZ4，MZ5的各端部(T4a，T5a)會形成位於比絕緣膜MZ2，MZ3的各端部(T2a，T3a)更內側(側面SM1側)的狀態。並且，在記憶閘極電極MG與半導體基板SB之間，絕緣膜MZ2的端部(T2a)的位置與絕緣膜MZ3的端部(T3a)的位置是幾乎一致(整合)，絕緣膜MZ4的端部(T4a)的位置與絕緣膜MZ5的端部(T5a)的位置是幾乎一致(整合)。
並且，位於記憶閘極電極MG與控制閘CLG之間的絕緣膜MZ5，MZ4，MZ3，MZ2的各端部(T5b，T4b，T3b，T2b)是形成位於比記憶閘極電極MG的上面更下側的狀態。而且，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ4，MZ5的各端部(T4b，T5b)會形成位於比絕緣膜MZ2，MZ3的各端部(T2b，T3b)更下側的狀態。並且，在記憶閘極電極MG與控制閘CLG之間，絕緣膜MZ2的端部(T2b)的位置與絕緣膜MZ3的端部(T3b)的位置是幾乎一致(整合)，絕緣膜MZ4的端部(T4b)的位置與絕緣膜MZ5的端部(T5b)的位置是幾乎一致(整合)。
之後的工程是本實施形態5也與上述實施形態1基本上相同。
亦即，在本實施形態5中也進行上述步驟S13，如圖43所示般，在半導體基板SB的主面(主面全 面)上，以能覆蓋控制閘CLG及記憶閘極電極MG的方式，形成氧化矽膜OX作為絕緣膜。與上述實施形態1同樣，在本實施形態5中也是在步驟S13中，以空洞CAV1內能以氧化矽膜OX來埋入的方式形成氧化矽膜OX。隨之，空洞CAV2內也以氧化矽膜OX來埋入。
其次，在本實施形態5中也進行上述步驟S14，如圖44所示般，藉由蝕刻來除去未以記憶閘極電極MG所覆蓋露出的部分的氧化矽膜OX及絕緣膜MZ1。
在步驟S14的蝕刻工程中，未以記憶閘極電極MG所覆蓋露出的部分的氧化矽膜OX被蝕刻除去，且氧化矽膜OX被除去而露出的部分的絕緣膜MZ1會被蝕刻除去。填埋空洞CAV1，CAV2內的部分的氧化矽膜OX是未被除去殘存。在記憶閘極電極MG與半導體基板SB之間的空洞CAV1內被埋入殘存的氧化矽膜OX會成為氧化矽膜OX1，在記憶閘極電極MG與控制閘CLG之間的空洞CAV2內被埋入殘存的氧化矽膜OX會成為氧化矽膜OX2。
之後，進行上述步驟S15的n-型半導體領域EX1，EX2形成工程及以後的工程，但在此是其圖示及重複的說明省略。
在本實施形態5中也與上述實施形態1同樣，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的端部T2a與頂絕緣膜(在此是絕緣膜MZ3，MZ4，MZ5)的端部(T3a，T4a，T5a)會位於比 記憶閘極電極MG的下面KM1的端部T6更側面SM1側。而且，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在未形成有絕緣膜MZ的領域中埋入有氧化矽膜OX1。
藉此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，在接近半導體領域MS的領域中，不僅電荷積蓄層的絕緣膜MZ2(氮化矽膜)，連擔心電荷的積蓄之由氧氮化矽膜所成的絕緣膜MZ3或由氮化矽膜所成的絕緣膜MZ4也不存在，取而代之，氧化矽膜OX1會被埋入。因此，在寫入動作時，可抑制或防止在上述圖23的箭號YG3的路徑電子從半導體基板SB注入至電荷積蓄層(絕緣膜MZ2)的現象，且在上述圖23的箭號YG3的路徑電子從半導體基板SB注入至頂絕緣膜的氧氮化矽膜(絕緣膜MZ3)或氮化矽膜(絕緣膜MZ4)的現象也可抑制或防止。藉此，為了消去特性的提升，即使頂絕緣膜包含氧氮化矽膜時，在記憶閘極電極MG與半導體基板SB之間的絕緣膜中，還是可抑制或防止電荷被積蓄於接近半導體領域MS的領域。
因此，在記憶閘極電極MG與半導體基板SB之間的絕緣膜，可使寫入動作時的電子的注入位置與消去動作時的電洞的注入位置容易一致，可縮小寫入動作時注入的電子的分布與消去動作時注入的電洞的分布之間的差。藉此，可使資料的改寫耐性(改寫可能次數)提升。因此，可使具有非揮發性記憶體的半導體裝置的性能提 升。
並且，在本實施形態5中也與上述實施形態1同樣，在記憶閘極電極MG的下面KM1與半導體基板SB之間，電荷積蓄層(絕緣膜MZ2)的端部T2a的位置與和電荷積蓄層(絕緣膜MZ2)鄰接的絕緣膜MZ3的端部T3a的位置是幾乎一致(整合)。因此，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ2的上面全體會以絕緣膜MZ3所覆蓋，氧化矽膜OX1是幾乎未接觸於絕緣膜MZ2的上面。此情況，在步驟S7形成絕緣膜MZ之後，應成為電荷積蓄層的部分的絕緣膜MZ2的表面(上面)是可維持以絕緣膜MZ3所覆蓋的狀態，因此可抑制或防止應成為電荷積蓄層的絕緣膜MZ2在洗浄工程等受到損傷。藉此，可提高作為電荷積蓄層的絕緣膜MZ2的可靠度。因此，可使具有非揮發性記憶體的半導體裝置的可靠度提升。
而且，在本實施形態5中，在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ4，MZ5的端部T4a，T5a是位於比絕緣膜MZ2，MZ3的端部T2a，T3a更側面SM1側。
在記憶閘極電極MG的下面KM1與半導體基板SB之間，絕緣膜MZ4，MZ5的端部T4a，T5a會位於比絕緣膜MZ2的端部T2a更側面SM1側，藉此形成在絕緣膜MZ2的一部分上隔著絕緣膜MZ3來重疊氧化矽膜OX1的狀態。因此，在絕緣膜MZ2上重疊氧化矽膜OX1 的領域中，不僅由氧氮化矽膜所成的絕緣膜MZ3，連氧化矽膜OX1也作為電荷區塊層的機能。氧化矽膜OX1是能帶隙比氧氮化矽膜(絕緣膜MZ3)或氮化矽膜(絕緣膜MZ4)更大，所以能量障壁高。因此，在絕緣膜MZ2上重疊氧化矽膜OX1的領域中，可抑制或防止被保持於電荷積蓄層的絕緣膜MZ2的電荷穿過至記憶閘極電極MG側的現象產生。因此，可使記憶格的電荷保持特性提升。
因此，在本實施形態5中，可兼顧上述實施形態1的優點，儘可能防止成為電荷積蓄層的絕緣膜MZ2在製造工程中露出，使可靠度提升，及上述實施形態2的優點，在絕緣膜MZ2的一部分上配置氧化矽膜OX1，使電荷保持特性提升。
並且，在本實施形態5中也是如上述實施形態2或上述實施形態4般，亦可形成偏置間隔件OS1，OS2。此情況，在本實施形態5中也與上述實施形態2或上述實施形態4同樣，相當於氧化矽膜OX1者是藉由偏置間隔件OS1的一部分來構成。
以上，根據其實施形態具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種變更。
CG‧‧‧控制閘極電極
CLG‧‧‧控制閘
CP‧‧‧蓋絕緣膜
EX1，EX2‧‧‧n-型半導體領域
GF‧‧‧絕緣膜
KM1，KM2‧‧‧下面
L1‧‧‧距離
L2‧‧‧長度
MC‧‧‧記憶格
MD，MS‧‧‧半導體領域
MG‧‧‧記憶閘極電極
MZ，MZ1，MZ2，MZ3‧‧‧絕緣膜
OX1，OX2‧‧‧氧化矽膜
PW‧‧‧p型阱
SB‧‧‧半導體基板
SD1，SD2‧‧‧n+型半導體領域
SL‧‧‧金屬矽化物層
SM1，SM2，SM3，SM4‧‧‧側面
SW‧‧‧側壁間隔件
T1a，T1b，T2a，T2b，T3a，T3b，T6‧‧‧端部
T7‧‧‧上端部

Claims (20)

  1. 一種半導體裝置，係具備非揮發性記憶體的記憶格之半導體裝置，其特徵係具備：半導體基板；第1閘極電極，其係於前述半導體基板上隔著第1閘極絕緣膜而形成，構成前述記憶格；及第2閘極電極，其係於前述半導體基板上隔著層疊絕緣膜而形成，且隔著前述層疊絕緣膜來與前述第1閘極電極相鄰，構成前述記憶格；前述層疊絕緣膜係具有：第1氧化矽膜、前述第1氧化矽膜上的第1氮化矽膜、及前述第1氮化矽膜上的第1絕緣膜，前述第1氮化矽膜係具有電荷積蓄機能；前述第1絕緣膜係包含氧氮化矽膜，前述第2閘極電極係具有：與前述半導體基板對向的下面、及隔著前述層疊絕緣膜來與前述第1閘極電極鄰接的側的第1側面、及與前述第1側面相反側的第2側面，在前述第2閘極電極的前述下面與前述半導體基板之間，前述第1氮化矽膜的第1端部與前述第1絕緣膜的第2端部係比前述第2閘極電極的前述下面的前述第2側面側的第3端部更位於前述第1側面側，在前述第2閘極電極的前述下面與前述半導體基板之間，在未形成有前述層疊絕緣膜的領域中埋入有第2氧化矽膜。
  2. 如申請專利範圍第1項之半導體裝置，其中，在前述第2閘極電極的前述下面與前述半導體基板之間，前述第1絕緣膜的前述第2端部係比前述第1氮化矽膜的前述第1端部更位於前述第1側面側。
  3. 如申請專利範圍第2項之半導體裝置，其中，在前述第2閘極電極的前述下面與前述半導體基板之間，在前述第1氮化矽膜的一部分上重疊前述第2氧化矽膜。
  4. 如申請專利範圍第1項之半導體裝置，其中，具有：形成於前述第2閘極電極的前述第2側面上的第1側壁絕緣膜，前述第2氧化矽膜係與前述第1側壁絕緣膜一體形成。
  5. 如申請專利範圍第4項之半導體裝置，其中，更具有：在前述第2閘極電極的前述第2側面上隔著前述第1側壁絕緣膜而形成的第2側壁絕緣膜。
  6. 如申請專利範圍第1項之半導體裝置，其中，具有：形成於前述半導體基板之構成前述記憶格的源極或汲極用的第1半導體領域及第2半導體領域，前述第1閘極電極及前述第2閘極電極係於前述半導體基板上，配置於前述第1半導體領域與前述第2半導體領域之間。
  7. 如申請專利範圍第1項之半導體裝置，其中，藉由從前述第2閘極電極注入第1極性的電荷至前述層疊絕緣膜的前述第1氮化矽膜，來進行前述記憶格的消去動作。
  8. 如申請專利範圍第7項之半導體裝置，其中，在前述記憶格的消去，藉由穿隧來注入前述第1極性的電荷至前述層疊絕緣膜的前述第1氮化矽膜。
  9. 如申請專利範圍第8項之半導體裝置，其中，藉由從前述半導體基板注入與前述第1極性相反的第2極性的電荷至前述層疊絕緣膜的前述第1氮化矽膜，來進行前述記憶格的寫入。
  10. 如申請專利範圍第9項之半導體裝置，其中，在前述記憶格的寫入，藉由源極側注入來注入前述第2極性的電荷至前述層疊絕緣膜的前述第1氮化矽膜的前述第1閘極電極側。
  11. 如申請專利範圍第1項之半導體裝置，其中，前述第1絕緣膜係由前述氧氮化矽膜所成的單層的膜。
  12. 如申請專利範圍第1項之半導體裝置，其中，前述第1絕緣膜係具有前述氧氮化矽膜及前述氧氮化矽膜上的第2絕緣膜之層疊膜，在前述第2閘極電極的前述下面與前述半導體基板之間，前述氧氮化矽膜的第4端部與前述第2絕緣膜的第5端部係位於比前述第2閘極電極的前述下面的前述第3端部更前述第1側面側。
  13. 如申請專利範圍第12項之半導體裝置，其中，在前述第2閘極電極的前述下面與前述半導體基板之間，前述第2絕緣膜的前述第5端部係比前述氧氮化矽膜的前述第4端部更位於前述第1側面側。
  14. 如申請專利範圍第13項之半導體裝置，其中，前述第2絕緣膜係由前述氧氮化矽膜上的第2氮化矽膜及前述第2氮化矽膜上的第3氧化矽膜的層疊膜所成。
  15. 一種半導體裝置的製造方法，係具備非揮發性記憶體的記憶格之半導體裝置的製造方法，其特徵係具有：(a)預備半導體基板之工程；(b)在前述半導體基板上，隔著第1閘極絕緣膜來形成構成前述記憶格的第1閘極電極之工程；(c)在前述半導體基板的主面及前述第1閘極電極的表面形成具有第1氧化矽膜、前述第1氧化矽膜上的第1氮化矽膜及前述第1氮化矽膜上的第1絕緣膜的層疊絕緣膜之工程；(d)在前述層疊絕緣膜上，隔著前述層疊絕緣膜，以能和前述第1閘極電極相鄰的方式，形成構成前述記憶格的第2閘極電極之工程；及(e)除去未以前述第2閘極電極所覆蓋的部分的前述層疊絕緣膜之工程，前述第1絕緣膜係包含氧氮化矽膜，前述第2閘極電極係具有：與前述半導體基板對向的下面、及隔著前述層疊絕緣膜來與前述第1閘極電極鄰接的側的第1側面、及與前述第1側面相反側的第2側面，前述(e)工程係包含：(e1)除去介於前述第2閘極電極的前述下面與前述半導體基板之間的前述層疊絕緣膜的一部分之工程；及 (e2)前述(e1)工程之後，在前述第2閘極電極的前述下面與前述半導體基板之間之被除去前述層疊絕緣膜的領域中埋入第2氧化矽膜之工程，藉由進行前述(e1)工程，在前述第2閘極電極的前述下面與前述半導體基板之間，前述第1氮化矽膜的第1端部與前述第1絕緣膜的第2端部係比前述第2閘極電極的前述下面的前述第2側面側的第3端部更位於前述第1側面側。
  16. 如申請專利範圍第15項之半導體裝置的製造方法，其中，前述(e2)工程係具有：(e2a)填埋前述第2閘極電極的前述下面與前述半導體基板之間之被除去前述層疊絕緣膜的領域內，且以能夠覆蓋前述第2閘極電極的方式，在前述半導體基板上形成前述第2氧化矽膜之工程；及(e2b)藉由各向同性蝕刻前述第2氧化矽膜，除去未以前述第2閘極電極所覆蓋露出的部分的前述第2氧化矽膜，留下位於前述第2閘極電極的前述下面與前述半導體基板之間的部分的前述第2氧化矽膜之工程。
  17. 如申請專利範圍第15項之半導體裝置的製造方法，其中，前述(e2)工程係具有：(e2c)填埋前述第2閘極電極的前述下面與前述半導體基板之間之被除去前述層疊絕緣膜的領域內，且以能覆蓋前述第2閘極電極的方式，在前述半導體基板上形成前述第2氧化矽膜之工程；及 (e2d)藉由各向異性蝕刻來回蝕前述第2氧化矽膜，形成由殘存於前述第2閘極電極的前述第2側面上的前述第2氧化矽膜所成的側壁絕緣膜之工程；在前述第2閘極電極的前述下面與前述半導體基板之間埋入有前述側壁絕緣膜的一部分。
  18. 如申請專利範圍第15項之半導體裝置的製造方法，其中，前述(e1)工程係具有：(e1a)藉由各向同性蝕刻來除去未以前述第2閘極電極所覆蓋露出的部分的前述第1絕緣膜、及介於前述第2閘極電極的前述下面與前述半導體基板之間的前述第1絕緣膜的一部分之工程；及(e1b)前述(e1a)工程後，藉由各向同性蝕刻來除去未以前述第1絕緣膜所覆蓋露出的部分的前述第1氮化矽膜之工程。
  19. 如申請專利範圍第18項之半導體裝置的製造方法，其中，前述(e1)工程更具有：(e1c)前述(e1b)工程後，藉由各向同性蝕刻，除去介於前述第2閘極電極的前述下面與前述半導體基板之間的前述第1絕緣膜的一部分之工程，藉由前述(e1c)工程，在前述第2閘極電極的前述下面與前述半導體基板之間，前述第1絕緣膜的前述第2端部係比前述第1氮化矽膜的前述第1端部更位於前述第1側面側。
  20. 如申請專利範圍第15項之半導體裝置的製造方 法，其中，前述第1絕緣膜係由前述氧氮化矽膜所成的單層的膜、或由包含前述氧氮化矽膜的層疊膜所成。
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