KR101163223B1 - 비아 홀 및 관통 전극 형성방법 - Google Patents

비아 홀 및 관통 전극 형성방법 Download PDF

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Abstract

본 발명의 비아 홀 및 관통 전극 형성방법은, 웨이퍼의 제1 표면상에 웨이퍼의 제1 표면 일부를 노출시키는 제1 마스크 패턴을 형성하는 단계; 제1 마스크 패턴을 이온주입배리어막으로 노출 영역에 불순물을 주입하여 웨이퍼 내에 패시베이션 영역을 형성하는 단계; 패시베이션 영역을 포함하는 웨이퍼의 제1 표면상에 식각 정지막을 형성하는 단계; 웨이퍼의 제1 표면과 반대되는 제2 표면상에 패시베이션 영역 사이 일부를 노출시키는 제2 마스크 패턴을 형성하는 단계; 및 제2 마스크 패턴을 식각 마스크로 웨이퍼를 식각하여 비아 홀을 형성하는 단계를 포함한다.

Description

비아 홀 및 관통 전극 형성방법{Method for fabricating a via hole and through interconnection having via hole}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 비아 홀 및 관통 전극 형성방법에 관한 것이다.
최근 전자 제품의 소형화 및 고성능화됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
멀티 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있어 관통 전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통 전극(TSV)을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통 전극을 형성한 후 이 관통 전극에 의해 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
그런데 이 관통 전극을 구현하기 위해 비아 홀(via hole)을 형성하는 과정에서 노치(notch) 현상이 발생되는 문제가 있다. 노치 현상은 비아 홀 하부의 측면부가 식각되는 현상이다.
도 1은 비아 홀을 형성하는 과정에서 발생된 노치 현상을 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 웨이퍼(10) 상에 식각 소스(30)가 공급되어 웨이퍼(10) 내에 비아 홀(25)이 형성된다. 비아 홀(25)을 형성하기 위한 식각 공정은 식각 정지막(20)의 표면이 노출되는 지점까지 진행하고 있으나, 웨이퍼(10)의 중심부와 가장자리부의 두께 차이에 의해 웨이퍼(10)의 중심부 및 가장자리부에서 식각되는 양이 서로 달라진다. 예를 들어 가장자리부보다 상대적으로 두께가 얇은 웨이퍼(10)의 중심부에서 식각이 먼저 끝나면서 식각정지막(20)의 표면이 노출된다. 그러나 가장자리부의 식각이 완료될 때까지 웨이퍼(10)의 중심부는 계속 식각 소스에 노출된다. 이에 따라 마스크(15)에 의해 덮여 있는 웨이퍼(10)의 상부 면은 식각 소스에 의한 영향을 받지 않지만, 비아 홀(25) 하부, 즉, 웨이퍼(10)와 식각 정지막(20)의 경계면에 식각 소스(30)가 축적되고, 이 축적된 식각 소스(30)에 의해 비아 홀(25) 하부의 웨이퍼(10)가 의해 식각되어 노치(35)가 발생하고 있다. 이와 같이 비아 홀(25) 하부에 노치(35) 현상이 발생하면 이후 비아 홀을 매립하는 과정에서 비아 홀을 완전히 매립하기 어려워져 불량이 발생하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 관통 전극(TSV)을 형성하는 과정에서 비아 홀 하부 측면부에 노치 현상이 발생되는 것을 방지할 수 있는 비아 홀 및 관통 전극 형성방법을 제공하는데 있다.
본 발명의 일 관점에 따른 관통 전극을 위한 비아 홀 형성방법은, 웨이퍼의 제1 표면상에 상기 웨이퍼의 제1 표면 일부를 노출시키는 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 이온주입배리어막으로 상기 노출 영역에 불순물을 주입하여 상기 웨이퍼 내에 패시베이션 영역을 형성하는 단계; 상기 패시베이션 영역을 포함하는 웨이퍼의 제1 표면상에 식각 정지막을 형성하는 단계; 상기 웨이퍼의 제1 표면과 반대되는 제2 표면상에 상기 패시베이션 영역 사이 일부를 노출시키는 제2 마스크 패턴을 형성하는 단계; 및 상기 제2 마스크 패턴을 식각 마스크로 상기 웨이퍼를 식각하여 비아 홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 식각정지막을 형성하는 단계 이후에, 상기 식각 정지막 위에 캐리어 웨이퍼를 부착하는 단계; 및 상기 웨이퍼를 상기 제2 표면으로부터 제1 두께만큼 리세스시키는 단계를 더 포함한다.
상기 제1표면은 상기 웨이퍼의 전면부이고, 상기 제2표면은 상기 웨이퍼의 후면부이다.
상기 패시베이션 영역을 형성하는 단계는, 상기 노출 영역에 산소(O2) 이온을 포함하는 불순물을 주입하는 단계; 및 상기 주입된 불순물이 상기 웨이퍼의 실리콘과 산소 이온 사이의 반응으로 변성을 유도하여 형성한다.
상기 패시베이션 영역은 실리콘-산화계(Si-Ox) 물질막으로 형성할 수 있다.
상기 패시베이션 영역을 형성하는 단계는, 상기 웨이퍼의 표면으로부터 5㎛를 넘지 않는 깊이를 가지게 형성하는 것이 바람직하다.
상기 식각 정지막은 상기 웨이퍼를 구성하는 물질과 식각 선택비를 가지는 물질로 형성하고, 실리콘산화막을 포함하여 형성하는 것이 바람직하다.
상기 비아 홀을 형성하는 단계는, 건식 식각 소스 또는 습식 식각 소스를 상기 웨이퍼 상에 공급하여 형성하는 것이 바람직하다.
상기 비아 홀을 형성하는 단계는, 상기 비아 홀의 하부 측면부가 상기 패시베이션 영역에 의해 보호되어 수직 형상으로 형성한다.
본 발명의 다른 관점에 따른 관통 전극 형성방법은, 웨이퍼의 제1 표면상에 상기 웨이퍼의 제1 표면 일부를 노출시키는 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 이온주입배리어막으로 상기 노출 영역에 불순물을 주입하여 상기 웨이퍼 내에 패시베이션 영역을 형성하는 단계; 상기 패시베이션 영역을 포함하는 웨이퍼의 제1 표면상에 식각 정지막을 형성하는 단계; 상기 웨이퍼의 제1 표면과 반대되는 제2 표면상에 상기 패시베이션 영역 사이 일부를 노출시키는 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 식각 마스크로 상기 웨이퍼를 식각하여 비아 홀을 형성하는 단계; 상기 비아 홀의 노출면 상에 배리어금속막을 형성하는 단계; 및 상기 배리어금속막 및 비아 홀을 금속막으로 매립하여 상기 웨이퍼를 관통하는 관통 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 관통 전극을 구현하기 위해 실리콘 웨이퍼의 후면으로부터 비아 홀을 형성하는 방식을 적용시, 실리콘 웨이퍼 표면에 불순물을 주입하는 이온주입공정을 진행함으로써 실리콘 식각 소스에 의해 식각되지 않는 패시베이션 영역을 형성하여 노치 현상을 제어할 수 있다.
도 1은 비아 홀을 형성하는 과정에서 발생된 노치 현상을 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 10은 본 발명의 실시예에 따른 비아 홀 및 관통 전극 형성방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 10은 본 발명의 실시예에 따른 비아 홀 및 관통 전극 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 다수의 반도체 칩으로 이루어진 실리콘 웨이퍼(200) 상에 실리콘 웨이퍼(200) 표면 일부를 노출시키는 제1 마스크 패턴(205)을 형성한다. 제1 마스크 패턴(205)은 레지스트막으로 형성할 수 있다. 이 경우, 제1 마스크 패턴(205)은 실리콘 웨이퍼(200)의 제1 표면, 예를 들어 전면부(front side)에 형성한다.
도 3을 참조하면, 실리콘 웨이퍼(200) 상에 이온주입공정을 진행하여 실리콘 웨이퍼(200) 내에 패시베이션 영역(210)을 형성한다. 구체적으로, 제1 마스크 패턴(205)을 이온주입배리어막으로 실리콘 웨이퍼(200)의 노출된 표면에 도면에서 화살표로 도시한 바와 같이, 불순물을 주입하는 이온주입공정을 진행한다. 여기서 불순물은 실리콘 웨이퍼(200)의 실리콘을 실리콘과 식각 선택비를 가지는 물질로 변성시킬 수 있는 불순물을 주입한다. 본 발명의 실시예에서는 산소(O2) 이온을 포함하는 불순물을 주입하는 것이 바람직하다. 산소(O2) 이온을 포함하는 불순물을 실리콘 웨이퍼(200) 내에 주입하면 산소(O2) 이온과 실리콘 웨이퍼(200)의 실리콘(Si) 사이의 반응에 의한 변성으로 패시베이션 영역(210)이 형성된다. 이 경우 패시베이션 영역(210)은 실리콘-산화계(Si-Ox) 물질막으로 형성된다. 패시베이션 영역(210)은 실리콘 웨이퍼(200)의 노출된 표면으로부터 5㎛를 넘지 않는 깊이(d1)를 가지게 산소(O2) 이온을 포함하는 불순물의 이온주입농도 및 이온주입세기를 조절하여 진행한다. 이온주입공정은 일반적으로 수직 방향뿐만 아니라 수평 방향으로도 진행된다. 이에 따라 패시베이션 영역(210)이 5㎛를 넘는 깊이로 형성되는 경우에는 수평 방향으로 불순물이 확산되어 제1 마스크 패턴(205)에 의해 차단된 부분까지 패시베이션 영역으로 형성될 수 있다. 이 경우, 후속 진행하는 비아 홀을 형성하는 과정에서 불순물이 확산된 부분에는 비아 홀이 형성되지 않아 불량이 발생된다. 따라서 패시베이션 영역(210)은 실리콘 웨이퍼(200)의 노출된 표면으로부터 5㎛를 넘지 않는 깊이를 가지게 형성하는 것이 바람직하다.
이렇게 형성된 패시베이션 영역(210)은 이후 관통 실리콘 비아를 형성하기 위한 식각 공정에서 실리콘 웨이퍼(200)를 식각 소스로부터 보호하는 역할을 한다. 추후 이에 대한 설명은 구체적으로 하기로 한다. 이온주입공정을 진행한 다음, 제1 마스크 패턴(205)은 스트립(strip) 공정을 진행하여 제거한다.
도 4를 참조하면, 제1 마스크 패턴(205, 도 3 참조)가 제거되어 표면이 노출된 실리콘 웨이퍼(200) 및 패시베이션 영역(210) 위에 식각 정지막(215)을 형성한다. 식각 정지막(215)은 이후 관통 실리콘 비아를 형성하기 위한 식각 공정에서 식각이 정지되는 위치를 지정하는 역할을 한다. 이러한 식각 정지막(215)은 실리콘 웨이퍼(200)와 식각 선택비를 가지는 물질로 형성하는 것이 바람직하다. 이에 따라 실리콘 웨이퍼(200)와 식각 선택비를 가지는 물질로 실리콘 산화막(SiO2)으로 형성할 수 있다.
도 5를 참조하면, 식각 정지막(215) 위에 캐리어 웨이퍼(220)를 부착한다. 다음에 상기 식각 정지막(215) 및 캐리어 웨이퍼(220)가 부착된 제1 표면과 반대되는 제2 표면, 즉, 후면부(back side)의 실리콘 웨이퍼(200)를 제1 두께(d2)만큼 리세스시킨다.
도 6을 참조하면, 제1 두께만큼 리세스된 실리콘 웨이퍼(200) 상에 관통 전극(TSV: Through Silicon Via)이 형성될 영역의 실리콘 웨이퍼(200)의 표면 일부를 노출시키는 제2 마스크 패턴(225)을 형성한다. 제2 마스크 패턴(225)은 레지스트막으로 형성할 수 있다. 여기서 제2 마스크 패턴(225)은 관통 전극(TSV)을 형성하는 방법 가운데 실리콘 웨이퍼의 후면으로부터 비아 홀(via hole)을 형성하는 방식을 적용하기 위해 실리콘 웨이퍼(200)의 제1 표면과 반대되는 제2 표면, 예를 들어 후면부(back side)에 형성한다. 이 경우 제2 마스크 패턴(225)에 의해 노출되는 실리콘 웨이퍼(200) 후면의 표면은 보호막(210)이 형성된 영역을 제외한 영역의 표면을 노출한다.
도 7을 참조하면, 제2 마스크 패턴(225)을 식각마스크로 한 식각 공정을 진행하여 실리콘 웨이퍼(200) 후면의 노출된 표면을 식각하여 비아 홀(230)을 형성한다. 구체적으로, 제2 마스크 패턴(225)을 식각마스크로 식각 소스를 실리콘 웨이퍼(200) 상에 공급한다. 여기서 식각 공정은 실리콘을 식각할 수 있는 건식 식각 소스 또는 습식 식각 소스를 공급하여 진행하는 것이 바람직하다. 이 경우, 실리콘을 식각할 수 있는 식각 소스는 불소(F)를 포함하며, 예를 들어 CF4 가스를 포함하는 식각 소스를 공급하여 진행할 수 있다. 식각 소스를 실리콘 웨이퍼(200) 상에 공급하면 실리콘 웨이퍼(100)이 도면에서 화살표로 도시한 바와 같이 식각되어 비아 홀(230)을 형성한다. 이러한 비아 홀(230)을 형성하기 위한 식각 공정은 실리콘 웨이퍼(200)의 실리콘 식각이 완료되어 식각 정지막(215)의 표면이 노출되는 시점까지 진행하는 것이 바람직하다.
실리콘 웨이퍼(200) 내에 비아 홀(230)을 형성하기 위해 식각 공정을 진행하는 과정에서 비아 홀(230) 하부의 측벽 부분에 패시베이션 영역(210)이 노출된다. 여기서 패시베이션 영역(210)은 실리콘(Si)과 식각 선택비를 가지는 물질, 즉, 실리콘 산화막(SiO2)으로 형성되어 있다. 이에 따라 패시베이션 영역(210)이 형성된 비아 홀(230)의 하부 측벽 부분은 실리콘 식각 소스에 의해 식각되지 않는다. 즉, 패시베이션 영역(210)이 식각 배리어막 역할을 함으로써 식각에 의한 영향을 받지 않는다. 따라서 비아 홀을 형성하기 위한 식각 공정에서 하부에 노출된 실리콘 웨이퍼와 식각 정지막의 경계면에 식각 소스가 축적되면서 실리콘 웨이퍼가 식각됨에 따라 유발되는 노치(35, 도 1 참조)가 발생하는 것을 방지할 수 있다.
도 8을 참조하면, 비아 홀(230)을 형성하기 위한 식각 마스크 역할을 한 제2 마스크 패턴(225, 도 7 참조)을 제거하면 관통 전극(TSV)이 형성될 영역에 형성된 비아 홀(230)에 의해 식각 정지막(215)의 표면이 노출된다.
도 9를 참조하면, 비아 홀(230)이 형성된 실리콘 웨이퍼(200) 전면에 배리어금속막(235)을 형성한다. 다음에 배리어 금속막(235) 상에 씨드(seed) 금속막을 형성한 다음, 비아 홀(230) 내에 전해도금 공정을 진행하여 전해 물질, 즉, 금속막(240)으로 비아 홀(230)을 매립한다. 여기서 배리어 금속막(235)은 티타늄나이트라이드(TiN), 티타늄(Ti) 또는 티타늄텅스텐(TiW)의 그룹에서 적어도 어느 하나로 형성한다. 배리어 금속막(235)은 금속막(240)이 실리콘 웨이퍼(200) 또는 패시베이션 영역(210)과 반응하는 것을 방지하는 역할을 한다. 또한 비아 홀(230)을 매립하는 금속막(240)은 금(Au), 구리(Cu), 텅스텐(W) 또는 폴리실리콘(Poly-Si)계 화합물의 단일막 또는 하나 이상의 복합막으로 형성한다.
도 10을 참조하면, 스택 패키지 제조시의 전체 두께를 고려하여, 금속막(240, 도 9 참조) 및 배리어 금속막(235, 도 9 참조)을 에치백하여 실리콘 웨이퍼(200)의 표면을 노출시킨다. 이에 따라 비아 홀(230)을 매립하는 배리어 금속막 패턴(235a) 및 금속막 패턴(240)을 포함하는 관통 전극(245)이 형성된다.
본 발명은 관통 전극을 구현하기 위해 실리콘 웨이퍼의 후면으로부터 비아 홀을 형성하는 방식을 적용시, 실리콘 웨이퍼 표면에 불순물을 주입하는 이온주입공정을 진행하여 실리콘 식각 소스에 의해 식각되지 않는 패시베이션 영역을 형성함으로써 노치 현상을 제어할 수 있다. 이에 따라 패키지 제조 공정의 신뢰성을 향상시킬 수 있고, 공정상 마진을 증가시킬 수 있다.
200: 실리콘 웨이퍼 210: 패시베이션 영역
215: 식각 정지막 220: 캐리어 웨이퍼
230: 비아 홀 235: 배리어 금속막
240: 금속막 245: 관통 전극

Claims (16)

  1. 웨이퍼의 제1 표면상에 상기 웨이퍼의 제1 표면 일부를 노출시키는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 이온주입배리어막으로 상기 노출 영역에 불순물을 주입하여 상기 웨이퍼 내에 패시베이션 영역을 형성하는 단계;
    상기 패시베이션 영역을 포함하는 웨이퍼의 제1 표면상에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 위에 캐리어 웨이퍼를 부착하는 단계;
    상기 웨이퍼의 제1 표면과 반대되는 웨이퍼의 제2 표면을 표면으로부터 제1 두께만큼 리세스시키는 단계;
    상기 웨이퍼의 제1 표면과 반대되는 제2 표면상에 상기 패시베이션 영역 사이 일부를 노출시키는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각 마스크로 상기 웨이퍼를 식각하여 비아 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 비아 홀 형성방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1표면은 상기 웨이퍼의 전면부이고, 상기 제2표면은 상기 웨이퍼의 후면부인 비아 홀 형성방법.
  4. 제1항에 있어서, 상기 패시베이션 영역을 형성하는 단계는,
    상기 노출 영역에 산소(O2) 이온을 포함하는 불순물을 주입하는 단계; 및
    상기 주입된 불순물이 상기 웨이퍼의 실리콘과 산소 이온 사이의 반응으로 변성을 유도하여 형성하는 비아 홀 형성방법.
  5. 제4항에 있어서,
    상기 패시베이션 영역은 실리콘-산화계(Si-Ox) 물질막으로 변성되는 비아 홀 형성방법.
  6. 제1항에 있어서,
    상기 패시베이션 영역을 형성하는 단계는, 상기 웨이퍼의 표면으로부터 5㎛를 넘지 않는 깊이를 가지게 형성하는 비아 홀 형성방법.
  7. 제1항에 있어서,
    상기 식각 정지막은 상기 웨이퍼를 구성하는 물질과 식각 선택비를 가지는 물질로 형성하는 비아 홀 형성방법.
  8. 제6항에 있어서,
    상기 식각 정지막은 실리콘산화막을 포함하여 형성하는 비아 홀 형성방법.
  9. 제1항에 있어서,
    상기 비아 홀을 형성하는 단계는, 건식 식각 소스 또는 습식 식각 소스를 상기 웨이퍼 상에 공급하여 형성하는 비아 홀 형성방법.
  10. 제1항에 있어서,
    상기 비아 홀을 형성하는 단계는, 상기 비아 홀의 하부 측면부가 상기 패시베이션 영역에 의해 보호되어 수직 형상으로 형성하는 비아 홀 형성방법.
  11. 웨이퍼의 제1 표면상에 상기 웨이퍼의 제1 표면 일부를 노출시키는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 이온주입배리어막으로 상기 노출 영역에 불순물을 주입하여 상기 웨이퍼 내에 패시베이션 영역을 형성하는 단계;
    상기 패시베이션 영역을 포함하는 웨이퍼의 제1 표면상에 식각 정지막을 형성하는 단계;
    상기 웨이퍼의 제1 표면과 반대되는 제2 표면상에 상기 패시베이션 영역 사이 일부를 노출시키는 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 마스크로 상기 웨이퍼를 식각하여 비아 홀을 형성하는 단계;
    상기 비아 홀의 노출면 상에 배리어금속막을 형성하는 단계; 및
    상기 배리어금속막 및 비아 홀을 금속막으로 매립하여 상기 웨이퍼를 관통하는 관통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 관통 전극 형성방법.
  12. 제11항에 있어서,
    상기 제1표면은 상기 웨이퍼의 전면부이고, 상기 제2표면은 상기 웨이퍼의 후면부인 관통 전극 형성방법.
  13. 제11항에 있어서, 상기 패시베이션 영역을 형성하는 단계는,
    상기 노출 영역에 산소(O2) 이온을 포함하는 불순물을 주입하는 단계; 및
    상기 주입된 불순물이 상기 웨이퍼의 실리콘과 산소 이온 사이의 반응으로 변성을 유도하여 형성하는 관통 전극 형성방법.
  14. 제13항에 있어서,
    상기 패시베이션 영역은 실리콘-산화계(Si-Ox) 물질막으로 변성되는 관통 전극 형성방법.
  15. 제11항에 있어서,
    상기 패시베이션 영역을 형성하는 단계는, 상기 웨이퍼의 표면으로부터 5㎛를 넘지 않는 깊이를 가지게 형성하는 관통 전극 형성방법.
  16. 제11항에 있어서,
    상기 비아 홀을 형성하는 단계는, 상기 비아 홀의 하부 측면부가 상기 패시베이션 영역에 의해 보호되어 수직 형상으로 형성하는 관통 전극 형성방법.
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