JP2021044490A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体層の付近で形状異常が生じることを抑制することが可能な半導体記憶装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、基板と、前記基板上に交互に設けられた複数の第１絶縁層および複数の電極層を含む積層膜と、前記積層膜上に設けられた第２絶縁層とを備える。前記装置はさらに、前記積層膜および前記第２絶縁層内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、第１半導体層、および第３絶縁膜を含む複数の柱状部を備える。さらに、前記柱状部間に挟まれた前記第２絶縁層の幅は、前記第２絶縁層の少なくとも一部において、前記柱状部間に挟まれた前記積層膜の幅よりも細い。【選択図】図１
Description
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
３次元半導体メモリでは、メモリセルの特性を向上させるために、チャネル半導体層の膜厚を薄くすることが望ましい。しかしながら、チャネル半導体層の膜厚を薄くすると、チャネル半導体層の付近で形状異常が生じる可能性がある。
半導体層の付近で形状異常が生じることを抑制することが可能な半導体記憶装置およびその製造方法を提供する。
一の実施形態によれば、半導体記憶装置は、基板と、前記基板上に交互に設けられた複数の第１絶縁層および複数の電極層を含む積層膜と、前記積層膜上に設けられた第２絶縁層とを備える。前記装置はさらに、前記積層膜および前記第２絶縁層内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、第１半導体層、および第３絶縁膜を含む複数の柱状部を備える。さらに、前記柱状部間に挟まれた前記第２絶縁層の幅は、前記第２絶縁層の少なくとも一部において、前記柱状部間に挟まれた前記積層膜の幅よりも細い。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１０において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構造を示す断面図である。図１の半導体記憶装置は、例えば３次元半導体メモリである。
図１は、第１実施形態の半導体記憶装置の構造を示す断面図である。図１の半導体記憶装置は、例えば３次元半導体メモリである。
図１の半導体記憶装置は、基板１と、複数の第１絶縁層２および複数の電極層３を含む積層膜Ｓと、第２絶縁層４と、複数の柱状部Ｃとを備えている。各柱状部Ｃは、メモリ絶縁膜５と、チャネル半導体層６と、コア絶縁膜７と、コア半導体層８とを含んでいる。図１の半導体記憶装置はさらに、複数のコンタクトプラグ９と、層間絶縁膜１０とを備えている。
基板１は例えば、シリコン（Ｓｉ）基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
複数の第１絶縁層２と複数の電極層３は、基板１上に交互に形成されており、積層膜Ｓを構成している。積層膜Ｓは、基板１上に直接形成されていてもよいし、基板１上に他の層を介して形成されていてもよい。第１絶縁層２は例えば、シリコン酸化膜（ＳｉＯ２）である。電極層３は例えば、タングステン（Ｗ）層などの金属層や、ポリシリコン層などの半導体層であり、ワード線や選択線などの配線として機能する。本実施形態の積層膜Ｓは、幅Ｗ１を有している。
第２絶縁層４は、積層膜Ｓ上に形成されている。第２絶縁層４は例えば、シリコン酸化膜である。本実施形態の第２絶縁層４は、積層膜Ｓ上に形成され、幅Ｗ１を有する第１部分４ａと、第１部分４ａ上に形成され、幅Ｗ１よりも細い幅Ｗ２を有する第２部分４ｂとを含んでいる。本実施形態の第２部分４ｂの幅Ｗ２は、第２部分４ｂ内を上に行くほど減少している。
複数の柱状部Ｃは、積層膜Ｓおよび第２絶縁層４内に形成されており、ここでは、第２絶縁層４と積層膜Ｓとを貫通して基板１に達している。これらの柱状部Ｃは、Ｚ方向に延びる柱状の形状を有している。各柱状部Ｃは、積層膜Ｓおよび第２絶縁層４の側面に順に形成されたメモリ絶縁膜５、チャネル半導体層６、およびコア絶縁膜７と、コア絶縁膜７上に形成されたコア半導体層８とを含んでいる。さらに、メモリ絶縁膜５は、図２に示すように、積層膜Ｓおよび第２絶縁層４の側面に順に形成されたブロック絶縁膜５ａ、電荷蓄積層５ｂ、およびトンネル絶縁膜５ｃを含んでいる。
図２は、第１実施形態の半導体記憶装置の構造を示す拡大断面図である。
ブロック絶縁膜５ａは例えば、シリコン酸化膜、金属酸化膜、またはこれらを含む積層膜である。電荷蓄積層５ｂは例えば、シリコン窒化膜（ＳｉＮ）である。電荷蓄積層５ｂは、ポリシリコン層などの半導体層としてもよい。トンネル絶縁膜５ｃは例えば、シリコン酸化膜である。チャネル半導体層６は例えば、ポリシリコン層である。コア絶縁膜７は例えば、シリコン酸化膜である。コア半導体層８（図１参照）は例えば、ポリシリコン層である。ブロック絶縁膜５ａ、電荷蓄積層５ｂ、トンネル絶縁膜５ｃ、チャネル半導体層６、コア絶縁膜７、およびコア半導体層８はそれぞれ、第１絶縁膜、電荷蓄積層、第２絶縁膜、第１半導体層、第３絶縁膜、および第２半導体層の例である。本実施形態では、各柱状部Ｃ内のこれらの絶縁膜や層が、複数のメモリセルを構成している。
以下、再び図１を参照して、本実施形態の半導体記憶装置の構造を説明する。
本実施形態の各柱状部Ｃにおいて、チャネル半導体層６は、積層膜Ｓ内や第２絶縁層４の第１部分４ａ内に設けられた第１領域６ａと、第２絶縁層４の第２部分４ｂ内に設けられた第２領域６ｂとを含んでおり、第２部分６ｂの膜厚が第１領域６ａの膜厚よりも厚くなっている。第１領域６ａの膜厚は、例えば５ｎｍ以下である。第２領域６ｂの膜厚は、例えば５ｎｍ以上である。本実施形態の第２領域６ｂの膜厚はおおむね、第２領域６ｂ内を上に行くほど増加している。本実施形態の第２領域６ｂは、シリコン原子と、シリコン原子以外の不純物原子とを含んでいる。不純物原子は例えば、Ｂ（ボロン）原子やＣ（炭素）原子である。
本実施形態の各柱状部Ｃにおいて、コア絶縁膜７とコア半導体層８は、Ｚ方向に延びる中実の柱状の形状を有しており、メモリ絶縁膜５とチャネル半導体層６は、Ｚ方向に延びる中空の柱状の形状（すなわち、管状の形状）を有している。そのため、コア絶縁膜７とコア半導体層８は、メモリ絶縁膜５とチャネル半導体層６により囲まれている。本実施形態のコア半導体層８は、チャネル半導体層６の第２領域６ｂや、第２絶縁層４の第２部分４ｂにより囲まれている。
図３は、第１実施形態の半導体記憶装置の構造を示す別の断面図である。
図３(ａ)は、本実施形態の半導体記憶装置を、第２絶縁層４の第１部分４ａの高さで切断したＸＹ断面を示している。一方、図３(ｂ)は、本実施形態の半導体記憶装置を、第２絶縁層４の第２部分４ｂの高さで切断したＸＹ断面を示している。
図３(ａ)および図３(ｂ)に示すように、本実施形態の複数の柱状部Ｃは、三角格子状に配置されている。本実施形態では、第２絶縁層４（および積層膜Ｓ）が、柱状部Ｃ間の空間を満たしている。各柱状部Ｃ内のコア絶縁膜７（およびコア半導体層８）は、メモリ絶縁膜５とチャネル半導体層６により囲まれている。
図３(ａ)は、柱状部Ｃ間に挟まれた第２絶縁層４の幅として、柱状部Ｃ間に挟まれた第１部分４ａの幅Ｗ１を示している。幅Ｗ１は、柱状部Ｃ間に挟まれた積層膜Ｓの幅に相当する（図１参照）。一方、図３(ｂ)は、柱状部Ｃ間に挟まれた第２絶縁層４の幅として、柱状部Ｃ間に挟まれた第２部分４ｂの幅Ｗ２を示している。幅Ｗ１と幅Ｗ２は、柱状部Ｃ間に挟まれた第２絶縁層４のＸＹ断面内の幅となっている。
本実施形態では、柱状部Ｃ間に挟まれた第２部分４ｂが、上に行くほど細くなる形状を有している。よって、幅Ｗ２が幅Ｗ１よりも狭くなっており、Ｗ２＜Ｗ１の関係が成立している（ただし、第２部分４ｂの底面の幅Ｗ２は幅Ｗ１と同じであり、Ｗ２＝Ｗ１の関係が成立している）。このように、柱状部Ｃ間に挟まれた第２絶縁層４の幅は、第２絶縁層４の第２部分４ｂにおいて、柱状部Ｃ間に挟まれた積層膜Ｓの幅よりも細くなっている。なお、本実施形態の第２絶縁層４の第２部分４ｂは、柱状部Ｃのコア絶縁膜７間に挟まれた部分と、柱状部Ｃのコア半導体層８間に挟まれた部分とを含んでいる（図１参照）。
なお、本実施形態の複数の柱状部Ｃは、三角格子以外のレイアウトで配置されていてもよい。これらの柱状部Ｃは、例えば四角格子状に配置されていてもよい。また、各柱状部ＣのＸＹ断面の形状は、本実施形態では円形であるが、その他の形状（例えば四角形）でもよい。
以下、再び図１を参照して、本実施形態の半導体記憶装置の構造を説明する。
複数のコンタクトプラグ９は、複数の柱状部Ｃ上に形成されている。各コンタクトプラグ９は、対応する柱状部Ｃのコア半導体層８上に形成されている。よって、各コンタクトプラグ９は、対応する柱状部Ｃのコア半導体層８やチャネル半導体層６に電気的に接続されている。コンタクトプラグ９は例えば、チタン（Ｔｉ）またはＴａ（タンタル）を含むバリアメタル層と、タングステン（Ｗ）、銅（Ｃｕ）、またはアルミニウム（Ａｌ）を含むプラグ材層とを含んでいる。
層間絶縁膜１０は、第２絶縁層４上や複数の柱状部Ｃ上に形成されている。各コンタクトプラグ９は、層間絶縁膜１０内に埋め込まれている。層間絶縁膜１０は例えば、シリコン酸化膜である。
以下、本実施形態の半導体記憶装置のさらなる詳細について説明する。
本実施形態の半導体記憶装置は、例えば３次元半導体メモリである。この場合、３次元半導体メモリのメモリセルの特性を向上させるために、チャネル半導体層６の膜厚を薄くすることが望ましい。そのため、本実施形態のチャネル半導体層６は、第１領域６ａにおいて、５ｎｍ以下という薄い膜厚を有している。
しかしながら、チャネル半導体層６の膜厚を薄くすると、チャネル半導体層６の付近で形状異常が生じる可能性がある。例えば、柱状部Ｃを埋め込むための開口部を積層膜Ｓおよび第２絶縁層４に形成し、開口部内にチャネル半導体層６を形成した場合、チャネル半導体層６の膜厚が薄いと、第２絶縁層４の付近でチャネル半導体層６に穴が開く可能性がある。第２絶縁層４の付近でチャネル半導体層６に穴が開くと、例えば、第２絶縁層４がエッチングされてしまう可能性や、コア半導体層８が異常な形状に成長してしまう可能性がある。このように、チャネル半導体層６の膜厚を薄くすると、チャネル半導体層６やその付近の絶縁膜や層で形状異常が生じる可能性がある。
そこで、本実施形態では、第２絶縁層４の付近のチャネル半導体層６の膜厚を厚く設定している。具体的には、チャネル半導体層６の第２領域６ｂの膜厚を、チャネル半導体層６の第１領域６ａの膜厚よりも厚く設定している。これにより、第２絶縁層４の付近でチャネル半導体層６に穴が開くことを抑制することが可能となる。
しかしながら、第２絶縁層４の付近のチャネル半導体層６の膜厚を厚くすると、上述の開口部が第２絶縁層４の付近で閉塞するおそれがある。開口部が第２絶縁層４の付近で閉塞してしまうと、開口部内に柱状部Ｃを埋め込むことが不可能または困難となる。このように、第２絶縁層４の付近のチャネル半導体層６の膜厚を厚くすると、チャネル半導体層６やその付近の絶縁膜や層で形状異常が生じる可能性がある。
そこで、本実施形態では、第２絶縁層４の少なくとも一部の幅を、積層膜Ｓの幅よりも細く設定している（Ｗ２＜Ｗ１）。具体的には、本実施形態の第２絶縁層４は、積層膜Ｓ上に形成され、幅Ｗ１を有する第１部分４ａと、第１部分４ａ上に形成され、幅Ｗ１よりも細い幅Ｗ２を有する第２部分４ｂとを含んでいる。これにより、第２絶縁層４の付近のチャネル半導体層６の膜厚を厚く設定しつつ、開口部が第２絶縁層４の付近で閉塞することを抑制することが可能となる。このように、本実施形態によれば、チャネル半導体層６の付近で形状異常が生じることを抑制することが可能となる。
以下、上述の説明の内容を、図４から図９を参照してより詳細に説明する。
図４から図９は、第１実施形態の半導体記憶装置の製造方法を示す断面図である。
まず、基板１上に、複数の第１絶縁層２と複数の犠牲層１１とを交互に含む積層膜Ｓ’を形成し、積層膜Ｓ’上に第２絶縁層４を形成する。（図４(ａ)）。積層膜Ｓ’は、基板１上に直接形成してもよいし、基板１上に他の層を介して形成してもよい。第１絶縁層２は例えば、シリコン酸化膜である。複数の犠牲層１１は例えば、シリコン窒化膜である。第２絶縁層４は例えば、シリコン酸化膜である。犠牲層１１は、第１膜の例である。
次に、ＲＩＥ（Reactive Ion Etching）により、積層膜Ｓ’および第２絶縁層４内に複数の開口部Ｈ１を形成する（図４(ｂ)）。本実施形態の開口部Ｈ１は、第２絶縁層４と積層膜Ｓ’とを貫通して基板１に達するように形成される。本実施形態の開口部Ｈ１は、メモリホールであり、柱状部Ｃを埋め込むために使用される。図４(ｂ)は、開口部Ｈ１間に挟まれた積層膜Ｓ’（および第２絶縁層４）の幅Ｗ１を示している。
次に、第２絶縁層４にアルゴンをイオン注入し、希フッ酸により第２絶縁層４を加工する（図５(ａ)）。その結果、第２絶縁層４内にイオン注入された領域が形成され、この領域が、積層膜Ｓ’上に形成され、幅Ｗ１を有する第１部分４ａと、第１部分４ａ上に形成され、幅Ｗ１よりも細い幅Ｗ２を有する第２部分４ｂと、を含む形状に加工される。なお、注入する元素は、半導体中で導電性を持たなければアルゴンに限らない。また、第２絶縁層４へのイオン注入は、イオンの進行方向が−Ｚ方向に対して少し傾くように行われることが望ましい。
次に、基板１の全面に、メモリ絶縁膜５とチャネル半導体層６とを順に形成する（図５(ｂ)）。その結果、開口部Ｈ１内や開口部Ｈ１外の積層膜Ｓ’や第２絶縁層４の表面に、メモリ絶縁膜５とチャネル半導体層６がコンフォーマルに形成される。なお、メモリ絶縁膜５は、基板１の全面にブロック絶縁膜５ａ、電荷蓄積層５ｂ、およびトンネル絶縁膜５ｃを順に形成することで形成される（図２参照）。
次に、イオン注入により、第２絶縁層４の付近のチャネル半導体層６内に不純物原子を注入する（図６(ａ)）。このイオン注入は、イオンの進行方向が−Ｚ方向に対して少し傾くように行われることが望ましい。当該不純物原子は例えば、Ｂ（ボロン）原子やＣ（炭素）原子である。
本実施形態ではその後、アルカリ水溶液によりチャネル半導体層６をスリミングする。スリミング後において、チャネル半導体層６の第１領域６ａの膜厚は例えば５ｎｍ以下である。実験によれば、イオン注入されたチャネル半導体層６は、注入されていない半導体層６よりも薬液への耐性が向上する。そのため、チャネル半導体層６の第２領域６ｂの膜厚は例えば５ｎｍ以上となる。よって、図６(ａ)のチャネル半導体層６は、積層膜Ｓ’付近および第２絶縁層４の第１部分４ａ付近のメモリ絶縁膜５の側面に形成された第１領域６ａと、第２絶縁層４の第２部分４ｂ付近のメモリ絶縁膜５の側面に形成され、第１領域６ａの膜厚よりも厚い膜厚を有する第２領域６ｂと、を含む形状に変化する。よって、本実施形態のチャネル半導体層６の第２領域６ｂは、不純物原子を含んでいる。
ここで、チャネル半導体層６の第２領域６ｂは、第２絶縁層４の第２部分４ｂの側面にメモリ絶縁膜５を介して形成されていることに留意されたい。もし第２部分４ｂの幅Ｗ２が第１部分４ａの幅Ｗ１と同じであれば、第２領域６ｂが開口部Ｈ１の中心軸に向けて大きく突出し、開口部Ｈ１を閉塞させるおそれがある。しかしながら、本実施形態の第２部分４ｂの幅Ｗ２は第１部分４ａの幅Ｗ１よりも細いため、第２領域６ｂが開口部Ｈ１を閉塞させることが抑制されている。また、本実施形態の第２領域６ｂの膜厚は、第１領域６ａの膜厚よりも厚いため、第２絶縁層４の付近のチャネル半導体層６に穴が開くことを抑制することができる。
なお、図６(ａ)に示す第２領域６ｂの外側の側面は、平坦に描かれているが、閉塞が生じない程度の傾斜や凹凸を有していてもよい。本実施形態の第２領域６ｂは、上述のようにイオン注入により形成されるため、このような傾斜や凹凸を有している場合が多いと考えられる。
次に、開口部Ｈ１内にコア絶縁膜７を形成し、その後に開口部Ｈ１内の一部のコア絶縁膜７を除去する（図６(ｂ)）。本実施形態では、コア絶縁膜７の上面がチャネル半導体層６の第２領域６ｂに接するように、コア絶縁膜７が加工される。
次に、基板１の全面にコア半導体層８を形成し、その後に開口部Ｈ１外のコア半導体層８をＲＩＥにより除去する（図７(ａ)、図７(ｂ)）。その結果、開口部Ｈ１内においてコア絶縁膜７上にコア半導体層８が形成され、コア半導体層８がチャネル半導体層６に電気的に接続される。このようにして、開口部Ｈ１内に複数の柱状部Ｃが形成される。なお、本実施形態の上記のＲＩＥは、第２絶縁層４の第２部分４ｂの一部が除去されるように行われる。
次に、積層膜Ｓ’と第２絶縁層４とを貫通する不図示の開口部を形成し、開口部から犠牲層１１を除去する（図８(ａ)）。その結果、積層膜Ｓ’内の第１絶縁層２間に複数の空洞Ｈ３が形成される。次に、これらの空洞Ｈ３内に複数の電極層３を形成する（図８(ｂ)）。このようにして、犠牲層１１が電極層３に置換され、複数の第１絶縁層２と複数の電極層３とを交互に含む積層膜Ｓが基板１上に形成される。
なお、図４(ａ)の工程では、基板１上に、複数の第１絶縁層２と複数の犠牲層１１とを交互に含む積層膜Ｓ’を形成する代わりに、複数の第１絶縁層２と複数の電極層３とを交互に含む積層膜Ｓを形成してもよい。この場合、図８(ａ)および図８(ｂ)の工程は実行不要である。また、この場合の電極層３は、第１膜の例である。
次に、第２絶縁層４および柱状部Ｃ上に層間絶縁膜１０を形成する（図９(ａ)）。次に、層間絶縁膜１０に複数のコンタクトホールＨ２を形成する（図９(ｂ)）。その結果、各コンタクトホールＨ２内に、対応する柱状部Ｃのコア半導体層８の上面が露出する。その後、各コンタクトホールＨ２内のコア半導体層８上にコンタクトプラグ９が形成される（図１参照）。このようにして、本実施形態の半導体記憶装置が製造される。
図１０は、第１実施形態の半導体記憶装置の製造方法の詳細を示す断面図である。
図１０(ａ)は、図４(ｂ)と同じ断面を示している。本実施形態の第２絶縁層４は例えば、積層膜Ｓ’上に形成され、第１の膜質を有する第１ＳｉＯ２膜Ｐａと、第１ＳｉＯ２膜Ｐａ上に形成され、第２の膜質を有する第２ＳｉＯ２膜Ｐｂとを含むように形成してもよい。例えば、第２ＳｉＯ２膜Ｐｂのエッチングレートが、第１ＳｉＯ２膜Ｐａのエッチングレートよりも高くなるように、第２絶縁層４を形成しておいてもよい。
この場合、希フッ酸処理などの薬液処理を行うと、第２ＳｉＯ２膜Ｐｂが第１ＳｉＯ２膜Ｐａよりもエッチングされやすい。その結果、この第２絶縁層４は、積層膜Ｓ’上に形成され、幅Ｗ１を有する第１部分４ａと、第１部分４ａ上に形成され、幅Ｗ１よりも細い幅Ｗ２を有する第２部分４ｂと、を含む形状に加工される（図１０(ｂ)）。具体的には、第１ＳｉＯ２膜Ｐａが第１部分４ａとなり、第２ＳｉＯ２膜Ｐｂが第２部分４ｂとなる。
なお、膜質の異なる第１ＳｉＯ２膜Ｐａと第２ＳｉＯ２膜Ｐｂは例えば、第１ＳｉＯ２膜Ｐａと第２ＳｉＯ２膜Ｐｂを異なる方法で形成することで実現可能である。また、膜質の異なる第１ＳｉＯ２膜Ｐａと第２ＳｉＯ２膜Ｐｂは例えば、第１ＳｉＯ２膜Ｐａと第２ＳｉＯ２膜Ｐｂを同じ方法で形成し、第２ＳｉＯ２膜Ｐｂにアルゴンガスなどによりダメージを与えることでも実現可能である。
以上のように、本実施形態では、柱状部Ｃ間に挟まれた第２絶縁層４は、柱状部Ｃ間に挟まれた積層膜Ｓの幅Ｗ１より細い幅Ｗ２を有する第２部分４ｂを含んでいる。よって、本実施形態によれば、メモリセルの特性を向上させつつ、チャネル半導体層６の付近で形状異常が生じることを抑制することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：第１絶縁層、３：電極層、４：第２絶縁層、
４ａ：第１部分、４ｂ：第２部分、５：メモリ絶縁膜、
５ａ：ブロック絶縁膜、５ｂ：電荷蓄積層、５ｃ：トンネル絶縁膜、
６：チャネル半導体層、６ａ：第１領域、６ｂ：第２領域、７：コア絶縁膜、
８：コア半導体層、９：コンタクトプラグ、１０：層間絶縁膜、１１：犠牲層
４ａ：第１部分、４ｂ：第２部分、５：メモリ絶縁膜、
５ａ：ブロック絶縁膜、５ｂ：電荷蓄積層、５ｃ：トンネル絶縁膜、
６：チャネル半導体層、６ａ：第１領域、６ｂ：第２領域、７：コア絶縁膜、
８：コア半導体層、９：コンタクトプラグ、１０：層間絶縁膜、１１：犠牲層
Claims (10)
- 基板と、
前記基板上に交互に設けられた複数の第１絶縁層および複数の電極層を含む積層膜と、
前記積層膜上に設けられた第２絶縁層と、
前記積層膜および前記第２絶縁層内に順に設けられた第１絶縁膜、電荷蓄積層、第２絶縁膜、第１半導体層、および第３絶縁膜を含む複数の柱状部とを備え、
前記柱状部間に挟まれた前記第２絶縁層の幅は、前記第２絶縁層の少なくとも一部において、前記柱状部間に挟まれた前記積層膜の幅よりも細い、半導体記憶装置。 - 前記第２絶縁層は、
前記積層膜上に設けられた第１部分と、
前記第１部分上に設けられた第２部分であって、前記柱状部間に挟まれた前記第２部分の幅が、前記柱状部間に挟まれた前記積層膜の幅よりも細い、第２部分とを含む、
請求項１に記載の半導体記憶装置。 - 前記第２絶縁層内に設けられた前記第１半導体層の少なくとも一部は、前記積層膜内に設けられた前記第１半導体層の膜厚よりも厚い膜厚を有する、請求項１または２に記載の半導体記憶装置。
- 前記積層膜内に設けられた前記第１半導体層は、５ｎｍ以下の膜厚を有する、請求項１から３のいずれか１項に記載の半導体記憶装置。
- 前記第２絶縁層内に設けられた前記第１半導体層の少なくとも一部は、５ｎｍ以上の膜厚を有する、請求項１から４のいずれか１項に記載の半導体記憶装置。
- 前記第２絶縁層内に設けられた前記第１半導体層は、不純物原子を含む、請求項１から５のいずれか１項に記載の半導体記憶装置。
- 前記不純物原子は、Ｂ（ボロン）原子またはＣ（炭素）原子である、請求項６に記載の半導体記憶装置。
- 前記第１半導体層は、
前記積層膜の側面および前記第２絶縁層の前記第１部分の側面に前記第１絶縁膜を介して設けられた第１領域と、
前記第２絶縁層の前記第２部分の側面に前記第１絶縁膜を介して設けられ、前記積層膜の側面に前記第１絶縁膜を介して設けられた前記第１半導体層の膜厚よりも厚い膜厚を有する第２領域とを含む、
請求項２に記載の半導体記憶装置。 - 基板上に、複数の第１絶縁層と複数の第１膜とを交互に含む積層膜を形成し、
前記積層膜上に第２絶縁層を形成し、
前記積層膜および前記第２絶縁層内に複数の開口部を形成し、
前記開口部間に挟まれた前記第２絶縁層の幅が、前記第２絶縁層の少なくとも一部において、前記開口部間に挟まれた前記積層膜の幅よりも細くなるように、前記第２絶縁層を加工し、
前記複数の開口部内に、第１絶縁膜、電荷蓄積層、第２絶縁膜、第１半導体層、および第３絶縁膜を順に含む複数の柱状部を形成する、
ことを含み、
前記第１半導体層は、前記第２絶縁層内に形成された前記第１半導体層の少なくとも一部の膜厚が、前記積層膜内に形成された前記第１半導体層の膜厚よりも厚くなるように形成される、半導体記憶装置の製造方法。 - 前記柱状部を形成する際に、前記第２絶縁層内に形成された前記第１半導体層内に不純物原子を注入することを含む、請求項９に記載の半導体記憶装置の製造方法。
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