TWI739275B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

本發明之實施形態係關於一種半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置具備：基板；積層膜，其包含交替設置於上述基板上之複數個第1絕緣層及複數個電極層；及第2絕緣層，其設置於上述積層膜上。上述裝置進而具備包含依次設置於上述積層膜及上述第2絕緣層內之第1絕緣膜、電荷儲存層、第2絕緣膜、第1半導體層、及第3絕緣膜之複數個柱狀部。進而，夾於上述柱狀部間之上述第2絕緣層之寬度於上述第2絕緣層之至少一部分中，較夾於上述柱狀部間之上述積層膜之寬度更細。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
於三維半導體記憶體中，為了提高記憶胞之特性，希望使通道半導體層之膜厚較薄。然而，若使通道半導體層之膜厚較薄，則可能會於通道半導體層之附近產生形狀異常。
本發明之實施形態提供一種能夠抑制於半導體層附近產生形狀異常之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備：基板；積層膜，其包含交替地設置於上述基板上之複數個第1絕緣層及複數個電極層；及第2絕緣層，其設置於上述積層膜上。上述裝置進而具備包含依次設置於上述積層膜及上述第2絕緣層內之第1絕緣膜、電荷儲存層、第2絕緣膜、第1半導體層、及第3絕緣膜之複數個柱狀部。進而，夾於上述柱狀部間之上述第2絕緣層之寬度於上述第2絕緣層之至少一部分中，較夾於上述柱狀部間之上述積層膜之寬度更細。
以下，一面參照圖式一面對實施形態進行說明。於圖1至圖10中，對相同之構成附注相同之符號，並省略重複之說明。
(第1實施形態) 圖1係表示第1實施形態之半導體記憶裝置之構造的剖視圖。圖1之半導體記憶裝置例如係三維半導體記憶體。
圖1之半導體記憶裝置具備基板1、包含複數個第1絕緣層2及複數個電極層3之積層膜S、第2絕緣層4、及複數個柱狀部C。各柱狀部C包含記憶體絕緣膜5、通道半導體層6、芯絕緣膜7、及芯半導體層8。圖1之半導體記憶裝置還具備複數個接觸插塞9、及層間絕緣膜10。
基板1例如係矽(Si)基板等半導體基板。圖1表示與基板1之表面平行且相互垂直之X方向及Y方向、及與基板1之表面垂直之Z方向。於本說明書中，將+Z方向作為上方向來對待，將-Z方向作為下方向來對待。-Z方向可與重力方向一致，亦可與重力方向不一致。
複數個第1絕緣層2與複數個電極層3交替地形成於基板1上，構成積層膜S。積層膜S可直接形成於基板1上，亦可隔著其他層而形成於基板1上。第1絕緣層2例如係氧化矽膜(SiO2 )。電極層3例如係鎢(W)層等金屬層、或多晶矽層等半導體層，作為字元線或選擇線等配線發揮功能。本實施形態之積層膜S具有寬度W1。
第2絕緣層4形成於積層膜S上。第2絕緣層4例如係氧化矽膜。本實施形態之第2絕緣層4包含形成於積層膜S上且具有寬度W1之第1部分4a、及形成於第1部分4a上且具有較寬度W1更細之寬度W2之第2部分4b。本實施形態之第2部分4b之寬度W2於第2部分4b內越往上越減少。
複數個柱狀部C形成於積層膜S及第2絕緣層4內，此處，貫通第2絕緣層4及積層膜S到達至基板1。該等柱狀部C具有於Z方向延伸之柱狀之形狀。各柱狀部C包含依次形成於積層膜S及第2絕緣層4之側面之記憶體絕緣膜5、通道半導體層6、芯絕緣膜7、及形成於芯絕緣膜7上之芯半導體層8。進而，如圖2所示，記憶體絕緣膜5包含依次形成於積層膜S及第2絕緣層4之側面之阻擋絕緣膜5a、電荷儲存層5b、及隧道絕緣膜5c。
圖2係表示第1實施形態之半導體記憶裝置之構造的放大剖視圖。
阻擋絕緣膜5a例如係氧化矽膜、金屬氧化膜、或包含氧化矽膜及金屬氧化膜之積層膜。電荷儲存層5b例如係氮化矽膜(SiN)。電荷儲存層5b亦可設為多晶矽層等半導體層。隧道絕緣膜5c例如係氧化矽膜。通道半導體層6例如係多晶矽層。芯絕緣膜7例如係氧化矽膜。芯半導體層8(參照圖1)例如係多晶矽層。阻擋絕緣膜5a、電荷儲存層5b、隧道絕緣膜5c、通道半導體層6、芯絕緣膜7、及芯半導體層8分別係第1絕緣膜、電荷儲存層、第2絕緣膜、第1半導體層、第3絕緣膜、及第2半導體層之例子。於本實施形態中，各柱狀部C內之該等絕緣膜或層構成複數個記憶胞。
以下，再次參照圖1，說明本實施形態之半導體記憶裝置之構造。
於本實施形態之各柱狀部C中，通道半導體層6包含設置於積層膜S內或第2絕緣層4之第1部分4a內之第1區域6a、及設置於第2絕緣層4之第2部分4b內之第2區域6b，第2部分6b之膜厚較第1區域6a之膜厚更厚。第1區域6a之膜厚例如為5 nm以下。第2區域6b之膜厚例如為5 nm以上。本實施形態之第2區域6b之膜厚大致於第2區域6b內越往上越增加。本實施形態之第2區域6b包含矽原子、及矽原子以外之雜質原子。雜質原子例如係B(硼)原子或C(碳)原子。
於本實施形態之各柱狀部C中，芯絕緣膜7及芯半導體層8具有於Z方向延伸之實心之柱狀形狀，記憶體絕緣膜5及通道半導體層6具有於Z方向延伸之中空之柱狀形狀(即，管狀之形狀)。因此，芯絕緣膜7及芯半導體層8由記憶體絕緣膜5及通道半導體層6包圍。本實施形態之芯半導體層8由通道半導體層6之第2區域6b、或第2絕緣層4之第2部分4b包圍。
圖3係表示第1實施形態之半導體記憶裝置之構造之另一剖視圖。
圖3A表示將本實施形態之半導體記憶裝置於第2絕緣層4之第1部分4a之高度切斷所得之XY截面。另一方面，圖3B表示將本實施形態之半導體記憶裝置於第2絕緣層4之第2部分4b之高度切斷所得之XY截面。
如圖3A及圖3B所示，本實施形態之複數個柱狀部C呈三角格點狀配置。於本實施形態中，第2絕緣層4(及積層膜S)充滿柱狀部C間之空間。各柱狀部C內之芯絕緣膜7(及芯半導體層8)由記憶體絕緣膜5及通道半導體層6包圍。
圖3A示出夾於柱狀部C間之第1部分4a之寬度W1作為夾於柱狀部C間之第2絕緣層4之寬度。寬度W1相當於夾於柱狀部C間之積層膜S之寬度(參照圖1)。另一方面，圖3B示出夾於柱狀部C間之第2部分4b之寬度W2，作為夾於柱狀部C間之第2絕緣層4之寬度。寬度W1及寬度W2成為夾於柱狀部C間之第2絕緣層4之XY截面內之寬度。
於本實施形態中，夾於柱狀部C間之第2部分4b具有越往上越細之形狀。因此，寬度W2較寬度W1更窄，W2＜W1之關係成立(其中，第2部分4b之底面之寬度W2與寬度W1相同，W2=W1之關係成立)。如此，夾於柱狀部C間之第2絕緣層4之寬度於第2絕緣層4之第2部分4b中，較夾於柱狀部C間之積層膜S之寬度更細。再者，本實施形態之第2絕緣層4之第2部分4b包含夾於柱狀部C之芯絕緣膜7間之部分、及夾於柱狀部C之芯半導體層8間之部分(參照圖1)。
再者，本實施形態之複數個柱狀部C亦能以三角格點以外之佈局配置。該等柱狀部C例如亦可呈四角格點狀配置。又，各柱狀部C之XY截面之形狀於本實施形態中為圓形，但亦可為其他形狀(例如四邊形)。
以下，再次參照圖1，說明本實施形態之半導體記憶裝置之構造。
複數個接觸插塞9形成於複數個柱狀部C上。各接觸插塞9形成於對應之柱狀部C之芯半導體層8上。由此，各接觸插塞9電性連接於對應之柱狀部C之芯半導體層8或通道半導體層6。接觸插塞9例如包含含有鈦(Ti)或Ta(鉭)之阻擋金屬層、及含有鎢(W)、銅(Cu)、或鋁(Al)之插塞材料層。
層間絕緣膜10形成於第2絕緣層4上或複數個柱狀部C上。各接觸插塞9嵌入層間絕緣膜10內。層間絕緣膜10例如為氧化矽膜。
以下，對本實施形態之半導體記憶裝置之更詳細之情況進行說明。
本實施形態之半導體記憶裝置例如為三維半導體記憶體。於此情形時，為了提高三維半導體記憶體之記憶胞之特性，較理想為使通道半導體層6之膜厚較薄。因此，本實施形態之通道半導體層6於第1區域6a具有5 nm以下之較薄之膜厚。
然而，若使通道半導體層6之膜厚變薄，則可能會於通道半導體層6之附近產生形狀異常。例如，如為於積層膜S及第2絕緣層4形成用以嵌入柱狀部C之開口部、且於開口部內形成有通道半導體層6，若通道半導體層6之膜厚較薄，則於第2絕緣層4附近可能會於通道半導體層6開孔。若於第2絕緣層4附近於通道半導體層6開孔，則例如第2絕緣層4可能會被蝕刻，或芯半導體層8可能會生長為異常之形狀。如此一來，若使通道半導體層6之膜厚變薄，則可能會於通道半導體層6或其附近之絕緣膜或層中產生形狀異常。
因此，於本實施形態中，將第2絕緣層4附近之通道半導體層6之膜厚設定得較厚。具體而言，將通道半導體層6之第2區域6b之膜厚設定為較通道半導體層6之第1區域6a之膜厚更厚。藉此，能夠抑制於第2絕緣層4附近於通道半導體層6中開孔。
然而，若使第2絕緣層4附近之通道半導體層6之膜厚增厚，則有上述開口部於第2絕緣層4附近堵塞之虞。若開口部於第2絕緣層4附近堵塞，則不可能或難以將柱狀部C嵌入至開口部內。如此一來，若使第2絕緣層4附近之通道半導體層6之膜厚增厚，則有可能於通道半導體層6或其附近之絕緣膜或層中產生形狀異常。
因此，於本實施形態中，將第2絕緣層4之至少一部分之寬度設定為較積層膜S之寬度更細(W2＜W1)。具體而言，本實施形態之第2絕緣層4包含形成於積層膜S上且具有寬度W1之第1部分4a、及形成於第1部分4a上且具有較寬度W1更細之寬度W2之第2部分4b。藉此，能夠一面將第2絕緣層4附近之通道半導體層6之膜厚設定為較厚一面抑制開口部於第2絕緣層4附近堵塞。如此一來，根據本實施形態，能夠抑制於通道半導體層6附近產生形狀異常。
以下，參照圖4至圖9更詳細地說明上述說明之內容。
圖4至圖9係表示第1實施形態之半導體記憶裝置之製造方法的剖視圖。
首先，於基板1上形成交替地包含複數個第1絕緣層2及複數個犧牲層11之積層膜S'，於積層膜S'上形成第2絕緣層4(圖4A)。積層膜S'可直接形成於基板1上，亦可隔著其他層形成於基板1上。第1絕緣層2例如係氧化矽膜。複數個犧牲層11例如係氮化矽膜。第2絕緣層4例如係氧化矽膜。犧牲層11係第1膜之例子。
接下來，利用RIE(Reactive Ion Etching，反應離子蝕刻)於積層膜S'及第2絕緣層4內形成複數個開口部H1(圖4B)。本實施形態之開口部H1以貫通第2絕緣層4及積層膜S'到達至基板1之方式形成。本實施形態之開口部H1為記憶體孔，用於供柱狀部C嵌入。圖4B表示夾於開口部H1間之積層膜S'(及第2絕緣層4)之寬度W1。
接下來，將氬離子注入至第2絕緣層4，利用稀氫氟酸對第2絕緣層4進行加工(圖5A)。其結果為，於第2絕緣層4內形成離子注入之區域，該區域被加工為包含形成於積層膜S'上且具有寬度W1之第1部分4a、及形成於第1部分4a上且具有較寬度W1更細之寬度W2之第2部分4b之形狀。再者，注入之元素只要於半導體中不具有導電性，便不限於氬。又，向第2絕緣層4之離子注入較理想為以離子之前進方向相對於-Z方向略微傾斜之方式進行。
接下來，於基板1之整個面依次形成記憶體絕緣膜5及通道半導體層6(圖5B)。其結果為，於開口部H1內或開口部H1外之積層膜S'或第2絕緣層4之表面，共形地形成著記憶體絕緣膜5及通道半導體層6。再者，記憶體絕緣膜5藉由於基板1之整個面依次形成阻擋絕緣膜5a、電荷儲存層5b、及隧道絕緣膜5c而形成(參照圖2)。
接下來，藉由離子注入，將雜質原子注入至第2絕緣層4附近之通道半導體層6內(圖6A)。該離子注入較理想為以離子之前進方向相對於-Z方向略微傾斜之方式進行。該雜質原子例如為B(硼)原子或C(碳)原子。
於本實施形態中，其後藉由鹼性水溶液使通道半導體層6細化(圖6A)。於細化後，通道半導體層6之第1區域6a之膜厚例如為5 nm以下。根據實驗，經離子注入之通道半導體層6較未注入之半導體層6對藥液之耐性提高。因此，通道半導體層6之第2區域6b之膜厚例如變為5 nm以上。由此，圖6A之通道半導體層6變化為如下形狀，即，包含形成於積層膜S'附近及第2絕緣層4之第1部分4a附近之記憶體絕緣膜5之側面之第1區域6a、及形成於第2絕緣層4之第2部分4b附近之記憶體絕緣膜5之側面且具有較第1區域6a之膜厚更厚之膜厚之第2區域6b。由此，本實施形態之通道半導體層6之第2區域6b包含雜質原子。
此處，請留意通道半導體層6之第2區域6b隔著記憶體絕緣膜5而形成於第2絕緣層4之第2部分4b之側面。若第2部分4b之寬度W2與第1部分4a之寬度W1相同，則有第2區域6b朝向開口部H1之中心軸大幅地突出且使開口部H1堵塞之虞。然而，本實施形態之第2部分4b之寬度W2較第1部分4a之寬度W1更細，因此，抑制第2區域6b使開口部H1堵塞。又，本實施形態之第2區域6b之膜厚較第1區域6a之膜厚更厚，因此，能夠抑制於第2絕緣層4附近之通道半導體層6開孔。
再者，圖6A所示之第2區域6b之外側之側面被平坦地描繪，但亦可具有不產生堵塞之程度之傾斜或凹凸。本實施形態之第2區域6b如上述般藉由離子注入而形成，故認為多半具有此種傾斜或凹凸。
接下來，於開口部H1內形成芯絕緣膜7，其後，將開口部H1內之一部分芯絕緣膜7去除(圖6B)。於本實施形態中，以芯絕緣膜7之上表面與通道半導體層6之第2區域6b相接之方式對芯絕緣膜7進行加工。
接下來，於基板1之整個面形成芯半導體層8，其後，藉由RIE將開口部H1外之芯半導體層8去除(圖7A、圖7B)。其結果為，於開口部H1內，於芯絕緣膜7上形成芯半導體層8，芯半導體層8電性連接於通道半導體層6。如此，於開口部H1內形成複數個柱狀部C。再者，本實施形態之上述RIE係以將第2絕緣層4之第2部分4b之一部分去除之方式進行。
接下來，形成貫通積層膜S'及第2絕緣層4之未圖示之開口部，自開口部將犧牲層11去除(圖8A)。其結果為，於積層膜S'內之第1絕緣層2間形成複數個空腔H3。接下來，於該等空腔H3內形成複數個電極層3(圖8B)。如此，將犧牲層11置換為電極層3，從而於基板1上形成交替地包含複數個第1絕緣層2及複數個電極層3之積層膜S。
再者，於圖4A之步驟中，於基板1上亦可取代形成交替地包含複數個第1絕緣層2及複數個犧牲層11之積層膜S'，而形成交替地包含複數個第1絕緣層2及複數個電極層3之積層膜S。於此情形時，無須執行圖8A及圖8B之步驟。又，此情形之電極層3為第1膜之例子。
接下來，於第2絕緣層4及柱狀部C上形成層間絕緣膜10(圖9A)。接下來，於層間絕緣膜10形成複數個接觸孔H2(圖9B)。其結果為，於各接觸孔H2內露出對應之柱狀部C之芯半導體層8之上表面。其後，於各接觸孔H2內之芯半導體層8上形成接觸插塞9(參照圖1)。如此，製造本實施形態之半導體記憶裝置。
圖10係表示第1實施形態之半導體記憶裝置之製造方法之詳情之剖視圖。
圖10A表示與圖4B相同之截面。本實施形態之第2絕緣層4例如亦可形成為包含形成於積層膜S'上且具有第1膜質之第1SiO2 膜Pa、及形成於第1SiO2 膜Pa上且具有第2膜質之第2SiO2 膜Pb。例如，亦能以第2SiO2 膜Pb之蝕刻速率較第1SiO2 膜Pa之蝕刻速率更高之方式形成第2絕緣層4。
於此情形時，若進行稀氫氟酸處理等藥液處理，則第2SiO2 膜Pb較第1SiO2 膜Pa更容易被蝕刻。其結果為，該第2絕緣層4被加工為包含形成於積層膜S'上且具有寬度W1之第1部分4a、及形成於第1部分4a上且具有較寬度W1更細之寬度W2之第2部分4b之形狀(圖10B)。具體而言，第1SiO2 膜Pa為第1部分4a，第2SiO2 膜Pb為第2部分4b。
再者，膜質不同之第1SiO2 膜Pa及第2SiO2 膜Pb例如可藉由以不同方法形成第1SiO2 膜Pa及第2SiO2 膜Pb而實現。又，膜質不同之第1SiO2 膜Pa及第2SiO2 膜Pb例如亦可藉由以相同方法形成第1SiO2 膜Pa及第2SiO2 膜Pb且利用氬氣等對第2SiO2 膜Pb賦予損傷而實現。
如上所述，於本實施形態中，夾於柱狀部C間之第2絕緣層4包含具有較夾於柱狀部C間之積層膜S之寬度W1更細之寬度W2之第2部分4b。由此，根據本實施形態，可一面提高記憶胞之特性，一面抑制於通道半導體層6附近產生形狀異常。
對本發明之若干個實施形態進行了說明，但該等實施形態係作為例子提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
相關申請 本申請享有以日本專利申請2019-167179號(申請日：2019年9月13日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:基板 2:第1絕緣層 3:電極層 4:第2絕緣層 4a:第1部分 4b:第2部分 5:記憶體絕緣膜 5a:阻擋絕緣膜 5b:電荷儲存層 5c:隧道絕緣膜 6:通道半導體層 6a:第1區域 6b:第2區域 7:芯絕緣膜 8:芯半導體層 9:接觸插塞 10:層間絕緣膜 11:犧牲層 C:柱狀部 H1:開口部 H2:接觸孔 H3:空腔 Pa:第1SiO2 膜 Pb:第2SiO2 膜 S:積層膜 S':積層膜 W1:寬度 W2:寬度 X:方向 Y:方向 Z:方向
圖1係表示第1實施形態之半導體記憶裝置之構造的剖視圖。 圖2係表示第1實施形態之半導體記憶裝置之構造的放大剖視圖。 圖3A及B係表示第1實施形態之半導體記憶裝置之構造的另一剖視圖。 圖4A及B係表示第1實施形態之半導體記憶裝置之製造方法的剖視圖。 圖5A及B係表示第1實施形態之半導體記憶裝置之製造方法的剖視圖。 圖6A及B係表示第1實施形態之半導體記憶裝置之製造方法的剖視圖。 圖7A及B係表示第1實施形態之半導體記憶裝置之製造方法的剖視圖。 圖8A及B係表示第1實施形態之半導體記憶裝置之製造方法的剖視圖。 圖9A及B係表示第1實施形態之半導體記憶裝置之製造方法的剖視圖。 圖10A及B係表示第1實施形態之半導體記憶裝置之製造方法之詳情的剖視圖。
1:基板
2:第1絕緣層
3:電極層
4:第2絕緣層
4a:第1部分
4b:第2部分
5:記憶體絕緣膜
6:通道半導體層
6a:第1區域
6b:第2區域
7:芯絕緣膜
8:芯半導體層
9:接觸插塞
10:層間絕緣膜
C:柱狀部
S:積層膜
W1:寬度
W2:寬度
X:方向
Y:方向
Z:方向

Claims (19)

  1. 一種半導體記憶裝置，其具備：基板；積層膜，其包含交替設置於上述基板上之複數個第1絕緣層及複數個電極層；第2絕緣層，其設置於上述積層膜上；及複數個柱狀部，其等包含依次設置於上述積層膜及上述第2絕緣層內之第1絕緣膜、電荷儲存層、第2絕緣膜、第1半導體層、及第3絕緣膜；且夾於上述柱狀部間之上述第2絕緣層之寬度於上述第2絕緣層之至少一部分中，較夾於上述柱狀部間之上述積層膜之寬度更細；設置於上述第2絕緣層內之上述第1半導體層之至少一部分具有較設置於上述積層膜內之上述第1半導體層之膜厚厚之膜厚。
  2. 如請求項1之半導體記憶裝置，其中上述第2絕緣層包含：第1部分，其設置於上述積層膜上；及第2部分，其設置於上述第1部分上，且夾於上述柱狀部間之上述第2部分之寬度較夾於上述柱狀部間之上述積層膜之寬度更細。
  3. 如請求項2之半導體記憶裝置，其中上述第2部分之寬度於上述第2部分中越往上越減少。
  4. 如請求項1之半導體記憶裝置，其中設置於上述積層膜內之上述第1半導體層具有5nm以下之膜厚。
  5. 如請求項1之半導體記憶裝置，其中設置於上述第2絕緣層內之上述第1半導體層之至少一部分具有5nm以上之膜厚。
  6. 如請求項1之半導體記憶裝置，其中設置於上述第2絕緣層內之上述第1半導體層包含雜質原子。
  7. 如請求項6之半導體記憶裝置，其中上述雜質原子為B(硼)原子。
  8. 如請求項6之半導體記憶裝置，其中上述雜質原子為C(碳)原子。
  9. 如請求項2之半導體記憶裝置，其中上述第1半導體層包含：第1區域，其隔著上述第1絕緣膜而設置於上述積層膜之側面及上述第2絕緣層之上述第1部分之側面；及第2區域，其隔著上述第1絕緣膜而設置於上述第2絕緣層之上述第2部分之側面，且具有較隔著上述第1絕緣膜而設置於上述積層膜之側面之上述第1半導體層之膜厚更厚之膜厚。
  10. 如請求項9之半導體記憶裝置，其中上述第1區域具有5nm以下之膜 厚。
  11. 如請求項9之半導體記憶裝置，其中上述第2區域具有5nm以上之膜厚。
  12. 一種半導體記憶裝置之製造方法，其包括如下步驟：於基板上形成交替地包含複數個第1絕緣層及複數個第1膜之積層膜；於上述積層膜上形成第2絕緣層；於上述積層膜及上述第2絕緣層內形成複數個開口部；以夾於上述開口部間之上述第2絕緣層之寬度於上述第2絕緣層之至少一部分中較夾於上述開口部間之上述積層膜之寬度更細之方式，對上述第2絕緣層進行加工；於上述複數個開口部內形成依次包含第1絕緣膜、電荷儲存層、第2絕緣膜、第1半導體層、及第3絕緣膜之複數個柱狀部；且上述第1半導體層以形成於上述第2絕緣層內之上述第1半導體層之至少一部分之膜厚較形成於上述積層膜內之上述第1半導體層之膜厚更厚之方式形成。
  13. 如請求項12之半導體記憶裝置之製造方法，其中上述第2絕緣層係於將離子注入至上述第2絕緣層內之後藉由酸予以加工。
  14. 如請求項12之半導體記憶裝置之製造方法，其中 上述第2絕緣層被加工為包含：第1部分，其設置於上述積層膜上；及第2部分，其設置於上述第1部分上，且夾於上述開口部間之上述第2部分之寬度較夾於上述開口部間之上述積層膜之寬度更細。
  15. 如請求項14之半導體記憶裝置之製造方法，其中上述第2部分被加工成上述第2部分之寬度於上述第2部分中越往上越減少。
  16. 如請求項14之半導體記憶裝置之製造方法，其進而包括於上述柱狀部形成後將上述第2部分之一部分去除之步驟。
  17. 如請求項12之半導體記憶裝置之製造方法，其包括於形成上述柱狀部時，將雜質原子注入至形成於上述第2絕緣層內之上述第1半導體層內之步驟。
  18. 如請求項17之半導體記憶裝置之製造方法，其中上述雜質原子為B(硼)原子。
  19. 如請求項17之半導體記憶裝置之製造方法，其中上述雜質原子為C(碳)原子。
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