JP2006228898A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】信頼性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、強誘電体キャパシタＣを形成する工程と、前記強誘電体キャパシタ上に絶縁膜３５−２を形成する工程と、前記絶縁膜上に第１バリアメタル５１を形成する工程と、前記第１バリアメタルおよび絶縁膜を貫通し、前記強誘電体キャパシタ上に達するコンタクトホール５３−１を形成する工程と、前記第１バリアメタル上、コンタクトホール側壁上、および前記露出された強誘電体キャパシタ上に第２バリアメタル５４を形成する工程と、前記第２バリアメタル上にタングステン４３を形成し、前記コンタクトホール内にタングステン４３を埋め込み形成する工程とを具備する。
【選択図】 図５

Description

この発明は、半導体装置およびその製造方法に関し、例えば、強誘電体メモリ（ＦｅＲＡＭ；Ferroelectric Random Access Memory）に適用されるものである。

図１０乃至図１３を用いて、従来の半導体装置およびその製造方法を説明する。図１０は、従来の半導体装置を模式的に示す断面構造図である。ここでは、従来の半導体装置として強誘電体メモリ（ＦｅＲＡＭ）を用いて説明する。上記ＦｅＲＡＭのメモリセルは、シリコン基板１１上に形成されたセルトランジスタＴｒおよび強誘電体キャパシタＣにより構成されている。セルトランジスタＴｒは、ソース／ドレインとして働く不純物拡散層１２とゲート電極１４等により構成されている。強誘電体キャパシタＣは、シリコン基板１１上の絶縁膜１５−１中に形成された下部電極１６、強誘電体膜１７、および上部電極１８により形成されている。

上記絶縁膜１５−１上には、絶縁膜１５−２及び絶縁膜２０が形成されている。上記絶縁膜２０中には、ビット線ＢＬおよびプレート線ＰＬが形成されている。プレート線ＰＬと上部電極１８とは、コンタクト２５により電気的に接続されている。ビット線ＢＬと不純物拡散領域１２は、コンタクト２６、１９を介して電気的に接続されている。コンタクト２５、２６は、コンタクトホール内壁に沿って形成されたバリアメタル２２と、バリアメタル２２上に形成されコンタクトホール内に埋め込み形成されたタングステン２３により形成されている。

次に、図１０に示した半導体装置を例に挙げ、従来の半導体装置の製造方法について図１１乃至図１３を用いて説明する。

まず、図１１に示すように、シリコン基板１１上に、セルトランジスタＴｒおよび強誘電体キャパシタＣを形成する。この強誘電体メモリの典型的な製造工程に関しては、例えば、特許文献１に記載されている。絶縁膜１５−１中に強誘電体キャパシタＣを形成した後、絶縁膜１５−１と上部電極１８との高さがほぼ同一となるように、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。さらに、全面上にＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を堆積させて絶縁膜１５−２を形成し、ＣＭＰ法により平坦化する。さらに、フォトリソグラフィー法とＲＩＥ（Reactive Ion Etching）法を用いて、コンタクトホール２１−１、２１−２を形成する。さらに、ＣＶＤ法により、絶縁膜１５−２上、コンタクトホール２１−１、２１−２の側壁部及び底部の全面上にバリアメタルとなるＴｉＮ２２を堆積する。

続いて、図１２に示すように、ＴｉＮ２２上にタングステン（Ｗ）２３をＣＶＤ法により堆積する。

続いて、図１３に示すように、上記絶縁膜１５−２上のタングステン（Ｗ）２３とＴｉＮ２２とをＣＭＰ法などで除去し、上記コンタクトホール２１−１、２１−２内に残存させて埋め込み、コンタクト２５、２６を形成する。その後、上記コンタクト２５、２６上に対応する位置にプレート線ＰＬおよびビット線ＢＬを形成し、絶縁膜２０で埋め込む。

ところで、上記タングステン２３を堆積する工程は、水素雰囲気中で行われるため大量の水素（Ｈ_２）により、いわゆる水素アタックが発生する。このため、水素アタックの遮断（Ｈ−Block）が不十分であると強誘電体キャパシタＣの特性劣化を起こす。

上記水素アタックとは、強誘電体膜１７として用いられることの多いＰＺＴ（ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）系、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）系等の金属酸化物中の酸素を水素の還元性により欠損させることをいう。そのため、強誘電体膜１７の分極反転電荷量が減少し、強誘電体キャパシタＣの特性が劣化する。

ここで、バリアメタル膜として用いられるＴｉＮ２２には、水素の遮断効果があるので、上記水素アタックから、強誘電体キャパシタＣの特性劣化を保護する役割が期待できるとも考えられる。

しかし、ＴｉＮ２２の一層のみであるとＴｉＮ２２の膜厚が薄いため、十分な水素アタックの遮断効果は期待できない。ＴｉＮ２２の膜厚を厚く形成すると水素アタックの遮断効果が高まると考えられるが、厚く形成することはコンタクトホール２１−１、２１−２との関係から限界がある。つまり、ＴｉＮ２３の膜厚を厚く形成しようとすると、コンタクトホール２１−１、２１−２の上部にひさしが形成される。そのため、コンタクトホール２１−１、２１−２内部にタングステン２３で埋まらない空洞が生じ、コンタクトホール２１−１、２１−２の埋め込み不全が発生する。このような埋め込み不全によって、コンタクト抵抗が上昇する。

上記キャパシタＣの特性の劣化およびコンタクト抵抗の上昇は、歩留まりの低下を招くだけでなく、信頼性を低下させる大きな原因となる。
特開２００３−１５２１６５ 明細書

上記のように従来の半導体装置およびその製造方法では、キャパシタの特性の劣化やコンタクト抵抗の上昇により信頼性が低下するという事情があった。

この発明は上記のような事情に鑑みて、信頼性を向上できる半導体装置およびその製造方法を提供する。

この発明の一態様によれば、強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタ上に絶縁膜を形成する工程と、前記絶縁膜上に第１バリアメタルを形成する工程と、前記第１バリアメタルおよび絶縁膜を貫通し、前記強誘電体キャパシタ上に達するコンタクトホールを形成する工程と、前記第１バリアメタル上、コンタクトホール側壁上、および前記露出された強誘電体キャパシタ上に第２バリアメタルを形成する工程と、前記第２バリアメタル上にタングステンを形成し、前記コンタクトホール内にタングステンを埋め込み形成する工程とを具備する半導体装置の製造方法を提供できる。

上記のような方法によれば、上記タングステンを形成する工程の際に発生する水素の拡散経路のうち表面側から拡散する経路に対して、上記第１バリアメタルだけでなく、第２バリアメタルにおいても遮断することができる。そのため、第１、第２バリアメタルによって十分な膜厚を確保し、水素アタックから上記強誘電体キャパシタの特性の劣化を防止することができる。さらに、まず第１バリアメタルを形成し、その後にコンタクトホールを形成する。その後、第１バリアメタル上、コンタクトホール側壁上、および露出された強誘電体キャパシタ上に沿って第２バリアメタルを形成する。そのため、表面側の膜厚は第１、第２バリアメタルにより十分に確保できる。かつコンタクトホールの埋め込み不全が起こらない程度の第２バリアメタルの膜厚を容易に、第１バリアメタルとは独立に選択することができる。そのため、コンタクトホールの埋め込み不全が生じず、コンタクト抵抗が上昇することがない。その結果、信頼性が向上できる半導体装置の製造方法が提供できる。

また、この発明の一態様によれば、半導体基板の主表面上に設けられたセルアレイ部と周辺回路部とを備え、前記セルアレイ部は、前記半導体基板の主表面上に設けられた強誘電体キャパシタと、前記強誘電体キャパシタ上の第１絶縁膜中に設けられ、タングステン以外の導体で形成されたセルアレイ部コンタクトとを有し、前記周辺回路部は、前記半導体基板の主表面上の前記第２絶縁膜中に設けられ、タングステンを含んで形成された周辺回路部コンタクトを有する半導体装置を提供できる。

上記のような構成によれば、セルアレイ部コンタクトは、タングステン以外の導体を備えている。そのため、タングステンに起因する強誘電体キャパシタの劣化を防止することができる。一方、上記周辺回路部コンタクトは、タングステンを備えている。しかし、上記セルアレイ部コンタクトと周辺回路部コンタクトとの距離は十分に遠いため、周辺回路部コンタクトのタングステンが強誘電体キャパシタの特性を劣化させることを防止できる。その結果、信頼性が向上できる半導体装置が提供できる。

この発明によれば、信頼性を向上できる半導体装置およびその製造方法が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
まず、この発明の第１の実施形態に係る半導体装置およびその製造方法について、図１乃至図６を用いて説明する。

図１は、第１の実施形態に係る半導体装置の例として、セルトランジスタＴｒおよび強誘電体キャパシタＣからなるメモリセルを備えているＦｅＲＡＭのメモリセルを抽出して示している。図２は、図１に示すＦｅＲＡＭのメモリセルの等価回路図を示している。

図１に示すように、セルトランジスタＴｒは、半導体基板３１の主表面上のゲート絶縁膜３２上に設けられたゲート電極３３と、ゲート電極３３を挟むように基板３１中に隔離して設けられ、ソース／ドレインとして働く不純物拡散領域３４とを備えている。強誘電体キャパシタＣは、絶縁膜３５−１中に設けられ不純物拡散領域３４の一方とコンタクト３９を介して電気的に接続された下部電極３６と、下部電極３６上に設けられた強誘電体膜３７と、強誘電体膜３７上に設けられた上部電極３８とを備えている。上記強誘電体膜３７は、例えば、ＰＺＴ系、ＳＢＴ系等のいわゆる金属酸化物により形成されている。

上部電極３８上に、上部電極３８とプレート線ＰＬとを電気的に接続するコンタクト４０が設けられている。コンタクト４０は、コンタクトホールの側壁に設けられたサイドウォール４１と、サイドウォール４１上および上部電極３８上に沿って設けられたバリアメタル４２と、バリアメタル４２上に設けられコンタクトホール内に埋め込まれたタングステン４３とを備えている。上記サイドウォール４１は、例えば、薄膜のＡｌ_２Ｏ_３（アルミナ）等により形成されている。バリアメタル４２は、例えば、ＴｉＮ（窒化チタン）、Ｔｉ（チタン）等により形成されている。上記絶縁膜３５−１、３５−２は、例えば、シリコン酸化膜等により形成されている。

絶縁膜３５−１、３５−２中に他方の不純物拡散領域３４とビット線ＢＬとを電気的に接続するコンタクト４５が設けられている。コンタクト４５の構造は、上記コンタクト４０と同様である。

図１および図２に示すように、絶縁膜４７中にビット線ＢＬおよびプレート線ＰＬが設けられ、ビット線ＢＬはコンタクト４５、３９を介して一方の不純物拡散層３４に接続され、プレート線ＰＬはコンタクト４０を介して上部電極３８に接続されている。また、ワード線ＷＬは、ビット線ＢＬおよびプレート線ＰＬに沿った方向に設けられ、ゲート電極３３と一体化されている。

次に、図３乃至図６を用いて第１の実施形態に係る半導体装置の製造方法について説明する。

まず、図３に示すように、周知の工程により半導体基板３１の主表面上に、セルトランジスタＴｒ、強誘電体キャパシタＣ、絶縁膜３５−１、およびコンタクト３９を形成する。さらに、絶縁膜３５−１上および上部電極３７上に、周知の工程を用いて、シリコン酸化膜等により絶縁膜３５−２を形成する。この後、絶縁膜３５−２上に、例えば、ＣＶＤ法を用いてＴｉＮ５１（第１バリアメタル）を堆積する。この工程の際におけるＴｉＮ５１の膜厚は、例えば、５０ｎｍ程度である。

続いて、図４に示すように、例えば、フォトリソグラフィー法およびＲＩＥ法による異方性エッチングより、ＴｉＮ５１および絶縁膜３５−２を貫通し、上部電極３８上に達するコンタクトホール５３−１を形成する。同様の工程により、ＴｉＮ５１および絶縁膜３５−２を貫通し、絶縁膜３５−１中のコンタクト３９上に達するコンタクトホール５３−２を形成する。この工程の際における、コンタクトホール５３−１、５３−２の直径は、例えば、１８０ｎｍ程度である。上記コンタクトホール５３−１を形成する異方性エッチング工程の際には、始めにＴｉＮ５１をエッチングし、次にＳｉＯ_２等からなる絶縁膜３５−１エッチングするように２段階に分けて行ことも可能である。さらに、全面上に、例えば、ＣＶＤ法によりアルミナ等を堆積し、全面のＲＩＥ法等の異方性エッチングを行うことにより、コンタクト５３−１、５３−２の底部を露出し、コンタクト５３−１、５３−２の側壁に接するサイドウォール４１を形成する。

さらに、ＴｉＮ５１上、サイドウォール４１上、および露出されたコンタクトホール５３−１、５３−２の底部上に沿って、例えば、ＣＶＤ法によりＴｉＮ５４（第２バリアメタル）を形成する。この工程の際におけるＴｉＮ５４の膜厚は、例えば、２０ｎｍ程度である。

続いて、図５に示すように、ＴｉＮ５４上およびコンタクトホール５３−１、５３−２内に、例えば、ＣＶＤ法によりタングステン（Ｗ）４３を堆積形成する。

続いて、図６に示すように、例えば、ＣＭＰ法により絶縁膜３５−２の表面上まで平坦化することにより、ＴｉＮ５４およびＴｉＮ５１を順次除去する。この平坦化工程により、コンタクトホール５３−１、５３−２内にタングステン４３を埋め込み形成し、バリアメタル４２を形成する。この後、周知の工程により、絶縁膜４７、ビット線ＢＬ、およびプレート線ＰＬを形成することにより、図１に示す半導体装置を製造できる。

上記のような製造方法によれば、チップ表面側を覆っているＴｉＮ５１、５４の膜厚を十分に厚く形成できる。そのため、いくつかある水素の拡散経路のうち、チップ表面側から強誘電体キャパシタＣに向かって拡散して行く経路がＴｉＮ５１、５４によって十分に遮断でき、強誘電体キャパシタＣの劣化を防止できる。また、ＴｉＮ５１の膜厚は、例えば温度等の製膜条件を選択することにより、ＴｉＮ５４とは独立にかつ容易に形成することができる。そのため、表面側からの水素アタックを遮断するのに十分なＴｉＮ５１の膜厚を容易に形成することができる。

しかも、コンタクトホール５３−１、５３−２内壁に沿って、ＴｉＮ５４およびサイドウォール４１が形成されるため、コンタクトホール内側からの水素の拡散を遮断できる。また、ＴｉＮ５４の膜厚は、例えば温度等の製膜条件を選択することにより、ＴｉＮ５４およびサイドウォール４１とは独立にかつ容易に形成することができる。そのため、コンタクトホール５３−１、５３−２内側からの水素アタックを遮断するのに必要な膜厚を確保しつつ、コンタクトホール５３−１、５３−２の上部にひさしが生じることがないように膜厚を形成することができる。そのため、コンタクトホール５３−１、５３−２内からの水素アタックに対する遮断効果を保持しつつ、コンタクトホール内に埋め込まれるタングステン５４の埋め込み不全を生じることがなくコンタクト抵抗の上昇を防止することができる。

以上のように、水素アタックに対して十分な遮断効果を備え、かつコンタクト抵抗の低減を満足することができる。その結果、信頼性を向上する半導体装置の製造方法を提供できる。

さらに、図６に示すように、上記ＴｉＮ５１およびＴｉＮ５４は、平坦化工程により除去される。そのため、その後の半導体装置を製造する工程は、従来の工程を用いることができ、従来のＣＭＯＳ ＬＳＩの製造工程との親和性を保つことができる。

また、図４に示すように、まずＴｉＮ５１を形成し、その後少なくともＴｉＮ５１および絶縁膜３５−２を貫通するコンタクトホール５３−１、５３−２を形成するため、コンタクトホール５３−１、５３−２を形成するための異方性エッチングは、まずＴｉＮ５１から開始する。そのため、コンタクトホール５３−１、５３−２が形成される絶縁膜３５−２は、ほぼ垂直な断面形状となり、図１０乃至図１３で示す絶縁膜１５−２のような、欠落して角が落ちた断面形状とはならない。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置およびその製造方法について、図７乃至図９を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。

図７は、第２の実施形態に係る半導体装置として、セルアレイ部と周辺回路部とを有する半導体チップを模式的に示す平面図である。図８は、図７中のＡ−Ａ´線に沿って矢印の方向に見た半導体装置を模式的に示す断面構造図である。

図７および図８に示すように、半導体基板３１の主表面上にセルアレイ部および周辺回路部を備えている。セルアレイ部は、セルトランジスタＴｒと強誘電体キャパシタＣとを備えている。周辺回路部は、トランジスタＴｒを備えている。

セルアレイ部における絶縁膜３５−２（第１絶縁膜）中には、セルアレイ部コンタクト６０−１が設けられている。絶縁膜３５−１および絶縁膜３５−２中には、セルアレイ部コンタクト６０−２が設けられている。セルアレイ部コンタクト６０−１、６０−２は、コンタクトホール内壁に沿って設けられたバリアメタル６１と、バリアメタル６１上に設けられコンタクトホール内に埋め込まれた配線層６２とを備えている。上記配線層６２は、例えば、Ａｌ（アルミニウム）等のタングステン以外の導体により形成されている。

周辺回路部における絶縁膜６５（第２絶縁膜）中には、周辺回路部コンタクト６６が設けられている。周辺回路部コンタクト６６は、コンタクトホール上に沿って設けられたＴｉＮ４２と、ＴｉＮ４２上に設けられコンタクトホールに埋め込まれたタングステン４３とを備えている。

また、セルアレイ部における絶縁膜４７中に、ビット線ＢＬ、プレート線ＰＬが設けられている。周辺回路部における絶縁層４７中に、配線７０が設けられている。

上記のような構成によれば、上記第１の実施形態と同様の効果を得ることができる。さらに、セルアレイ部コンタクト６０−１、６０−２内に埋め込まれている配線層６２は、すべてアルミニウム等のタングステン以外の導体により形成されている。一方、周辺回路部コンタクト６６内には、タングステン４３よって埋め込み形成されている。

この場合には、タングステン４３で埋め込む周辺回路部コンタクト６６から、強誘電体キャパシタＣまでの距離が十分に遠い。そのため、タングステン４３に起因する強誘電体キャパシタＣの特性の劣化の影響は、無視するほど十分に小さくできる。その結果、強誘電体キャパシタＣの特性の劣化を防止し、信頼性を向上する半導体装置を提供できる。

次に、第２の実施形態に係る半導体装置の製造方法について、図８で示した半導体装置を例に挙げて説明する。

まず、図９に示すように、上記第１の実施形態と同様の工程を用いて、セルアレイ部にセルトランジスタＴｒおよび強誘電体キャパシタＣを形成し、周辺回路部にトランジスタＴｒを形成する。

続いて、全面上にフォトレジストを塗布し、このフォトレジストに露光および現像を行って、セルアレイ部のフォトレジストのみにセルアレイ部コンタクト６０−１、６０−２を形成するためのパターンを形成する（図示せず）。上記パターニングされたフォトレジストをマスクとして、例えば、ＲＩＥ法等の異方性エッチングを行うことにより、絶縁膜３５−２、３５−１中にコンタクトホールを形成する。その後、周知の工程により、上記コンタクトホール内にバリアメタル６１を形成し、アルミニウム等のタングステン以外の導体により配線層６２を形成する。以上の工程により、絶縁膜３５−２（第１絶縁膜）中にセルアレイ部コンタクト６０−１を形成し、絶縁膜３５−１、３５−２中に、セルアレイ部コンタクト６０−２を形成する。

続いて、セルアレイ部および周辺回路部の全面上に、例えば、ＣＶＤ法を用いてＴｉＮ５１（第１バリアメタル）を堆積する。さらに、ＴｉＮ５１上にフォトレジストを塗布し、このフォトレジストに露光および現像を行って、周辺回路部のフォトレジストのみに周辺回路部コンタクト６６を形成するためのパターンを形成する（図示せず）。上記パターニングされたフォトレジストをマスクとして、例えば、ＲＩＥ法等の異方性エッチングを行うことにより、絶縁膜６５（第２絶縁膜）中に、ＴｉＮ５１を貫通しコンタクト３９の上面に達する深さのコンタクトホール７１を形成する。

続いて、上記と同様の工程により、ＴｉＮ５１上、およびコンタクトホール７１内壁に沿ってＴｉＮ５４を形成する。さらに、同様の工程により、ＴｉＮ５４上およびコンタクトホール内部にタングステン４３を埋め込み形成する。その後全面上を、例えば、ＣＭＰ法等により絶縁膜６５および絶縁膜３５−１の表面上まで平坦化し、タングステン４３をコンタクトホール内に埋め込み、ＴｉＮ５４およびＴｉＮ５１を除去する。以上の工程により、絶縁膜６５（第２絶縁膜）中に周辺回路部コンタクト６５を形成する。以下、周知の工程により、図８で示す半導体装置を製造できる。

上述したように、まずセルアレイ部コンタクト６０−１、６０−２における配線層６２を、例えば、アルミニウム等のタングステン以外の導体により形成する。その後、第１の実施形態と同様の工程により、タングステン４３が埋め込まれる周辺回路部コンタクト６６を形成する。

上記タングステン４３を形成する工程の際には、セルアレイ部の表面側には、十分な水素アタックに対する遮断効果を備えたＴｉＮ５１およびＴｉＮ５４が形成されている。そのため、セルアレイ部の表面側における水素アタックを十分に遮断できる。また、このタングステン４３を形成する工程の際には、セルアレイ部コンタクト６０−１、６０−２はタングステン以外の導体によりすでに埋め込み形成されている。そのため、セルアレイ部コンタクト６０−１、６０−２内側からの水素アタックを考慮する必要はない。また、タングステン４３で埋め込む周辺回路部コンタクト６６から、強誘電体キャパシタＣまでの距離は十分に遠い。そのため、タングステン４３に起因する強誘電体キャパシタＣの特性の劣化の影響は、無視するほど十分に小さくできる。その結果、強誘電体キャパシタＣの特性の劣化を防止し、信頼性を向上できる。

尚、上記第１および第２の実施形態において、ＴｉＮ５１およびＴｉＮ５４を用いて説明したが、Ｔｉ等の水素アタックを遮断する効果を有する導体であれば、ＴｉＮに限らずこの発明を適用できることは勿論である。

以上、第１および第２の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体装置を模式的に示す断面構造図。 図１の半導体装置を示す等価回路図。 この発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す断面構造図。 この発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す断面構造図。 この発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す断面構造図。 この発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す断面構造図。 この発明の第２の実施形態に係る半導体装置を模式的に示す平面図。 この発明の第２の実施形態に係る半導体装置を説明するためのもので、図７中のＡ−Ａ´線に沿って矢印の方向に見た断面構造図。 この発明の第２の実施形態に係る半導体装置の製造方法を模式的に示す断面構造図。 従来技術に係る半導体装置を示す断面構造図。 従来技術に係る半導体装置の製造方法を示す断面構造図。 従来技術に係る半導体装置の製造方法を示す断面構造図。 従来技術に係る半導体装置の製造方法を示す断面構造図。

符号の説明

３１…半導体基板、Ｔｒ…セルトランジスタ、Ｃ…強誘電体キャパシタ、３２…ゲート絶縁膜、３３…ゲート電極、３４…不純物拡散領域、３９、４０、４５…コンタクト、３６…下部電極、３７…強誘電体膜、３８…上部電極、４１…サイドウォール、４２…バリアメタル、４３…タングステン、３５−１、３５−２、４７…絶縁膜、ＰＬ…プレート線、ＢＬ…ビット線。

Claims (5)

1. 強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタ上に絶縁膜を形成する工程と、
   前記絶縁膜上に第１バリアメタルを形成する工程と、
   前記第１バリアメタルおよび絶縁膜を貫通し、前記強誘電体キャパシタ上に達するコンタクトホールを形成する工程と、
   前記第１バリアメタル上、コンタクトホール側壁上、および前記露出された強誘電体キャパシタ上に第２バリアメタルを形成する工程と、
   前記コンタクトホール内にタングステンを埋め込み形成する工程とを具備すること
   を特徴とする半導体装置の製造方法。
2. 半導体基板の主表面上に設けられたセルアレイ部と周辺回路部とを備え、
   前記セルアレイ部は、前記半導体基板の主表面上に設けられた強誘電体キャパシタと、
   前記強誘電体キャパシタ上の第１絶縁膜中に設けられ、タングステン以外の導体で形成されたセルアレイ部コンタクトとを有し、
   前記周辺回路部は、前記半導体基板の主表面上の第２絶縁膜中に設けられ、タングステンを含んで形成された周辺回路部コンタクトを有すること
   を特徴とする半導体装置。
3. 半導体基板の主表面上に設けられたセルアレイ部と周辺回路部とを備えた半導体装置の製造方法であって、
   前記セルアレイ部に強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタ上に第１絶縁膜を形成する工程と、
   前記強誘電体キャパシタ上における前記第１絶縁膜中に、タングステン以外の導体によりセルアレイ部コンタクトを形成する工程と、
   前記第１絶縁膜上、前記セルアレイ部コンタクト上、および前記周辺回路部における第２絶縁膜上に、第１バリアメタルを形成する工程と、
   前記第１バリアメタルを貫通し、前記第２絶縁膜中にコンタクトホールを形成する工程と、
   前記第１バリアメタル上および前記コンタクトホールの内壁に沿って、第２バリアメタルを形成する工程と、
   前記コンタクトホール内にタングステンを埋め込み形成する工程とを具備すること
   を特徴する半導体装置の製造方法。
4. 前記第１バリアメタルおよび第２バリアメタルは、ＴｉＮまたはＴｉにより形成すること
   を特徴とする請求項１または３に記載の半導体装置の製造方法。
5. 前記第１バリアメタルの膜厚は、前記第２バリアメタルの膜厚よりも厚くなるように形成すること
   を特徴とする請求項１、請求項３または４のいずれか１項に記載の半導体装置の製造方法。

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