KR101123801B1

KR101123801B1 - 반도체 소자의 형성방법

Info

Publication number: KR101123801B1
Application number: KR20100034736A
Authority: KR
Inventors: 김성민
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-04-15
Filing date: 2010-04-15
Publication date: 2012-03-12
Also published as: KR20110115305A

Abstract

반도체 소자의 형성방법이 개시되어 있다. 반도체 소자의 형성방법은 캐리어 상에 예비 관통전극을 형성하는 단계; 상기 예비 관통전극을 포함한 캐리어를 덮으며, 상기 캐리어 상면과 접촉하는 일면 및 상기 일면에 대향하는 타면을 갖는 반도체층을 형성하는 단계; 및 상기 예비 관통전극 및 반도체층으로부터 캐리어를 제거하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 형성방법{FORMING METHOD FOR SEMICONDUCTOR DEVICE}

본 발명은 보이드의 발생에 따른 생산 수율의 저하 문제를 해결할 수 있는 반도체 소자의 형성방법에 관한 것이다.

최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.

반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.

이러한 반도체 패키지는 금속 와이어를 이용하여 전기적 연결을 시켜주는 방식이 주류를 이루어 왔으나, 최근에는 금속 와이어를 이용한 반도체 패키지에서의 문제를 극복함과 아울러, 반도체 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 하기 위해 관통전극(through silicon via : TSV)을 이용한 반도체 패키지에 대한 연구가 활발히 진행되고 있다.

관통전극을 이용한 반도체 패키지는 전기적인 연결이 관통전극을 통하여 이루어지기 때문에 전기적인 열화가 방지되고 반도체 칩의 동작 속도가 향상될 뿐만 아니라 소형화에 적극적으로 대응할 수 있는 장점이 있다. 이러한 관통전극은 웨이퍼 내에 비아를 형성하고, 비아 내부 및 웨이퍼 표면에 전기도금을 이용하여 금속물질을 매립하는 방식이 주류를 이루고 있다.

그러나, 종래와 같이 웨이퍼에 비아를 형성하고 상기 비아 내부에 전기도금을 이용하여 금속물질을 매립하다 보면, 비아 내부에 금속물질이 균일하게 채워지지 않아 빈 공간이 생기는 보이드(void) 등이 발생하는 문제가 있다.

최근에는 비아 내벽과의 계면 특성을 향상시키기 위해 첨가제 등이 함유된 고가의 도금액을 사용하거나, 또는 저속 도금을 수행하는 것을 통해 보이드의 발생을 최소화하고 있으나, 이러한 방식들은 추가 비용 및 시간을 필요로 하는 문제가 있을 뿐만 아니라, 보이드의 발생을 원천적으로 제거하는 데 한계가 있다.

본 발명은 보이드의 발생에 따른 생산 수율의 저하 문제를 해결할 수 있는 반도체 소자의 형성방법을 제공한다.

본 발명의 제1 실시예에 따른 반도체 소자의 형성방법은 캐리어 상에 예비 관통전극을 형성하는 단계; 상기 예비 관통전극을 포함한 캐리어를 덮으며, 상기 캐리어 상면과 접촉하는 일면 및 상기 일면에 대향하는 타면을 갖는 반도체층을 형성하는 단계; 및 상기 예비 관통전극 및 반도체층으로부터 캐리어를 제거하는 단계;를 포함하는 것을 특징으로 한다.

상기 반도체층의 상기 일면 상에 상기 예비 관통전극과 전기적으로 연결되는 회로층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

상기 반도체층은 상기 예비 관통전극과 대응하는 두께를 갖도록 형성하는 것을 특징으로 한다.

상기 회로층을 형성하는 단계 후, 상기 예비 관통전극이 돌출되도록 상기 반도체층의 타면을 제거하는 단계를 더 포함하는 것을 특징으로 한다.

상기 예비 관통전극을 형성하는 단계와 반도체층을 형성하는 단계 사이에, 상기 예비 관통전극 및 캐리어의 표면에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

상기 반도체층은 단결정 실리콘 또는 화합물 반도체를 포함하는 것을 특징으로 한다.

상기 예비 관통전극을 형성하는 단계는, 상기 캐리어 표면에 씨드막을 형성하는 단계; 상기 씨드막 상에 개구들을 갖는 마스크를 형성하는 단계; 상기 개구들 내에 금속 물질을 매립하는 단계; 상기 마스크를 제거하는 단계; 및 상기 제거된 마스크 하면으로 노출된 씨드막을 제거하는 단계;를 포함하는 것을 특징으로 한다.

상기 예비 관통전극을 형성하는 단계는, 상기 캐리어 상에 금속 핀 또는 금속 바를 부착하는 것을 특징으로 한다.

상기 캐리어는 유리 기판, 석영 기판, 실리콘 기판 및 절연성 테이프 중 어느 하나를 포함하는 것을 특징으로 한다.

본 발명의 제2 실시예에 따른 반도체 소자의 형성방법은 캐리어 상에 예비 관통전극을 형성하는 단계; 상기 예비 관통전극 및 캐리어 표면에 절연막을 형성하는 단계; 상기 절연막을 포함한 예비 관통전극의 측면 및 캐리어의 표면을 덮으며, 상기 캐리어와 접촉하는 일면 및 상기 일면에 대향하는 타면을 갖는 반도체층을 형성하는 단계; 및 상기 반도체층의 타면 상에 상기 예비 관통전극과 전기적으로 연결되는 회로층을 형성하는 단계;를 포함하는 것을 특징으로 한다.

상기 반도체층을 형성하는 단계와 회로층을 형성하는 단계 사이에, 상기 예비 관통전극의 상측 표면에 형성된 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.

상기 회로층을 형성하는 단계 후, 상기 예비 관통전극 및 반도체층으로부터 상기 캐리어를 제거하는 단계; 및 상기 예비 관통전극이 돌출되도록 상기 반도체층의 일면을 제거하는 단계;를 더 포함하는 것을 특징으로 한다.

본 발명은 캐리어 상에 예비 관통전극을 형성하고 나서, 예비 관통전극을 포함한 캐리어 상에 반도체층을 형성하는 것을 통해 보이드가 발생할 염려가 없으므로 관통전극의 신뢰성을 향상시킬 수 있다.

또한, 본 발명은 관통전극을 형성하는 공정의 단순화를 통해 생산 수율을 획기적으로 향상시킬 수 있다.

도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 소자의 형성방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
도 2a 내지 도 2e는 본 발명의 제2 실시예에 따른 반도체 소자의 형성방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.

(제1 실시예)

이하, 첨부된 도면들을 참조로 본 발명의 제1 실시예에 따른 반도체 소자의 형성방법에 대해 설명하도록 한다.

도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 소자의 형성방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.

도 1a를 참조하면, 다수의 관통전극 형성부(도시안함)를 갖는 캐리어(100)의 전 표면에 씨드막(112)을 형성한다. 이러한 캐리어(100)는 유리 기판, 석영 기판, 실리콘 기판 및 절연성 테이프 중 어느 하나를 포함할 수 있다.

도 1b를 참조하면, 상기 씨드막(112)이 형성된 캐리어(100) 상에 관통전극 형성부들을 노출시키는 개구(114)들을 갖는 마스크(116)를 형성한 후, 상기 개구(114)들 내에 금속 물질(120)을 매립하고 경화시킨다.

도 1c를 참조하면, 상기 개구(도 1b의 114)들 내에 매립된 금속 물질(도 1b의 120)을 포함한 캐리어(100)로부터 마스크(도 1b의 116)를 제거한 후, 상기 제거된 마스크 하면으로 노출된 씨드막(112)을 제거하여 예비 관통전극(120a)을 형성한다. 이와 다르게, 예비 관통전극(120a)을 형성하는 단계는, 다수의 관통전극 형성부를 갖는 캐리어(100) 상에 금속 핀 또는 금속 바를 부착하는 것을 통해 형성할 수도 있다.

도 1d를 참조하면, 상기 예비 관통전극(120a) 및 캐리어(100)의 표면에 절연막(140)을 형성한다. 이러한 절연막(140)은 폴리이미드, 산화 실리콘 및 질화 실리콘 중 어느 하나를 포함할 수 있다. 다음으로, 상기 절연막(140) 및 예비 관통전극(120a)을 포함한 캐리어(100)를 덮으며, 상기 캐리어(100) 상면과 접촉하는 일면(160a) 및 상기 일면(160a)에 대향하는 타면(160b)을 갖는 반도체층(160)을 형성한다.

상기 반도체층(160)은 캐리어(100) 상면과 접촉하는 일면(160a)으로부터 예비 관통전극(120a)을 모두 덮도록 캐리어(100) 전면에 반도체 물질을 연속적으로 증착하는 것을 통해 형성할 수 있다. 이러한 반도체 물질은 단결정 실리콘 또는 화합물 반도체로 형성될 수 있다. 이들 중, 화합물 반도체가 선택될 경우에는, 선택적인 에피텍셜을 이용한 증착을 통해 형성하는 것이 바람직하다. 상기 화합물 반도체는, 예를 들면, GaAs, InP, InAs, GaSb, Cds, ZnS, Sic, SnO₂ 등을 포함할 수 있다. 이러한 반도체층(160)은 예비 관통전극(120a)과 대응하는 두께를 갖도록 형성하는 것이 바람직하다.

도 1e를 참조하면, 상기 예비 관통전극(120a) 및 반도체층(160)으로부터 캐리어(도 1d의 100)를 제거하여 예비 관통전극(120a)을 포함한 반도체층(160)의 일면(160a)을 노출시킨다. 다음으로, 상기 노출된 반도체층(160)의 일면(160a) 상에 예비 관통전극(120a)과 전기적으로 연결되는 회로층(165) 및 본딩패드(152)를 형성한다. 회로층(165)은 데이터를 저장하기 위한 데이터 저장부(도시안함) 및 데이터를 처리하기 위한 데이터 처리부(도시안함)를 포함할 수 있으며, 이러한 회로층(165)은 본딩패드(152)와 전기적으로 연결될 수 있다.

본딩패드(152)는 회로층(165) 내에 삽입되어 예비 관통전극(120a)과 일단이 연결된 제1 본딩패드(152a) 및 상기 회로층(165)의 일단에 대향하는 타단에 연결된 제2 본딩패드(152b)를 포함할 수 있으며, 이러한 제1 및 제2 본딩패드(152a, 152b)는 상호 전기적으로 연결된다.

도 1f를 참조하면, 상기 예비 관통전극(도 1e의 120a)이 돌출되도록 회로층(165)을 포함한 반도체층(160)의 타면(160b)을 제거한다. 반도체층(160)의 타면을 제거하는 단계는 백그라인딩 공정 및 식각 공정 중 적어도 어느 하나 이상을 수행하는 것이 바람직하다. 이때, 상기 반도체층(160)의 타면(160b)을 제거하는 단계시, 상기 예비 관통전극의 타측 표면을 덮는 절연막(140)을 함께 제거함으로써 반도체층(160)의 타면(160b)으로부터 그 일부가 돌출되는 관통전극(120)을 형성한다.

이상으로, 본 발명의 제1 실시예에 따른 반도체 소자의 형성방법이 종료된다.

따라서, 본 발명의 제1 실시예는 캐리어 상에 예비 관통전극을 형성하고 나서, 예비 관통전극을 포함한 캐리어 상에 반도체층을 형성하는 것을 통해 보이드 등과 같은 문제를 원천적으로 해결할 수 있는 구조적인 장점이 있다. 이에 부합하여, 본 발명의 제1 실시예는 종래와 비교하여 공정이 단순화되고, 도금 공정을 용이하게 수행할 수 있으므로 획기적으로 비용을 절감할 수 있다.

(제2 실시예)

이하, 첨부된 도면들을 참조로 본 발명의 제2 실시예에 따른 반도체 소자의 형성방법에 대해 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 제2 실시예에 따른 반도체 소자의 형성방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.

도 2a를 참조하면, 다수의 관통전극 형성부(도시안함)를 갖는 캐리어(200) 상에 예비 관통전극(220a)을 형성한다. 이러한 예비 관통전극(220a)은 금속 핀 또는 금속 바를 부착하는 것을 통해 형성될 수 있다. 이와 다르게, 예비 관통전극(220a)은 도금 공정을 수행하는 것을 통해 형성될 수도 있다.

다음으로, 상기 예비 관통전극(220a) 및 캐리어(200) 표면에 절연막(240)을 형성한다. 절연막(240)은 폴리이미드, 산화 실리콘 및 질화 실리콘 중 어느 하나를 포함할 수 있다.

도 2b를 참조하면, 상기 절연막(240)을 포함한 예비 관통전극(220a)의 측면 및 캐리어(200)를 덮으며, 상기 캐리어(200)의 상면과 접촉하는 일면(260a) 및 상기 일면(260a)에 대향하는 타면(260b)을 갖는 반도체층(260)을 형성한다. 상기 반도체층(260)을 형성하는 단계시, 상기 반도체층(260)은 예비 관통전극(220a)과 대응하는 두께를 갖도록 형성하는 것이 바람직하다.

즉, 이러한 반도체층(260)은 캐리어(200)의 상면과 접촉하는 일면(260a)으로부터 예비 관통전극(220a)의 측면을 덮도록 캐리어(200) 전면에 반도체 물질을 연속적으로 증착하는 것을 통해 형성할 수 있다. 이러한 반도체 물질은 단결정 실리콘 또는 화합물 반도체로 형성될 수 있다. 이들 중, 화합물 반도체가 선택될 경우에는, 선택적인 에피텍셜을 이용한 증착을 통해 형성하는 것이 바람직하다. 상기 화합물 반도체는, 예를 들면, GaAs, InP, InAs, GaSb, Cds, ZnS, Sic, SnO₂ 등을 포함할 수 있다.

도 2c를 참조하면, 상기 예비 관통전극(220a)의 상측 표면에 형성된 절연막(240)을 선택적으로 제거한다. 상기 절연막(240)을 제거하는 단계는, 예를 들면, O₂ 플라즈마 애싱이 이용될 수 있다.

도 2d를 참조하면, 상기 반도체층(260)의 타면(260b) 상에 예비 관통전극(220a)과 전기적으로 연결되는 회로층(265) 및 본딩패드(252)를 형성한다. 회로층(265)은 데이터를 저장하기 위한 데이터 저장부(도시안함) 및 데이터를 처리하기 위한 데이터 처리부(도시안함)를 포함할 수 있으며, 이러한 회로층(265)은 본딩패드(252)와 전기적으로 연결될 수 있다. 본딩패드(252)는 회로층(265) 내에 삽입되어 예비 관통전극(220a)과 일단이 연결된 제1 본딩패드(252a) 및 상기 회로층(252a)의 일단에 대향하는 타단에 연결된 제2 본딩패드(252b)를 포함할 수 있으며, 이러한 제1 및 제2 본딩패드(252a, 252b)는 상호 전기적으로 연결된다.

도 2e를 참조하면, 상기 예비 관통전극(220a) 및 반도체층(260)으로부터 캐리어(도 2d의 200)를 제거한다. 다음으로, 상기 예비 관통전극(도 2d의 220a)이 돌출되도록 반도체층(260)의 일면(260a)을 제거하여 관통전극(220)을 형성한다. 반도체층(260)의 일면(260a)을 제거하는 단계는 백그라인딩 공정 및 식각 공정 중 적어도 어느 하나 이상을 수행하는 것이 바람직하다.

이상으로, 본 발명의 제2 실시예에 따른 반도체 소자의 형성방법이 종료된다.

따라서, 본 발명의 제2 실시예는 제1 실시예와 달리 반도체층의 타면을 제거하는 공정을 생략할 수 있으므로, 제1 실시예와 비교하여 생산 수율을 보다 더 향상시킬 수 있는 효과가 있다.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims

캐리어 상에 예비 관통전극을 형성하는 단계;
상기 예비 관통전극을 포함한 캐리어를 덮으며, 상기 캐리어 상면과 접촉하는 일면 및 상기 일면에 대향하는 타면을 갖는 반도체층을 형성하는 단계; 및
상기 예비 관통전극 및 반도체층으로부터 캐리어를 제거하는 단계;
를 포함하는 반도체 소자의 형성방법.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 반도체층의 상기 일면 상에 상기 예비 관통전극과 전기적으로 연결되는 회로층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 반도체층은 상기 예비 관통전극과 대응하는 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,
상기 회로층을 형성하는 단계 후,
상기 예비 관통전극이 돌출되도록 상기 반도체층의 타면을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 예비 관통전극을 형성하는 단계와 반도체층을 형성하는 단계 사이에,
상기 예비 관통전극 및 캐리어의 표면에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 반도체층은 단결정 실리콘 또는 화합물 반도체를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 예비 관통전극을 형성하는 단계는,
상기 캐리어 표면에 씨드막을 형성하는 단계;
상기 씨드막 상에 개구들을 갖는 마스크를 형성하는 단계;
상기 개구들 내에 금속 물질을 매립하는 단계;
상기 마스크를 제거하는 단계; 및
상기 제거된 마스크 하면으로 노출된 씨드막을 제거하는 단계;
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 예비 관통전극을 형성하는 단계는,
상기 캐리어 상에 금속 핀 또는 금속 바를 부착하는 것을 특징으로 하는 반도체 소자의 형성방법.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 캐리어는 유리 기판, 석영 기판, 실리콘 기판 및 절연성 테이프 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
캐리어 상에 예비 관통전극을 형성하는 단계;
상기 예비 관통전극 및 캐리어 표면에 절연막을 형성하는 단계;
상기 절연막을 포함한 예비 관통전극의 측면 및 캐리어의 표면을 덮으며, 상기 캐리어와 접촉하는 일면 및 상기 일면에 대향하는 타면을 갖는 반도체층을 형성하는 단계; 및
상기 반도체층의 타면 상에 상기 예비 관통전극과 전기적으로 연결되는 회로층을 형성하는 단계;
를 포함하는 반도체 소자의 형성방법.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제 10 항에 있어서,
상기 반도체층을 형성하는 단계와 회로층을 형성하는 단계 사이에,
상기 예비 관통전극의 상측 표면에 형성된 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

제 10 항에 있어서,
상기 반도체층은 상기 예비 관통전극과 대응하는 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

제 10 항에 있어서,
상기 회로층을 형성하는 단계 후,
상기 예비 관통전극 및 반도체층으로부터 상기 캐리어를 제거하는 단계; 및
상기 예비 관통전극이 돌출되도록 상기 반도체층의 일면을 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.