CN104979274B

CN104979274B - 硅通孔形成方法

Info

Publication number: CN104979274B
Application number: CN201410136509.9A
Authority: CN
Inventors: 金滕滕; 倪梁; 汪新学; 丁敬秀
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-04-04
Filing date: 2014-04-04
Publication date: 2018-08-10
Anticipated expiration: 2034-04-04
Also published as: CN104979274A

Abstract

一种硅通孔形成方法，包括：提供半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面上具有绝缘层；沿所述半导体衬底的第二表面蚀刻所述半导体衬底，直至在所述半导体衬底内形成开口；在所述开口的侧壁形成保护层；以所述保护层为掩模，采用各向异性湿法刻蚀工艺沿所述开口蚀刻所述半导体衬底至暴露所述绝缘层表面，形成通孔。所述形成方法能够防止通孔形成过程中出现底角缺口现象，提高所形成的硅通孔的质量。

Description

硅通孔形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种硅通孔形成方法。

背景技术

在集成电路中，通常要求刻蚀工艺具有高纵横比、竖直（侧壁）轮廓、较佳的特征尺寸控制和较高的刻蚀均一性等特点，以满足生产制作要求。然而随着微电子技术的不断进步，集成电路的特征尺寸不断缩小，互连密度不断提高。同时用户对高性能低耗电的要求不断提高。在这种情况下，靠进一步缩小互连线的线宽来提高性能的方式受到材料物理特性和设备工艺的限制，二维互连线的电阻电容（RC）延迟逐渐成为限制半导体芯片性能提高的瓶颈。

硅通孔（Through Silicon Via，TSV）工艺通过在晶圆中形成金属立柱，并配以金属凸点，可以实现晶圆（芯片）之间或芯片与基板间直接的三维互连，这样可以弥补传统半导体芯片二维布线的局限性。这种互连方式与传统的堆叠技术如键合技术相比具有三维方向堆叠密度大、封装后外形尺寸小等优点，从而大大提高芯片的速度并降低功耗。因此，TSV技术已经被广泛认为是继键合、载带焊和倒装芯片之后的第四代封装技术，将逐渐成为高密度封装领域的主流技术。

图1至图3示出了现有采用硅通孔的半导体器件封装过程示意图。

请参考图1，提供硅衬底110，硅衬底110上制作有例如图像传感器等半导体器件，硅衬底110其中的一个表面上具有层间介质层111，层间介质层111表面上具有金属铝线112，硅衬底110通过胶120连接至玻璃130。

请参考图2，现有形成方法通常采用等离子刻蚀工艺蚀刻硅衬底110形成通孔113，通孔113底部暴露层间介质层111。

请参考图3，图3为图2所示通孔113的局部放大图，现有硅通孔形成方法形成通孔113时，易在通孔113底部（亦即硅衬底110与层间介质层111的界面之间）形成底角缺口114（notch）。这是因为，在等离子刻蚀工艺过程中，硅衬底110通常接负电位，而等离子发射源接正电位，等离子发射源产生的带正电的等离子体会在正负电位间形成的电场中被加速，从而轰击硅衬底110形成通孔113。但是当通孔113开始暴露层间介质层111表面后，由于层间介质层111具有绝缘性质，因此，带正电的等离子体到达层间介质层表面111后易聚集在层间介质层111表面。为保证蚀刻完全，在开始暴露层间介质层111表面后，通常还需要进行一段时间的蚀刻，这段蚀刻时间内，带正电的等离子体继续向层间介质层111移动，当快到达层间介质层111表面时，会受到聚集在层间介质层111表面的等离子体的排斥作用，这些等离子体转而打向通孔113的侧壁，造成通孔113出现底角缺口114。

在硅通孔形成方法的形成过程中，一旦通孔底部产生底角缺口，就会对后续通孔的填充造成不良影响，并且进一步导致填充后形成的硅通孔结构出现漏电流或者尖端放电等问题。

为此，需要一种新的硅通孔形成方法，以防止在硅通孔形成过程中产生底角缺口，从而防止底角缺口对后续的填充造成不良影响，避免所形成的硅通孔结构出现漏电流或者尖端放电等问题。

发明内容

本发明解决的问题是提供一种硅通孔形成方法，以防止在硅通孔形成过程中产生底角缺口，从而防止底角缺口对后续的填充造成不良影响，避免所形成的硅通孔结构出现漏电流或者尖端放电等问题，从而提高硅通孔的质量。

为解决上述问题，本发明提供一种硅通孔形成方法，包括：

提供半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面上具有绝缘层；

沿所述半导体衬底的第二表面蚀刻所述半导体衬底，直至在所述半导体衬底内形成开口；

在所述开口的侧壁形成保护层；

以所述保护层为掩模，采用各向异性湿法刻蚀工艺沿所述开口蚀刻所述半导体衬底至暴露所述绝缘层表面，形成通孔。

可选的，所述各向异性湿法刻蚀工艺采用的溶液包括四甲基氢氧化铵溶液。

可选的，所述各向异性湿法刻蚀工艺采用的溶液中添加有表面活性剂。

可选的，所述四甲基氢氧化铵溶液中溶质的重量百分比为1%～25%。

可选的，所述各向异性湿法刻蚀工艺采用的温度为60℃～90℃。

可选的，在所述各向异性湿法刻蚀工艺前，位于所述开口底部的半导体衬底厚度为3μm～5μm。

可选的，所述绝缘层的材料为氧化硅、氮化硅和氮氧化硅的至少其中之一。

可选的，所述保护层的厚度为所述保护层的材料为氧化硅、氮化硅和氮氧化硅的至少其中之一。

可选的，形成所述保护层的过程包括：

在所述开口的底部和侧壁形成保护材料层；

采用各向异性干法刻蚀工艺蚀刻去除位于所述开口底部的保护材料层。

可选的，所述各向异性干法刻蚀工艺采用的偏置功率为500W～2400W。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案首先提供半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面上形成有绝缘层，然后沿所述第二表面蚀刻半导体衬底形成，直至在所述半导体衬底内形成开口，所述开口底部保留至少部分厚度的半导体衬底，因此，在形成开口时，不会出现底角缺口，之后在所述开口的侧壁形成保护层，并以所述保护层为掩模，采用各向异性湿法刻蚀工艺沿所述开口蚀刻所述半导体衬底至暴露所述绝缘层表面，形成通孔。由于形成通孔采用的是各向异性湿法刻蚀工艺，因此，当通孔暴露所述绝缘层表面时，不会出现带正电的等离子体聚集在绝缘层表面的情况，更不会出现等离子体因受排斥力作用而蚀刻所述通孔侧壁的情况，因此可以防止所述通孔出现底角缺口，保证后续形成的硅通孔结构质量良好，防止所形成的硅通孔出现漏电流或者尖端放电等问题，提高硅通孔的质量。

进一步，位于开口底部的剩余半导体衬底厚度为3μm～5μm。此剩余厚度宜较小，以节省后续去除此部分半导体衬底的工艺时间，并且，由于后续采用各向异性湿法刻蚀工艺去除此部分半导体衬底，各向异性湿法刻蚀工艺会沿一定角度蚀刻半导体衬底，此角度的存在导致通孔底部从周围向中间收缩。因此，如果此部分半导体衬底的厚度大于5μm，则后续通孔底部会收缩到较小的值，影响后续填充工艺的进行。但是，此部分半导体衬底不宜小于3μm，因为在如此小的厚度范围内，形成开口的等离子刻蚀工艺无法很好地控制反应进行程度，很可能直接造成部分绝缘层表面的暴露，从而造成底角缺口的产生。

进一步，形成通孔采用的各向异性干法刻蚀工艺中，采用的偏置功率为500W～2400W。所述各向异性干法刻蚀工艺需要高于500W的偏置功率来加强刻蚀工艺的各向异性特性，以保证所述各向异性干法刻蚀工艺蚀刻位于开口底部的保护材料层，并同时保留位于开口侧壁的保护材料层。但是，为了保证所述各向异性干法刻蚀工艺在较为稳定的条件下进行，并保护机台设备以延长其使用寿命，设置偏置功率在2400W以下。

附图说明

图1至图3为现有采用硅通孔的半导体器件封装过程示意图；

图4至图10为本发明实施例所提供的硅通孔形成方法各步骤对应的剖面结构示意图。

具体实施方式

正如背景技术所述，现有硅通孔形成方法中，通常采用等离子体刻蚀工艺形成通孔，当形成的通孔遇到半导体衬底与绝缘层形成的界面时，易形成底角缺口，导致后续硅通孔结构出现漏电流或者尖端放电等问题。

为此，本发明提供一种新的硅通孔形成方法，所述形成方法首先提供半导体衬底，所述半导体衬底具有相对的第一表面和第二表面，所述第一表面上形成有绝缘层，然后沿所述第二表面蚀刻半导体衬底形成开口，所述开口底部保留至少部分厚度的半导体衬底，因此，在形成开口时，不会出现底角缺口，之后在所述开口的侧壁形成保护层，并以所述保护层为掩模，采用各向异性湿法刻蚀工艺蚀刻位于开口底部的半导体衬底形成通孔，所述通孔暴露所述绝缘层表面。由于形成通孔采用的是各向异性湿法刻蚀工艺，因此，当通孔暴露所述绝缘层表面时，不会出现带正电的等离子体聚集在绝缘层表面的情况，更不会出现等离子体因受排斥力作用而蚀刻所述通孔侧壁的情况，因此可以防止所述通孔出现底角缺口，保证后续形成的硅通孔结构质量良好，防止所形成的硅通孔出现漏电流或者尖端放电等问题，提高硅通孔的质量。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供一种硅通孔形成方法，请结合参考图4至图10，示出了本实施例硅通孔形成方法各步骤对应的剖面结构示意图。需要说明的是，图中各结构的尺寸比例关系并不代表真实结构的尺寸比例关系。

请参考图4，提供半导体衬底200，半导体衬底200具有相对的第一表面（未标注，即图4所示半导体衬底200下表面）和第二表面（未标注，即图4所示半导体衬底200上表面）；在所述半导体衬底200的第一表面上形成绝缘层210。

本实施例中，半导体衬底200的材料以体硅为例，故后续形成的通孔为真实的硅通孔。但在本发明其它实施例中，半导体衬底200的材料也可以包括其它任何适合的半导体材料，具体可以是锗、锗化硅、碳化硅或砷化镓等。此时，形成的通孔对应为锗通孔、锗化硅通孔、碳化硅通孔或者砷化镓通孔等。在本发明中，这些锗通孔、锗化硅通孔、碳化硅通孔或者砷化镓通孔也可以一并称为硅通孔，或者说本说明书中所指的硅通孔，其含义不仅包括真实的硅通孔，还包括其它适合的半导体衬底通孔，即本说明书中所指的硅通孔是一种具有广义含义的硅通孔。

本实施例中，绝缘层210的材料可以为氧化硅、氮化硅或者氮氧化硅的至少其中之一。例如，绝缘层210可以是绝缘体上硅中的埋氧化层。即此时半导体衬底200和绝缘层210组成绝缘体上硅。但在本发明其它实施例中，绝缘层210也可以是其它层结构，例如层间介质层。并且绝缘层210既可以是单层结构，也可以是多层结构，例如绝缘层210可以是两层氧化硅中间隔着一层氮化硅的三层结构。

请参考图5，在半导体衬底200的所述第二表面上形成图案化的掩膜层220，掩膜层220暴露至少部分半导体衬底200的所述第二表面。

本实施例中，掩膜层220可以为光刻胶层，此时，可以采用光刻和显影工艺对其进行图案化。

请参考图6，以掩膜层220为掩模，沿半导体衬底200的所述第二表面蚀刻半导体衬底200，直至在半导体衬底200内形成开口201，此时开口201的底部保留至少部分厚度的半导体衬底200。

本实施例中，形成开口201可以等离子刻蚀工艺，具体可以采用Bosch深反应性离子刻蚀（Bosch Deep Reactive1n Etching，Bosch DRIE）或者低温型深反应性离子（Cryogenic DRIE）等。

本实施例中，在形成开口201后，位于开口201底部的剩余半导体衬底200具有厚度T1，如图6所示。厚度T1的大小可以为3μm～5μm。事实上，厚度T1宜较小，以节省后续去除此部分半导体衬底200的工艺时间，并且，由于本实施后续采用各向异性湿法刻蚀工艺去除此部分半导体衬底200，各向异性湿法刻蚀工艺会沿一定角度蚀刻半导体衬底200，此角度的存在导致通孔底部从周围向中间收缩。因此，如果此部分半导体衬底200的厚度T1大于5μm，则后续通孔底部会收缩到较小的值，影响后续填充工艺的进行。但是，此部分半导体衬底200不宜小于3μm，因为在如此小的厚度范围内，形成开口201的等离子刻蚀工艺无法很好地控制反应进行程度，很可能直接造成部分绝缘层210表面的暴露，从而造成底角缺口的产生。具体的，厚度T1可以为3μm、3.5μm、4μm、4.5μm或者5μm。

本实施例中，开口201的深度可以为50μm～200μm。例如开口201的深度具体可以为100μm。而开口201的深宽比可以为小于15:1的任意值。例如具体的，开口201的深宽比为4:1，此时开口201的直径对应为25μm。

请参考图7，去除图6中半导体衬底200的所述第二表面上的掩膜层220。

本实施例中，可以采用灰化工艺去除掩膜层220，具体的去除工艺过程为本领域技术人员所熟知，在此不再赘述。

请参考图8，在开口201的底部和侧壁形成保护材料层230。

本实施例中，保护材料层230的材料可以为氧化硅、氮化硅和氮氧化硅的至少其中之一，也可以是其它适合材料，本发明对此不作限定。可以通过正硅酸乙酯（TEOS）的等离子体辅助化学气相沉积（PECVD）法、或低压化学气相沉积（LPCVD）法形成保护材料层230。

请参考图9，采用各向异性干法刻蚀工艺蚀刻去除位于开口201底部的保护材料层230，以开口201的侧壁形成保护层240（即剩余的保护材料层230作为保护层240），此时保护层240暴露开口201底部。

本实施例中，所述各向异性干法刻蚀工艺采用的气体可以为CF₄、CHF₃、C₄F₈、C₅F₈和C₂F₆中的任意一种或任意多种的自由组合。

本实施例中，所述各向异性干法刻蚀工艺采用的偏置功率为500W～2400W。所述各向异性干法刻蚀工艺需要高于500W的偏置功率来加强刻蚀工艺的各向异性特性，以保证所述各向异性干法刻蚀工艺蚀刻位于开口201底部的保护材料层230，并同时保留位于开口201侧壁的保护材料层230。但是，为了保证所述各向异性干法刻蚀工艺在较为稳定的条件下进行，并保护机台设备以延长其使用寿命，设置偏置功率在2400W以下。

本实施例中，由于保护层240由保护材料层230被部分蚀刻去除而成，因此，保护层240仅形成在开口201的侧壁而暴露开口201的底部，从而使保护层240能够作为刻蚀掩模，为后续蚀刻步骤的进行提供保障。

本实施例中，保护层240的厚度T2（亦大致等于前述保护材料层230的厚度）为如果保护层240的厚度T2小于保护层240无法很好地全面覆盖开口201的侧壁表面，无法起到相应的保护作用。而如果保护层240的厚度T2大于不仅浪费工艺源料和工艺时间，而且会造成开口201的直径大幅减小，影响所要形成的硅通孔尺寸。

请参考图10，以保护层240为掩模，采用各向异性湿法刻蚀工艺沿开口201蚀刻半导体衬底200至暴露绝缘层210表面，形成通孔202。

本实施例中，所述各向异性湿法刻蚀工艺采用的溶液包括四甲基氢氧化铵溶液（TMAH）。四甲基氢氧化铵溶液是一种单晶硅各向异性腐蚀剂，具有成本低和毒性小等优点。此外，与各向异性干法刻蚀工艺相比，采用四甲基氢氧化铵溶液的各向异性湿法刻蚀工艺具有刻蚀速率快和刻蚀选择比高的特点。

本实施例中，四甲基氢氧化铵溶液对半导体衬底200的刻蚀作用反应式如下：

Si+2OH^-+2H₂O→Si(OH)₂ ^2-+2H₂

采用四甲基氢氧化铵溶液的各向异性湿法刻蚀工艺中，各向异性刻蚀通过四甲基氢氧化铵溶液对单晶硅不同晶向有不同刻蚀速率实现，具体的，四甲基氢氧化铵溶液对单晶硅中对（100）晶向的刻蚀速率远大于其对（111）晶向的刻蚀速率，因此，四甲基氢氧化铵溶液会沿着（100）晶向对半导体衬底200进行持续蚀刻，直至蚀刻去除位于开口201底部的半导体衬底200，形成通孔202。

本实施例中，当蚀刻去除位于开口201底部的半导体衬底200后，从通孔202底部附近的侧壁可以看到，未被保护层240覆盖的侧壁与水平面呈夹角α，夹角α通常约为54.74°，此夹角α可以根据上述蚀刻原理得到。由于夹角α的存在，通孔202底部不仅不会出现底角缺口，而且还具有收缩的底部，后续采用导电材料填充通孔202时，导电材料下部收缩，进一步防止漏电流或者尖端放电现象的发生。

本实施例中，所述各向异性湿法刻蚀工艺采用的溶液中添加有表面活性剂。在四甲基氢氧化铵溶液中添加入表面活性剂，可以降低四甲基氢氧化铵溶液对凸角结构的过腐蚀效应。具体的，可以在四甲基氢氧化铵溶液中加入脂肪醇聚氧乙烯醚表面活性剂，使得四甲基氢氧化铵溶液对凸角的腐蚀速率显著降低。同样，也可以采用在四甲基氢氧化铵溶液加入东芝公司的NCW-601A表面活性剂。

本实施例中，所述四甲基氢氧化铵溶液中溶质（包括四甲基氢氧化铵和表面活性剂等）的重量百分比为1%～25%。

本实施例中，各向异性湿法刻蚀工艺采用的温度为60℃～90℃。四甲基氢氧化铵溶液在60℃～90℃有最佳的蚀刻性能，并且，相应的蚀刻设备的最佳运行温度也包括此温度范围。在本实施例所提供的低浓度和高温度的工艺条件下，四甲基氢氧化铵溶液可以实现对半导体衬底200的快速蚀刻。

虽然没有显示，但本实施例后续可以继续进行以下操作，在通孔202的底部和侧壁继续形成第二保护层（未显示），然后沿通孔202蚀刻贯穿绝缘层210。之后再在次级保护层表面形成第三保护层（未显示），例如可以将氧化物或者氮化物等隔离材料沉积到通孔202中，从而加强了通孔202侧壁的绝缘性能。在此之后，可能在通孔202侧壁上沉积阻挡层（未显示），阻挡层可以防止后续工艺中填充到通孔202中的导电材料向外迁移。阻挡层的材料包括Ru、Ta、TaN、Ti、TiN、TaSiN、TiSiN、Tiff以及WN中的一种或多种的组合。最后在通孔202中填充导电材料以形成导电插塞，从而形成硅通孔结构。所述导电材料可以为Cu、Al或者W等金属，也可以是导电聚合物、金属硅化物或者掺杂多晶硅等。

本实施例所提供的硅通孔形成方法中，首先提供半导体衬底200，半导体衬底200具有相对的所述第一表面和所述第二表面，所述第一表面上形成有绝缘层210，然后沿所述第二表面蚀刻半导体衬底200形成开口201，开口201底部保留至少部分厚度的半导体衬底200，因此，在形成开口201时，不会出现底角缺口，之后在开口201的侧壁形成保护层240，并以保护层240为掩模，采用各向异性湿法刻蚀工艺蚀刻位于开口201底部的半导体衬底200形成通孔202，通孔202暴露绝缘层210表面。由于形成通孔202采用的是各向异性湿法刻蚀工艺，因此，当通孔202暴露绝缘层210表面时，不会出现带正电的等离子体聚集在绝缘层210表面的情况，更不会出现等离子体因受排斥力作用而蚀刻通孔202侧壁的情况，因此可以防止通孔202出现底角缺口，保证后续形成的硅通孔结构质量良好，防止所形成的硅通孔出现漏电流或者尖端放电等问题，提高硅通孔的质量。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种硅通孔形成方法，其特征在于，包括：

在所述开口的侧壁形成保护层，且所述保护层暴露出开口底部；

2.如权利要求1所述的硅通孔形成方法，其特征在于，所述各向异性湿法刻蚀工艺采用的溶液包括四甲基氢氧化铵溶液。

3.如权利要求2所述的硅通孔形成方法，其特征在于，所述各向异性湿法刻蚀工艺采用的溶液中添加有表面活性剂。

4.如权利要求3所述的硅通孔形成方法，其特征在于，所述四甲基氢氧化铵溶液中溶质的重量百分比为1％～25％。

5.如权利要求4所述的硅通孔形成方法，其特征在于，所述各向异性湿法刻蚀工艺采用的温度为60℃～90℃。

6.如权利要求1所述的硅通孔形成方法，其特征在于，在所述各向异性湿法刻蚀工艺前，位于所述开口底部的半导体衬底厚度为3μm～5μm。

7.如权利要求1所述的硅通孔形成方法，其特征在于，所述绝缘层的材料为氧化硅、氮化硅和氮氧化硅的至少其中之一。

8.如权利要求1所述的硅通孔形成方法，其特征在于，所述保护层的厚度为所述保护层的材料为氧化硅、氮化硅和氮氧化硅的至少其中之一。

9.如权利要求1所述的硅通孔形成方法，其特征在于，形成所述保护层的过程包括：

在所述开口的底部和侧壁形成保护材料层；

10.如权利要求9所述的硅通孔形成方法，其特征在于，所述各向异性干法刻蚀工艺采用的偏置功率为500W～2400W。