CN104253082B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN104253082B
CN104253082B CN201310259955.4A CN201310259955A CN104253082B CN 104253082 B CN104253082 B CN 104253082B CN 201310259955 A CN201310259955 A CN 201310259955A CN 104253082 B CN104253082 B CN 104253082B
Authority
CN
China
Prior art keywords
layer
substrate
opening
medium layer
conductive plunger
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310259955.4A
Other languages
English (en)
Other versions
CN104253082A (zh
Inventor
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310259955.4A priority Critical patent/CN104253082B/zh
Publication of CN104253082A publication Critical patent/CN104253082A/zh
Application granted granted Critical
Publication of CN104253082B publication Critical patent/CN104253082B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

一种半导体结构及其形成方法，其中，半导体结构的形成方法，包括：提供衬底，所述衬底具有插塞区；在所述衬底内形成开口，所述开口包围所述衬底的插塞区；采用保型工艺在所述开口的侧壁表面形成第一介质层，所述第一介质层表面的形貌与开口侧壁表面的形貌一致；在形成第一介质层之后，在所述开口顶部形成第二介质层，所述第二介质层将所述开口密闭，并在开口内形成空隙；在形成第二介质层之后，在衬底的插塞区内形成导电插塞，所述导电插塞与第一介质层接触。所述半导体结构尺寸缩小，且能够避免衬底碎裂，防止芯片或器件性能下降。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的不断发展，半导体器件的特征尺寸不断减小，而芯片的集成度越来越高。然而，目前的二维封装结构已难以满足日益增长的芯片集成度需求，因此三维封装技术成为跨越芯片集成瓶颈的关键技术。
基于硅通孔（Through Silicon Via，TSV）的三维堆叠技术是现有的三维封装技术中的一种，所述基于硅通孔的三维堆叠技术是提高芯片集成度的主要方法之一。
所述基于硅通孔的三维堆叠技术具有以下三个优点：（1）高密度集成；（2）大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片（SOC）技术中的信号延迟等问题；（3）利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。图1至图3是现有技术形成硅通孔结构的过程的剖面结构示意图。
请参考图1，提供半导体衬底100，所述半导体衬底100的第一表面101具有器件层102。图1以硅衬底为例，在其他实例中，所述半导体衬底100还能够为锗衬底、绝缘体上硅衬底或III-V族化合物衬底。
请参考图2，在所述器件层102和半导体衬底100内采用刻蚀工艺形成通孔；在所述通孔内填充满导电材料，形成导电插塞103。
请参考图3，图3相对于图2翻转180°，平坦化所述半导体衬底100的第二表面104，直到暴露出导电插塞103为止，所述第二表面104与所述第一表面101相对。
平坦化后，所述导电插塞103贯穿所述半导体衬底100。如图3所示，由于所述平坦化工艺对于导电插塞103和半导体衬底100具有抛光选择性，在所述平坦化工艺之后，所述导电插塞103的表面突出于半导体衬底100的第二表面104；在其他实施例中，所述导电插塞103的表面也能够与半导体衬底100的第二表面104齐平。
之后，将形成有半导体器件的若干半导体衬底堆叠设置，并通过所述导电插塞使位于若干半导体衬底表面的半导体器件电学连接，使芯片集成。
然而，以现有技术形成硅通孔结构时，容易造成衬底碎裂，或造成芯片或器件性能下降，甚至失效。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，避免形成硅通孔结构时造成衬底碎裂，或防止芯片、器件性能下降。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有插塞区；在所述衬底内形成开口，所述开口包围所述衬底的插塞区；采用保型工艺在所述开口的侧壁表面形成第一介质层，所述第一介质层表面的形貌与开口侧壁表面的形貌一致；在形成第一介质层之后，在所述开口顶部形成第二介质层，所述第二介质层将所述开口密闭，并在开口内形成空隙；在形成第二介质层之后，在衬底的插塞区内形成导电插塞，所述导电插塞与第一介质层接触。
可选的，所述第一介质层的材料为氧化硅或氮化硅，厚度为100埃～5000埃。
可选的，当所述第一介质层的材料为氧化硅时，所述保型工艺为低压化学气相沉积工艺、化学氧化工艺、ISSG工艺或原子层沉积工艺。
可选的，当所述第一介质层的材料为氮化硅时，所述保型工艺为低压化学气相沉积工艺或原子层沉积工艺。
可选的，所述第一介质层还形成于开口底部和衬底表面。
可选的，所述第二介质层的材料为氧化硅，形成工艺为等离子体增强化学气相沉积工艺。
可选的，所述第二介质层还形成于衬底表面。
可选的，所述导电插塞的形成工艺为：在第二介质层表面形成图形化层，所述图形化层至少暴露出插塞区的对应位置；以所述图形化层为掩膜，刻蚀所述第二介质层，直至暴露出衬底表面为止；以第二介质层为掩膜，刻蚀所述衬底的插塞区并形成通孔，所述通孔的侧壁暴露出第一介质层；在所述通孔内填充满导电材料，形成导电插塞。
可选的，所述形成通孔的刻蚀工艺为湿法刻蚀工艺，刻蚀液包括TMAH或KOH。
可选的，所述形成通孔的刻蚀工艺为干法刻蚀工艺，刻蚀气体包括SF6。
可选的，所述空隙的深宽比为100:1～5:1。
可选的，所述导电插塞的底部低于开口底部或与开口底部齐平，所述导电插塞的材料为铜、铝、钨、氮化钛、钽、氮化钽、钛中的一种或多种。
可选的，所述开口位于衬底表面的图形为环形，其中，所述环形的内圈为圆形，外圈为圆形、方形或多边形，所述开口的形成方法为：在衬底表面形成掩膜层，所述掩膜层的材料为氧化硅、氮化硅或氮氧化硅，所述掩膜层暴露出需要形成开口的衬底表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底并形成开口。
相应的，本发明提供一种半导体结构，包括：衬底；位于衬底内的导电插塞；包围所述导电插塞的开口；位于所述开口的侧壁表面的第一介质层，所述第一介质层表面的形貌与开口侧壁表面的形貌一致，所述导电插塞与第一介质层接触；位于所述开口顶部的第二介质层，所述第二介质层将所述开口密闭，使开口内构成空隙。
可选的，所述第一介质层的材料为氧化硅或氮化硅，厚度为100埃～5000埃。
可选的，所述第二介质层的材料为氧化硅。
可选的，所述空隙的深宽比为100:1～5:1。
可选的，所述导电插塞的底部低于开口底部或与开口底部齐平，所述导电插塞的材料为铜、铝、钨、氮化钛、钽、氮化钽、钛中的一种或多种。
可选的，所述开口位于衬底表面的图形为环形，其中，所述环形的内圈为圆形，外圈为圆形、方形或多边形。
与现有技术相比，本发明的技术方案具有以下优点：
采用保型工艺在第一开口的侧壁表面形成所述第一介质层，能够使所述第一介质层表面的形貌与开口侧壁表面的形貌一致，所述第一介质层能够根据开口的侧壁表面的形貌形成厚度均匀致密的第一介质层，即所述第一介质层具有保型性。由于第一介质层均匀致密，因此所述在后续形成导电插塞的过程中，所述第一介质层不易穿通，足以隔离空隙，因此所形成的导电插塞能够直接与第一介质层接触，并通过第一介质层与空隙隔离；而所述空气隙能够在工艺的热过程中，作为导电插塞的热膨胀缓冲；从而，所述半导体结构在防止衬底碎裂、芯片或器件性能下降或失效的同时，能够缩小所形成的半导体结构的特征尺寸，有利于器件尺寸的缩小和集成。
进一步，当所述第一介质层的材料为氧化硅时，所述保型工艺为低压化学气相沉积工艺、化学氧化工艺、ISSG工艺或原子层沉积工艺；当所述第一介质层的材料为氮化硅时，所述保型工艺为低压化学气相沉积工艺或原子层沉积工艺；所形成的第一介质层致密均匀，使所述第一介质层表面的形貌与开口侧壁表面的形貌一致，所述第一介质层的保型性好，能够根据开口的侧壁和底部的形貌形成厚度均匀的第一介质层。所述第一介质层与后续形成于开口顶部的第二介质层能够密闭成空隙，由于所述第一介质层厚度均匀且致密，足以隔离导电插塞和空隙，能够防止导电插塞的材料进入空隙，因此所述第一介质层和导电插塞之间无需额外材料层进行隔离，能够缩小半导体结构的尺寸。其中，采用低压化学气相沉积工艺或化学氧化工艺形成氧化硅第一介质层，或采用低压化学气相沉积工艺形成氮化硅第一介质层使，形成的第一介质层最为致密均匀，且成膜速度快。
进一步，所述导电插塞的形成工艺为：在第二介质层表面形成图形化层，；以所述图形化层为掩膜，刻蚀所述第二介质层，直至暴露出衬底表面为止；以第二介质层为掩膜，刻蚀所述插塞区的衬底并形成通孔，所述通孔用于形成导电插塞；其中，所述图形化层定义的区域能够略大于插塞区，当刻蚀第二介质层直至暴露出衬底时，由于插塞区周围包围有第一介质层，而所述第一介质层和衬底之间具有刻蚀选择性，则所述形成通孔能够暴露出侧壁的第一介质层；而且，由于通孔侧壁暴露出第一介质层，因此刻蚀通孔时无需考虑保持通孔侧壁形貌的需求，所述刻蚀工艺速率能够加快。
本发明的半导体结构中，衬底内的导电插塞周围具有开口，开口的侧壁表面具有第一介质层，所述第一介质层和开口顶部的第二介质层构成密闭的空隙，且所述第一介质层与导电插塞直接接触，即所述空隙和导电插塞之间仅具有第一介质层；其中，由于第一介质层表面的形貌与开口侧壁表面的形貌一致，因此与导电插塞相接触的第一介质层厚度均匀致密，足以隔离空隙和导电插塞，能够防止导电插塞的材料进入空隙内。由于所述空隙和导电插塞之间仅具有第一介质层，所述半导体结构的特征尺寸缩小，而且所述空隙能够作为导电插塞热膨胀时的缓冲，避免衬底碎裂或器件性能下降。
附图说明
图1至图3是现有技术形成硅通孔结构的过程的剖面结构示意图；
图4和图5是一种导电插塞周围包围空气隙的结构的示意图；
图6至图13是本发明实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，现有技术形成硅通孔结构时，容易造成衬底碎裂，或造成芯片或器件性能下降，甚至失效。
经过本发明的发明人研究，请继续参考图1至图3，所述导电插塞103常以铜为材料；此外，为了使导电插塞103与半导体衬底100之间电隔离，所述导电插塞103和半导体衬底100之间还形成有绝缘层，所述绝缘层的材料常采用二氧化硅。铜的热膨胀系数为18ppm，二氧化硅的热膨胀系数为0.5ppm，硅衬底的热膨胀系数为2.5ppm，由于铜、二氧化硅和硅衬底之间存在热膨胀系数的差异，且铜的热膨胀系数最大，在工艺中的热过程中，半导体衬底100和绝缘层会受到导电插塞103膨胀所产生的应力，容易在导电插塞103周围的半导体衬底100内产生应力集中区，使形成于半导体衬底100的半导体器件受到应力作用而性能下降，甚至导致半导体衬底100因受到的应力过大而碎裂；以MOS器件为例，当MOS器件受到100MPa的应力时，所述MOS器件会产生7%左右的性能变化。此外，由于导电插塞103平行于半导体衬底100表面的膨胀受到半导体衬底100的限制，从而使导电插塞103垂直于半导体衬底100表面的膨胀加剧，容易使位于所述导电插塞103顶部的介质层或金属互连结构受到应力作用，进而造成电互连或电绝缘失效。
为了解决上述问题，一种在导电插塞周围包围空气隙的结构被提出，请参考图4和图5，图5是图4沿AA’方向的剖面结构示意图，包括：衬底10；位于衬底10内的导电插塞11；位于衬底10内、且包围所述导电插塞11的开口（未标示）；位于所述开口内和衬底10表面的介质层12，所述介质层12密闭所述开口，并在所述开口内形成空气隙13。其中，所述介质层12的材料常采用氧化硅，所述介质层12采用等离子体增强化学气相沉积工艺形成，由于所述等离子体增强化学气相沉积过程中，介质材料会首先积聚在开口顶部，因此能够在开口尚未填充满时即封闭所述开口顶部，从而在所述开口内形成空气隙13。然而，所述等离子体增强化学气相沉积工艺用于封闭开口102以形成空气隙13，位于开口侧壁的部分介质层12厚度较薄，甚至部分开口侧壁表面不具有介质层12覆盖，因此所述介质层12不足以隔离空气隙和导电插塞，需要在所述介质层12和导电插塞11之间，保留部分厚度的衬底10，以增强空气隙13和导电插塞11之间的隔离，防止导电材料进入空气隙13而造成漏电。因此，所述空气隙13和导电插塞11结构的特征尺寸较大，不利于器件集成。而且，为了介质层12和导电插塞11之间保留部分厚度的衬底10，并使所述部分衬底10的厚度不至于过厚，在刻蚀用于形成导电插塞11的通孔时，需要采用精度更高、速率更慢的刻蚀工艺，以保证所述通孔的侧壁形貌良好，且通孔的侧壁不暴露出介质层12，因此其形成工艺时间增加、工艺成本提高。
经过本发明的发明人进一步研究，提出了一种半导体结构及形成方法，提供具有插塞区的衬底；在所述衬底内形成开口，所述开口包围所述插塞区的衬底；在所述开口的侧壁表面形成第一介质层，所述第一介质层表面的形貌与开口侧壁表面的形貌一致；在形成第一介质层之后，在所述开口顶部形成第二介质层，所述第二介质层将所述开口密闭，并在开口内形成空隙；在形成第二介质层之后，在插塞区的衬底内形成导电插塞，所述导电插塞与第一介质层接触。由于所述第一介质层能够复制开口的侧壁表面的形貌，所形成的第一介质层厚度均匀致密，因此后续在形成导电插塞的过程中，所述第一介质层不易穿通，足以隔离空隙，所形成的导电插塞能够直接与第一介质层接触，并通过第一介质层与空隙隔离，能够缩小半导体结构的尺寸；而所述空气隙能够在工艺的热过程中，作为导电插塞的热膨胀缓冲，所形成的半导体结构在防止衬底碎裂、芯片或器件性能下降或失效的同时，能够使所形成的半导体结构的尺寸缩小，有利于器件进一步集成。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图13是本发明半导体结构的形成过程的实施例的结构示意图。
请参考图6和图7，图7是图6的俯视结构示意图，提供衬底200，所述衬底200具有插塞区I；在所述衬底200内形成开口201，所述开口201包围所述衬底200的插塞区I。
所述衬底200用于在后续工艺形成提供工作平台；所述衬底200包括半导体衬底，所述半导体衬底（未示出）为硅衬底、锗衬底、绝缘体上硅衬底、硅锗衬底、碳化硅衬底或III-V族化合物衬底（例如氮化镓或砷化镓）；所述衬底200还包括形成于半导体衬底表面的器件层（未示出），所述器件层包括半导体器件（例如晶体管、电容、电阻、存储器和熔丝等）、电互连结构（例如导电插塞和金属互连线）和介质层；后续形成的导电插塞贯通所述器件层，并延伸入半导体衬底内，后续自未形成器件层的半导体衬底表面进行抛光，直至暴露出导电插塞为止。
所述插塞区I后续用于形成导电插塞，因此插塞区I的边界为圆形；所述开口201位于衬底200表面的图形为环形，由于所述包围插塞区I的开口201紧邻所述插塞区I，使后续形成的导电插塞能够与形成于开口201侧壁表面的第一介质层直接接触，因此所述开口201环形的内圈边界与插塞区I的边界重叠为圆形，而所述开口201环形的外圈边界能够为圆形、方形或多边形等，在此不作限定。在本实施例中，请参考图2，所述开口201为圆环形，即环形边界的内圈和外圈皆为圆形。
所述开口201的形成方法为：在衬底表面形成掩膜层210，所述掩膜层210的材料为氧化硅、氮化硅或氮氧化硅，所述掩膜层210暴露出需要形成开口的衬底200表面；以所述掩膜层210为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底200并形成开口201；后续形成的第一介质层和第二介质层还形成于所述掩膜层210表面。本实施例中，所述掩膜层210形成于衬底200具有器件层的表面，所述开口201贯穿所述器件层，并延伸入半导体衬底内。
需要说明的是，由于所述开口201后续用于形成包围导电插塞的空隙，而所述空隙用于为导电插塞的热膨胀提供缓冲，因此所述开口201的深度与导电插塞的长度相对应；由于所述导电插塞贯穿衬底200，所述导电插塞的长宽比较大，因此所述开口的深宽比也相应较大。
请参考图8，采用保型工艺在所述开口201的侧壁表面形成第一介质层202，所述第一介质层202表面的形貌与开口201侧壁表面的形貌一致。
所述第一介质层202的材料为氧化硅或氮化硅，厚度为100埃～5000埃；自开口201顶部至底部，形成于开口201侧壁表面的第一介质层202的厚度差异小于10%；在形成所述第一介质层202之后，所述开口201的深宽比为100:1～5:1，则后续在开口顶部形成第二介质层之后形成的空隙深宽比为100:1～5:1。所述保型工艺为低压化学气相沉积工艺、化学氧化工艺、ISSG（In-Situ Steam Generation，利用现场水汽生成）工艺或原子层沉积工艺，所述保型形成工艺均易于深入所述高深宽比开口201的底部，能够在开口201的底部和靠近开口底部的侧壁形成厚度均匀致密的第一介质层202，同时不会在开口201顶部堆积材料，能够避免开口201过早闭合，因此能够使所形成的第一介质层202致密且厚度均匀，所述第一介质层202表面能够与开口201侧壁表面的形貌保持一致，即所形成的第一介质层202具有保型性。其中，当所述第一介质层202的材料为氧化硅时，所述第一介质层202的形成工艺为低压化学气相沉积工艺、化学氧化工艺、ISSG工艺或原子层沉积工艺；较佳的，采用低压化学气相沉积工艺或化学氧化工艺，所形成的第一介质层202致密且厚度均匀，且形成速率较快。当所述第一介质层202的材料为氮化硅时，所述第一介质层202的形成工艺为低压化学气相沉积工艺或原子层沉积工艺，较佳的，采用低压化学气相沉积工艺形成。
本实施例中，所述第一介质层202为氧化硅，采用低压化学气相沉积工艺形成，所形成的第一介质层202还位于开口201底部和衬底200表面掩膜层210表面。所述低压化学气相沉积工艺为：气体包括正硅酸乙酯，所述正硅酸乙酯于低压发生热分解进行沉积，压力为100毫托～600毫托，温度600摄氏度～900摄氏度；其中，气体还包括O3气体，作为辅助气体。
在其他实施例中，请参考图13，当衬底200的材料为硅，并采用化学氧化工艺或ISSG工艺形成所述第一介质层202时，所述第一介质层202为氧化硅；在所述化学氧化工艺或ISSG工艺中，由开口201侧壁和底部表面的部分硅材料与参与反应，在开口201侧壁和底部表形成第一介质层202，而衬底200表面由掩膜层210覆盖，因此第一介质层202不会形成于掩膜层210表面，即所述第一介质层202仅形成于开口201的侧壁和底部表面。
由于所形成的第一介质层202致密且厚度均匀，而且所述第一介质层202的厚度能够通过工艺进行控制，因此所述第一介质层202覆盖开口201侧壁和底部表面的能力好，能够根据开口201侧壁和底部表面的形貌保持一致。使所形成的第一介质层202具有足够厚度时，所述第一介质层202即能够用于隔离后续形成于开口内的空隙和导电插塞，且所述第一介质层202难以被穿通，能够避免所述导电插塞的材料进入空隙内，保证了所形成的半导体结构性能稳定、质量良好。而且，由于第一介质层202和衬底200之间具有刻蚀选择性，当所述第一介质层202具有足够厚度时，所述第一介质层202能够在后续刻蚀插塞区I的衬底200以形成通孔时，作为通孔侧壁的刻蚀停止层，从而能够使形成于通孔内的导电插塞直接与第一介质层202接触，所述第一介质层202和导电插塞之间无需额外形成隔离层，能够缩小半导体结构的尺寸。
请参考图9，在形成第一介质层202之后，在所述开口201（如图8所示）顶部形成第二介质层203，所述第二介质层203将所述开口201密闭，并在开口201内形成空隙204。
所述空隙204的深宽比为100:1～5:1，所述空隙204包围所述插塞区I，即包围后续形成于插塞区I的导电插塞，所述空隙204能够作为所述导电插塞热膨胀时的缓冲，避免衬底200受到导电插塞热膨胀应力而碎裂，同时避免形成于衬底200的半导体器件受到热膨胀应力而性能下降，提高了所形成的芯片的质量和性能。
本实施例中，所述第二介质层203的材料为氧化硅，形成工艺为等离子体增强化学气相沉积（PECVD）工艺，所述第二介质层203还形成于衬底200表面的第一介质层202表面，所述第二介质层203除了用于密闭空隙204外，在后续工艺中还作为刻蚀通孔的掩膜。
所述等离子体增强化学气相沉积工艺为：压强为1托～10托，温度为360摄氏度～420摄氏度，射频功率为400瓦～2000瓦，氧气的流量为500标准毫升/分钟～4000标准毫升/分钟，正硅酸乙酯的流量为500标准毫升/分钟～5000标准毫升/分钟，氦气的流量为1000标准毫升/分钟～5000标准毫升/分钟；在所述等离子体增强化学气相沉积工艺中，介质材料容易首先堆积在开口201顶部的侧壁表面，使所述开口201在尚未填充满时即被闭合，形成空隙204；然而，在开口201尚未闭合时，部分介质材料深入开口201内，在开口201内的第一介质层202表面形成第二介质层203，而且，越靠近开口201顶部，所述第二介质层203的厚度越厚。
在其他实施例中，所述第二介质层203的形成工艺还能够为高密度等离子体化学气相沉积（HDP CVD，High Density Plasma Chemical Vapor Deposition）工艺，能够闭合所述开口201，并在开口201内形成空隙204。所述高密度等离子体化学气相沉积工艺为：压强为3毫托～10毫托，温度为380摄氏度～450摄氏度，射频功率为4000瓦～8000瓦，氧气的流量为140标准毫升/分钟～260标准毫升/分钟，硅烷的流量为3标准毫升/分钟～50标准毫升/分钟，氩气的流量为50标准毫升/分钟～200标准毫升/分钟。
请参考图10，在第二介质层203表面形成图形化层205，所述图形化层205至少暴露出插塞区I的对应位置；以所述图形化层205为掩膜，刻蚀所述第二介质层203，直至暴露出衬底200表面为止。
所述图形化层205用于定义后续形成的导电插塞的位置；所述图形化层205的形成工艺为光刻工艺、纳米印刷工艺或定向自组装工艺。在本实施例中，所述图形化层205的材料为光刻胶，形成工艺为光刻工艺，包括：在第二介质层203表面旋涂光刻胶薄膜；采用曝光工艺图形化所述光刻胶薄膜，形成光刻胶层，所述光刻胶层至少暴露出插塞区I的对应位置。此外，所述图形化层205还能够暴露出插塞区I周围的部分区域的对应位置。
由于包围插塞区I的开口201（如图8所示）侧壁形成有第一介质层202，后续在插塞区I刻蚀形成通孔时，能够以所述第一介质层202作为通孔侧壁的刻蚀停止层，因此所述图形化层205定义的通孔区域的范围能够大于插塞区I的范围，从而降低了对于图形化精确度的要求，使图形化工艺简化；需要说明的是，当图形化层205暴露出的区域大于插塞区I时，在刻蚀第二介质层203至暴露出衬底200后，需要保证开口201顶部仍具有第二介质层203封闭空隙204。而且，由于所述第一介质层202作为通孔侧壁的刻蚀停止层，因此后续的刻蚀工艺无需精确保持通孔侧壁的形貌精确性，从而能够采用刻蚀速率更高的刻蚀工艺，使工艺进程加快，而不会影响所形成的半导体结构的性能。
所述刻蚀第二介质层203的工艺为各向异性的干法刻蚀工艺，将图形化层205的图形复制到第二介质层203，使所述第二介质层203用于刻蚀通孔；由于所述图形化层205暴露出的区域大于插塞区I，刻蚀后的第二介质层203暴露出的区域也大于插塞区I，从而暴露出部分空隙204和第一介质层202的对应位置。本实施例中，由于衬底200表面还具有第一介质层202和掩膜层210，因此在刻蚀所述第二介质层203之后，还需要刻蚀第一介质层202和掩膜层210，直至暴露出插塞区I的衬底200表面。
请参考图11，以第二介质层203为掩膜，刻蚀所述衬底200的插塞区I并形成通孔206，所述通孔206的侧壁暴露出第一介质层202。
所述刻蚀形成通孔206的工艺包括湿法刻蚀工艺和干法刻蚀工艺；所述湿法刻蚀工艺为各向异性，刻蚀液包括TMAH或KOH；所述干法刻蚀工艺为各向异性，刻蚀气体包括SF6。
由于位于空隙204侧壁的第一介质层202和位于空隙204顶部的第二介质层203均相对于衬底200具有刻蚀选择性，因此所述刻蚀工艺能够以所述第一介质层202作为通孔侧壁的刻蚀停止层，后续形成于通孔206内的导电插塞直接与第一介质层202接触，使空隙204和导电插塞之间仅具有第一介质层202，所形成的半导体结构尺寸减小。而且，由所述第一介质层202作为刻蚀停止层，使所述刻蚀工艺无需考虑通孔侧壁的形貌精确性，从而能够采用刻蚀速率较快的刻蚀工艺，使工艺进程加快。而所述第一介质层202厚度均匀致密，在所述刻蚀工艺中，不易被穿通，足以保护所述空隙204与通孔206隔离，后续形成的导电插塞的材料不易进入空隙204内，所形成的半导体结构性能稳定、质量良好。本实施例中，采用干法刻蚀工艺形成所述通孔206，所述干法刻蚀的工艺为：刻蚀气体包括SF6，流量为20标准毫升每分钟～200标准毫升每分钟，偏置功率大于或等于100瓦，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为5秒～60秒。
在本实施例中，所述通孔206的深度大于或等于开口201（如图8所示）的深度，则形成于通孔206内的导电插塞的长度大于或等于空隙204和第一介质层202的长度，后续形成导电插塞，并从衬底200的另一表面进行抛光直至暴露出导电插塞时，能够保证抛光工艺不会去除开口201底部的第一介质层202并暴露出空隙204，使空隙204到衬底200的另一表面具有第一介质层202和部分衬底200进行隔离，保证了所形成的半导体结构性能稳定。
请参考图12，在所述通孔206（如图11所示）内填充满导电材料，形成导电插塞207。
所述导电插塞207的底部低于开口201（如图8所示）底部或与开口201底部齐平；所述导电插塞207的材料为铜、铝、钨、氮化钛、钽、氮化钽、钛中的一种或多种；所述导电插塞207的形成工艺包括物理气相沉积工艺或电镀工艺，包括：在所述通孔206内和第二介质层203表面形成导电层；采用化学机械抛光工艺去除第二介质层203表面的导电层，形成的导电插塞207。
在形成所述导电插塞207之后，自衬底200未形成器件层的表面进行化学机械抛光工艺，直至暴露出导电插塞207为止，完成硅通孔结构的形成工艺。本实施例中，由于导电插塞207的长度大于开口201的深度，因此在抛光至暴露出导电插塞207时，空隙204到衬底200被抛光表面之间具有第一介质层202和衬底200进行隔离，从而保证了空隙204密闭，使所形成的器件性能稳定。所述空隙204能够在导电插塞207发生热膨胀时，作为缓冲，减少半导体衬底或半导体器件受到的应力作用，从而避免半导体衬底碎裂或半导体器件性能下降。
本实施例中，采用保型工艺形成于第一开口侧壁的第一介质层能够与开口的侧壁表面的形貌保持一致，所形成的第一介质层致密且厚度均匀，因此在后续形成导电插塞的过程中，所述第一介质层不易穿通，足以隔离空隙，因此所形成的导电插塞能够直接与第一介质层接触，并通过第一介质层与空隙隔离；而所述空气隙能够在工艺的热过程中，作为导电插塞的热膨胀缓冲；所述半导体结构在防止衬底碎裂、芯片或器件性能下降或失效的同时，能够缩小所形成的半导体结构的尺寸，有利于器件尺寸的缩小和集成。
其次，所述保型工艺为低压化学气相沉积工艺、化学氧化工艺、ISSG工艺或原子层沉积工艺，所形成的第一介质层致密均匀，所述第一介质层的保型性好，能够根据开口的侧壁和底部的形貌形成厚度均匀的第一介质层；所述第一介质层与后续形成于开口顶部的第二介质层能够密闭成空隙，由于所述第一介质层厚度均匀且致密，足以隔离导电插塞和空隙，能够防止导电插塞的材料进入空隙，因此所述第一介质层和导电插塞之间无需额外材料层进行隔离，能够缩小半导体结构的尺寸。
再次，用于定义通孔的图形化层暴露出的区域略大于插塞区，当刻蚀第二介质层直至暴露出衬底时，由于插塞区周围包围有第一介质层，而所述第一介质层和衬底之间具有刻蚀选择性，则所述形成通孔能够暴露出侧壁的第一介质层；而且，由于通孔侧壁暴露出第一介质层，因此刻蚀通孔时无需考虑保持通孔侧壁形貌的需求，所述刻蚀工艺速率能够加快。
相应的，本发明还提供一种半导体结构的实施例，请继续参考图12，包括：衬底200；位于衬底200内的导电插塞207；包围所述导电插塞207的开口（未示出）；位于所述开口的侧壁表面的第一介质层202，所述第一介质层202表面的形貌与开口侧壁表面的形貌一致，所述导电插塞207与第一介质层202接触；位于所述开口顶部的第二介质层203，所述第二介质层203将所述开口密闭，使开口内构成空隙204。
所述衬底200包括半导体衬底，所述半导体衬底（未示出）为硅衬底、锗衬底、绝缘体上硅衬底、硅锗衬底、碳化硅衬底或III-V族化合物衬底（例如氮化镓或砷化镓）；所述衬底200还包括形成于半导体衬底表面的器件层（未示出），所述器件层包括半导体器件（例如晶体管、电容、电阻、存储器和熔丝等）、电互连结构（例如导电插塞和金属互连线）和介质层。本实施例中，所述衬底200表面还具有掩膜层210。
所述开口201的深宽比为100:1～5:1，所述开口位于衬底200表面的图形为环形，所述环形的内圈边界与插塞区I的边界重叠且为圆形，所述环形的外圈边界能够为圆形、方形或多边形等。在本实施例中，所述开口为圆环形，即环形边界的内圈和外圈皆为圆形。
所述第一介质层202的材料为氧化硅或氮化硅，厚度为100埃～5000埃，所形成的第一介质层202致密且厚度均匀，所述第一介质层202表面的形貌与开口的侧壁和底部的形貌保持一致，即所述第一介质层202具有保型性。本实施例中，所述第一介质层202为氧化硅，所述第一介质层202还位于开口201底部和衬底200表面掩膜层210表面。由于所述第一介质层202致密且厚度均匀，而且所述第一介质层202的厚度能够控制，因此所述第一介质层202覆盖开口侧壁和底部表面的能力好，能够根据开口侧壁和底部表面的形貌保型。当所形成的第一介质层202具有足够厚度时，所述第一介质层202即能够用于隔离开口内的空隙204和导电插塞207，且所述第一介质层202难以被穿通，能够避免所述导电插塞207的材料进入空隙内，保证了所形成的半导体结构质量良好。而且，由于第一介质层202厚度均匀且致密，导电插塞207直接与第一介质层202接触，所述第一介质层202和导电插塞之间无需额外形成隔离层，能够缩小半导体结构的尺寸。
所述空隙204的深宽比为100:1～5:1，所述空隙204包围所述插塞区I，即包围后续形成于插塞区I的导电插塞，所述空隙204能够作为所述导电插塞热膨胀时的缓冲，避免衬底200受到导电插塞热膨胀应力而碎裂，同时避免形成于衬底200的半导体器件受到热膨胀应力而性能下降，提高了芯片的质量和性能。
所述第二介质层203的材料为氧化硅，用于密闭空隙204。所述开口内的第一介质层202表面也具有部分第二介质层203，且越靠近开口201顶部，所述第二介质层203的厚度越厚。
所述导电插塞207的材料为铜、铝、钨、氮化钛、钽、氮化钽、钛中的一种或多种，导电插塞207的长度大于开口的深度。
本实施例的半导体结构中，衬底内的导电插塞周围具有开口，开口的侧壁表面具有第一介质层，所述第一介质层和开口顶部的第二介质层构成密闭的空隙，且所述第一介质层与导电插塞直接接触，即所述空隙和导电插塞之间仅具有第一介质层；其中，由于第一介质层表面的形貌与开口侧壁表面的形貌一致，因此第一介质层厚度均匀致密，足以隔离空隙和导电插塞，能够防止导电插塞的材料进入空隙内。由于所述空隙和导电插塞之间仅具有第一介质层，所述半导体结构的特征尺寸缩小，而且所述空隙能够作为导电插塞热膨胀时的缓冲，避免衬底碎裂或器件性能下降。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底具有插塞区；
在所述衬底内形成开口，所述开口包围所述衬底的插塞区；
采用保型工艺在所述开口的侧壁表面形成第一介质层，所述第一介质层表面的形貌与开口侧壁表面的形貌一致；
在形成第一介质层之后，在所述开口顶部形成第二介质层，所述第二介质层将所述开口密闭，并在开口内形成空隙；
在形成第二介质层之后，在衬底的插塞区内形成导电插塞，所述导电插塞与第一介质层接触。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一介质层的材料为氧化硅或氮化硅，厚度为100埃～5000埃。
3.如权利要求2所述半导体结构的形成方法，其特征在于，当所述第一介质层的材料为氧化硅时，所述保型工艺为低压化学气相沉积工艺、化学氧化工艺、ISSG工艺或原子层沉积工艺。
4.如权利要求2所述半导体结构的形成方法，其特征在于，当所述第一介质层的材料为氮化硅时，所述保型工艺为低压化学气相沉积工艺或原子层沉积工艺。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一介质层还形成于开口底部和衬底表面。
6.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二介质层的材料为氧化硅，形成工艺为等离子体增强化学气相沉积工艺。
7.如权利要求6所述半导体结构的形成方法，其特征在于，所述第二介质层还形成于衬底表面。
8.如权利要求7所述半导体结构的形成方法，其特征在于，所述导电插塞的形成工艺为：在第二介质层表面形成图形化层，所述图形化层至少暴露出插塞区的对应位置；以所述图形化层为掩膜，刻蚀所述第二介质层，直至暴露出衬底表面为止；以第二介质层为掩膜，刻蚀所述衬底的插塞区并形成通孔，所述通孔的侧壁暴露出第一介质层；在所述通孔内填充满导电材料，形成导电插塞。
9.如权利要求8所述半导体结构的形成方法，其特征在于，所述形成通孔的刻蚀工艺为湿法刻蚀工艺，刻蚀液包括TMAH或KOH。
10.如权利要求8所述半导体结构的形成方法，其特征在于，所述形成通孔的刻蚀工艺为干法刻蚀工艺，刻蚀气体包括SF6。
11.如权利要求1所述半导体结构的形成方法，其特征在于，所述空隙的深宽比为100:1～5:1。
12.如权利要求1所述半导体结构的形成方法，其特征在于，所述导电插塞的底部低于开口底部或与开口底部齐平，所述导电插塞的材料为铜、铝、钨、氮化钛、钽、氮化钽、钛中的一种或多种。
13.如权利要求1所述半导体结构的形成方法，其特征在于，所述开口位于衬底表面的图形为环形，其中，所述环形的内圈为圆形，外圈为圆形、方形或多边形，所述开口的形成方法为：在衬底表面形成掩膜层，所述掩膜层的材料为氧化硅、氮化硅或氮氧化硅，所述掩膜层暴露出需要形成开口的衬底表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底并形成开口。
CN201310259955.4A 2013-06-26 2013-06-26 半导体结构及其形成方法 Active CN104253082B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310259955.4A CN104253082B (zh) 2013-06-26 2013-06-26 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310259955.4A CN104253082B (zh) 2013-06-26 2013-06-26 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN104253082A CN104253082A (zh) 2014-12-31
CN104253082B true CN104253082B (zh) 2017-09-22

Family

ID=52187862

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310259955.4A Active CN104253082B (zh) 2013-06-26 2013-06-26 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN104253082B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826279B (zh) * 2015-01-06 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6700811B2 (ja) * 2016-01-26 2020-05-27 キヤノン株式会社 半導体装置および半導体装置の製造方法
US20200203271A1 (en) * 2018-12-21 2020-06-25 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Interconnect structure and method for manufacturing the same
CN113497143A (zh) * 2020-04-01 2021-10-12 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
JP2020102656A (ja) * 2020-04-06 2020-07-02 キヤノン株式会社 半導体装置および半導体装置の製造方法
CN111554647B (zh) * 2020-05-19 2022-04-19 上海先方半导体有限公司 一种晶圆级芯片结构、多芯片堆叠互连结构及制备方法
CN114242689A (zh) * 2020-09-09 2022-03-25 长鑫存储技术有限公司 芯片及存储器
CN113035811B (zh) * 2021-03-04 2022-09-27 复旦大学 硅通孔结构、封装结构及其制造方法
CN115172325B (zh) * 2021-04-01 2023-06-20 长鑫存储技术有限公司 半导体结构及其形成方法、堆叠结构
CN114068405B (zh) * 2022-01-07 2022-05-06 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102372249A (zh) * 2010-08-13 2012-03-14 罗伯特·博世有限公司 用于在衬底中制造电敷镀通孔的方法以及具有电敷镀通孔的衬底
CN103058125A (zh) * 2011-10-24 2013-04-24 罗伯特·博世有限公司 用于制造衬底中的电覆镀通孔的方法以及具有电覆镀通孔的衬底

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115382A (ja) * 2011-11-30 2013-06-10 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102372249A (zh) * 2010-08-13 2012-03-14 罗伯特·博世有限公司 用于在衬底中制造电敷镀通孔的方法以及具有电敷镀通孔的衬底
CN103058125A (zh) * 2011-10-24 2013-04-24 罗伯特·博世有限公司 用于制造衬底中的电覆镀通孔的方法以及具有电覆镀通孔的衬底

Also Published As

Publication number Publication date
CN104253082A (zh) 2014-12-31

Similar Documents

Publication Publication Date Title
CN104253082B (zh) 半导体结构及其形成方法
CN102420210B (zh) 具有硅通孔(tsv)的器件及其形成方法
CN104795331B (zh) 晶体管的形成方法
CN104078414B (zh) 硅通孔及其形成方法
TWI502714B (zh) 包括鎢及矽化鎢之半導體裝置及其製造方法
TWI703633B (zh) 電子裝置和用以製造電子裝置、用以提供無遮罩氣隙流程、及用以提供替代層間介電質流程的方法
CN104280161B (zh) 压力传感器及其形成方法
CN105814678A (zh) 使用处理系统的气隙结构集成
US11189729B2 (en) Forming a sacrificial liner for dual channel devices
CN109817623A (zh) 3d nand存储器及其形成方法
US20150008541A1 (en) Mems pressure sensors and fabrication method thereof
US9892970B2 (en) Integrated circuit structure having deep trench capacitor and through-silicon via and method of forming same
JP2019530255A (ja) 局所酸化物を有するゲートオールアラウンドデバイスアーキテクチャ
CN105448840B (zh) 半导体结构的形成方法
CN104576508B (zh) 硅通孔的形成方法
US9666507B2 (en) Through-substrate structure and method for fabricating the same
KR20190111964A (ko) 하이브리드 웨이퍼 본딩 기법을 이용한 게이트 올 어라운드 디바이스 아키텍처
US20070243692A1 (en) Methods of filling isolation trenches for semiconductor devices and resulting structures
CN112420716B (zh) 一种半导体器件及其制备方法
CN109727981A (zh) 3d nand存储器及其形成方法
US20150050792A1 (en) Extra narrow diffusion break for 3d finfet technologies
CN104733371B (zh) 硅通孔形成方法及半导体器件的对准结构
CN108682652A (zh) 金属栅极的制造方法
CN106711149B (zh) 垂直通道结构
CN110634883A (zh) 三维存储器及其制备方法、电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant