TW202018769A - 半導體元件及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及其製造方法。該半導體元件包括一晶圓、一半導體晶片以及複數個第一增強結構。該半導體晶片設置於該晶圓的上方，並且該半導體晶片具有一非功能區及至少一功能區，該功能區設置於該非功能區內。該第一增強結構位於該非功能區內並且穿透該半導體晶片進入該晶圓內。

Description

半導體元件及其製造方法
本申請案主張2018/11/07申請之美國正式申請案第16/183,405號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件及其製造方法，特別是關於一種具有增強結構的半導體元件及其製造方法。
隨著半導體元件(例如記憶體元件)的積體密度越來越高，典型的二維(2D)結構的積體密度也接近其極限。因此，需要一種具有三維(3D)結構的半導體元件以在積體密度能力方面超過2D結構。此種需求導致對開發3D半導體元件技術的廣泛研究。
在3D半導體元件中，傳輸著承載數據、命令或地址的各種訊號，其中一些訊號或者全部的訊號通過穿矽通孔(through silicon via，TSV)傳輸。穿矽通孔是通過堆疊膜和承載堆疊膜的晶片所形成的一種結構。通常，將晶片研磨以減小其尺寸；但是，在鋸切過程中，接地晶片可能會翹曲。由於晶片的翹曲，半導體記憶體元件透過穿矽通孔的連接可能會失敗。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種半導體元件，包括：一晶圓、一半導體晶片、以及複數第一增強結構。該半導體晶片設置於該晶圓的上方，並且該半導體晶片具有一非功能區和至少一功能區，該功能區設置於該非功能區內。該第一增強結構穿透該半導體晶片進入該晶圓並且位於該非功能區內。
在一些實施例中，該第一增強結構為實心棒。
在一些實施例中，該複數個第一增強結構中的每一個的一頂表面與該半導體晶片的一上表面共面。
在一些實施例中，更包括複數個第二增強結構，穿透該半導體晶片進入該晶圓並且位於該非功能區內。
在一些實施例中，該半導體晶片具有複數個功能區，該第一增強結構設置於該半導體元件的角落，該第二增強結構設置於該功能區之間。
在一些實施例中，該第二增強結構以蜂窩結構排列。
在一些實施例中，該第二增強結構是一去耦電容器。
本揭露另提供一種半導體組件，包括：一晶圓、複數個半導體晶片以及複數個第一增強結構。該複數個半導體晶片設置於該晶圓的上方，該複數個半導體晶片中的每一個具有一非功能區和至少一功能區，該功能區設置於該非功能區內。該第一增強結構穿透該複數個半導體晶片中的每一個進入該晶圓並且位於該非功能區內。
在一些實施例中，該第一增強結構為實心棒。
在一些實施例中，該半導體組件更包括複數個第二增強結構穿透該半導體晶片進入該晶圓，並且該第二增強結構位於該非功能區內。
在一些實施例中，該複數個第二增強結構中的每一個包括：一上電極、一介電層及一下電極；該上電極穿透該半導體晶片進入該晶片；該介電層，圍繞該上電極；以及該下電極設置於該晶圓內並圍繞該介電層。
在一些實施例中，該半導體組件更包括一保護層覆蓋該半導體晶片和該第一增強結構。
本揭露另提供一種半導體組件的製造方法，包括：提供一晶圓；提供該晶圓上方的複數個半導體晶片，其中該複數個半導體晶片中的每一個具有一非功能區和至少一功能區，該功能區設置於該非功能區內；形成複數個溝槽於該非功能區內，其中該複數個溝槽透過該半導體晶片並進入該晶圓而形成；形成複數個第一增強結構於該溝槽內。
在一些實施例中，將該複數個第一增強結構設置於該溝槽內的步驟包括：沉積一導電材料於該溝槽內。
在一些實施例中，該製造方法更包括一步驟：設置複數個第二增強結構於該溝槽內。
在一些實施例中，將該複數個第二增強結構設置於該溝槽內的該步驟包括：形成複數個下電極於包圍該溝槽的該晶片內；沉積一介電層於該溝槽內；以及沉積一上電極於該介電層的上方。
在一些實施例中，該介電層具有一均勻厚度。
在一些實施例中，該製造方法更包括一步驟：沉積一保護層於該半導體晶片與該第一增強結構的上方。
在一些實施例中，該製造方法更包括一步驟：執行一研磨製程以減小晶片的尺寸。
藉由上述半導體元件的配置，增強結構可以有效地增強半導體元件的強度並且減少晶圓的翹曲。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是例示本揭露一些實施例之半導體組件200的製造方法100。圖2至圖10是例示本揭露的一些實施例之半導體組件200的製造方法100的各種製造階段。圖2至圖10可於圖1的製造流程獲得示意性的說明。在後續說明中，圖2至圖10中所示的製造階段對應參照圖1中的製造步驟。
參照圖2至圖4，根據圖1的步驟102，提供一晶圓240。在一些實施例中，晶圓210由例如矽的一半導體所形成。在一些實施例中，晶圓210具有一前表面212，以及與前表面212相對的一後表面214。在一些實施例中，前表面212和後表面214是光滑表面和與或平坦表面。
接下來，根據圖1中的步驟104，於晶圓210上提供複數個半導體晶片220。在一些實施例中，半導體晶片220設置於晶圓210的前表面212的上方。在一些實施例中，半導體晶片220可以是任何功能的晶片，例如預先透過半導體製程形成的數位元件晶片。在一些實施例中，半導體晶片220具有一非功能區224和設置在非功能區域224中的一功能區域222。在一些實施例中，功能區222和非功能區224在半導體晶片220的主動區內。
參照圖5，根據圖1中的步驟105，在半導體晶片220上提供一圖案化光阻230。在一些實施例中，透過設置未圖案化的光阻層以完全覆蓋半導體晶片220，之後根據一預定圖案移除光阻層的一部分；光阻層的剩餘部分形成圖案化的光阻230。在一些實施例中，光阻層的移除部分位於非功能區224中。在一些實施例中，半導體晶片220的上表面226與晶圓210的前表面212相對的部分暴露於圖案化光阻230。
參照圖6及圖7，在一些實施例中，根據圖1中的步驟106，執行一蝕刻製程以在非功能區224內形成複數個溝槽240。在一些實施例中，通過半導體晶片220進入晶片210形成溝槽240。在一些實施例中，溝槽240於平面圖中具有一近似圓形的形狀。在一些實施例中，溝槽240沿著半導體晶片220的一縱向方向彼此均勻地間隔開。在一些實施例中，使用圖案化光阻230做為一遮罩蝕刻半導體晶片220和晶圓210的不必要部分。在一些實施例中，該蝕刻製程使用該圖案化光阻230以定義待蝕刻的一區域並且保護半導體晶片220和晶圓210的其他區域。在一些實施例中，在執行蝕刻製程後，半導體晶片220和晶圓210僅保留位於圖案化圖案化光阻230下方的部分。在一些實施例中，於形成溝槽240後移除圖案化光阻230。
參照圖8，根據圖1中的步驟108，形成複數個增強結構250於溝槽240內。在一些實施例中，增強結構250為實心棒。在一些實施例中，增強結構250包括一導電材料。在一些實施例中，增強結構250包括銅。在一些實施例中，增強結構250是使用電化學電鍍製程形成。在一些實施例中，可選性地於半導體晶片220上執行一平坦化製程以移除上表面226上方的導電材料的多餘部分，使得增強結構250的頂表面252與上表面226共面。在一些實施例中，平坦化製程包括一化學機械研磨(CMP)製程。
參照圖9，根據圖1中的步驟110，於半導體晶片220和增強結構250上提供一選擇性的保護層260。因此，形成一半導體組件200。在一些實施例中，保護層260完全覆蓋半導體晶片220的上表面226和增強結構250的頂表面252。在一些實施例中，保護層260是一複合保護層，包括與上表面226和頂表面252接觸的一底層262，以及設置在下層262上方的一覆蓋層264。在一些實施例中，下層262包括氮化物。在一些實施例中，下層262包括氮化矽。在一些實施例中，覆蓋層264包括聚酰亞胺。在一些實施例中，保護層260是用於處理過程中保護半導體晶片220(和增強結構250)。
參照圖10，根據圖1中的步驟112，執行一研磨製程以減小晶片210的尺寸。因此，形成一接地半導體組件200A。在一些實施例中，從晶片210的後表面214執行該研磨製程。在一些實施例中，接地晶圓210A具有一厚度T2(自前表面212至其一後表面214A，如圖10所示)，厚度T2小於晶圓210的一厚度T1(自前表面212至後表面214，如圖9所示)。在一些實施例中，厚度T1實質上上等於700微米(μm)。在一些實施例中，厚度T2實質上小於50微米。在一些實施例中，厚度T2實質上上等於35微米。
在一些實施例中，半導體組件200A包括晶圓210A、複數個半導體晶片220、複數個增強結構250及保護層260。在一些實施例中，半導體晶片220設置於晶片210A的前表面212的上方，並且每一個半導體晶片220具有非功能區224以及功能區222，功能區222設置在非功能區域224內。在一些實施例中，增強結構250穿透半導體晶片220進入晶片210A。在一些實施例中，增強結構250位於非功能區域224內。在一些實施例中，保護層260覆蓋半導體晶片220與增強結構250，並且包括的氮化物的底層262及聚酰亞胺的上覆層264。在一些實施例中，半導體組件200A可以在每個功能區中包括一個或多個矽通孔，並且每個穿矽通孔穿透相應的半導體晶片220並進入晶片210A。
在一些實施例中，半導體組件200A可以被鋸開成圖11中所示的複數個半導體元件202。在一些實施例中，使用鋸片300執行此鋸切過程，如圖10所示。在一些實施例中，鋸切與圖10中所示的鋸線L對齊。在一些實施例中，每個半導體元件202包括半導體晶片220中的一個，以及相應的晶圓210A、增強結構250及保護層260。在一些實施例中，位於非功能區224中的增強結構250用於防止半導體元件202的晶圓210A在研磨製程與鋸切過程後變形(即，翹曲)。
參照圖11，在一些實施例中，半導體元件202包括晶片210A、設置在晶片210A的前表面212的上方的半導體晶片220、以及複數個增強結構250穿透半導體晶片220並進入晶片210A；並且保護層260覆蓋半導體晶片220與增強結構250。在一些實施例中，增強結構250位於半導體晶片220的非功能區224內。在一些實施例中，增強結構250可以有效地增強半導體元件202的強度並且減小半導體元件202的晶片210A的翹曲。
圖12至圖21是例示本揭露的一些實施例之半導體組件200的製造方法100的各種製造階段。圖12至圖21可於圖1的製造流程示意性的說明。在後續說明中，圖12至圖21中所示的製造階段對應參照圖1中的製造步驟。
參照圖12至圖13，根據圖1的步驟102，在一些實施例中，提供一晶圓210。在一些實施例中，半導體基底210是一體矽晶圓(bulk silicon wafer)。接下來，根據圖1中的步驟104，提供複數半導體晶片220。在一些實施例中，半導體晶片220設置於晶圓210的一前表面212的上方。在一些實施例中，半導體晶片220具有一非功能區224和設置在非功能區域224中的複數個功能區222。在一些實施例中，功能區222和非功能區224在半導體晶片220的主動區內。在一些實施例中，半導體晶片220可以是一記憶體晶片或預先透過半導體製程形成的任何功能的晶片。在一些實施例中，當半導體晶片220是一記憶體晶片時，非功能區224是一未設置記憶胞的區域。
參照圖14，在一些實施例中，介電層234沉積於半導體晶片220的上表面226的上方。在一些實施例中，介電層234是一複合介電層，包括氧化物的第一層236及氮化物的第二層238。在一些實施例中，第一層236設置於上表面226與第二層238之間。在一些實施例中，第一層236包括二氧化矽，第二層238包括氮化矽。
接下來，根據圖2中的步驟105，在第二層238上提供一圖案化光阻230。在一些實施例中，圖案化光阻230透過包括以下的步驟提供：(1)在第二層238上提供光阻層，以及(2)於光化輻射235藉由圖案化光罩237曝光光阻層以在光阻層中形成開口232，並使光阻層的曝光區域或未曝光區域顯影。在一些實施例中，開口232位於非功能區224中。
參照圖15，執行一蝕刻製程，例如，一反應離子蝕刻(RIE)製程，以移除第一層236及第二層238的一部分。在一些實施例中，使用圖案化光阻230做為遮罩以蝕刻掉第一層236及第二層238的不必要部分。在一些實施例中，上表面226的一部分暴露於第一層236和第二層238。
參照圖16和17，在一些實施例中，根據圖1中的步驟106，藉由半導體晶片220蝕刻複數個溝槽240並進入晶片210。 在一些實施例中，溝槽240位於非功能區224中。在一些實施例中，溝槽240於平面圖中具有一近似圓形的形狀。在一些實施例中，一些溝槽240形成在半導體晶片220的角落。在一些實施例中，功能區222之間的溝槽240以蜂窩結構排列。在一些實施例中，使用一光學微影與一蝕刻製程形成溝槽240。在一些實施例中，該光學微影刻與該蝕刻製程包括(1)去除圖案化的光阻層230，以及(2)使用例如一使RIE製程，以第一層236中的圖案及第二層238作為遮罩，蝕刻半導體晶片220和晶圓210。在一些實施例中，隨後使用例如濕法蝕刻製程移除第一層236和第二層238。
參照圖18及圖19，根據圖1中的步驟108，在溝槽240中形成複數個第一增強結構254及複數個第二增強結構256。 在一些實施例中，第一增強結構254設置於半導體晶片220的角落，並且第二增強結構256設置於功能區222之間。在一些實施例中，第一增強結構254為實心棒。在一些實施例中，第一增強結構254包括一導電材料。在一些實施例中，第一增強結構254包括銅。在一些實施例中，第一增強結構254的一頂表面255與上表面226 共面。
在一些實施例中，第二增強結構256是一深溝槽電容器。在一些實施例中，第二增強結構256是一去耦電容器。在一些實施例中，第二增強結構256透過以下步驟形成：(1)在晶圓210內形成一下電極2562並且環繞溝槽240，(2)在晶圓210的第一壁216和第二壁218的上方及半導體晶片220的第一壁216的上方沉積一介電層2564，例如氧化物-氮化物-氧化物(ONO)層，以及在介電層2564的上方沉積一上電極2566。在一些實施例中，下電極2562是晶圓210中的一摻雜區。在一些實施例中，上電極2566由導電材料形成，例如，摻雜的多晶矽。在一些實施例中，第一壁216接續側壁228，第二壁218實質上平行於前表面212。在一些實施例中，介電層2564具有一均勻厚度。
參照圖20，根據圖1中的步驟110，在半導體晶片220、第一增強結構254及第二增強結構256上提供一選擇性的保護層260。 因此，形成半導體組件200。在一些實施例中，保護層260是一複合保護層，包括底層的氮化物層262和聚酰亞胺的覆蓋層264。在一些實施例中，下層262接觸半導體晶片220、第一增強結構254及第二增強結構256，並且上覆層264設置於底層262的上方。在一些實施例中，保護層260用以在處理過程中保護半導體晶片220、第一增強結構254及第二增強結構256。
參照圖21，根據圖1中的步驟112，執行一研磨製程以減小晶片210的尺寸。因此，形成一接地半導體組件200A。在一些實施例中，從晶片210的後表面214執行該研磨製程。在一些實施例中，接地晶圓210A具有一厚度T2(自前表面212至其一後表面214A，如圖21所示)，厚度T2小於晶圓210的一厚度T1(自前表面212至後表面214，如圖20所示)。在一些實施例中，厚度T1實質上上等於700微米(μm)。在一些實施例中，厚度T2實質上小於50微米。
在一些實施例中，半導體組件200A包括晶圓210A、複數個半導體晶片220、複數個第一增強結構254、複數個第二增強結構256及保護層260。在一些實施例中，半導體晶片220設置於晶片210A的前表面212的上方，並且每一個半導體晶片220具有一非功能區224以及複數個功能區222，功能區222設置在非功能區域224內。在一些實施例中，第一增強結構254及第二增強結構256穿透半導體晶片220進入晶圓210A。在一些實施例中，第一增強結構254及第二增強結構256位於非功能區224中。在一些實施例中，保護層260覆蓋半導體晶片220、第一增強結構254及第二增強結構256，並且包括下面的氮化物層262及聚酰亞胺的覆蓋層264。
在一些實施例中，第一增強結構254為實心棒。在一些實施例中，第二增強結構256包括穿透半導體晶片220並進入晶圓210A的上電極2566、圍繞上電極2566的介電層2564、以及設置於晶圓210A中並圍繞介電層2564的下電極2562。在一些實施例中，下電極2562是晶圓210A中的一摻雜區。在一些實施例中，半導體組件200A可以在每一個功能區中包括一個或複數個穿矽通孔，其中每一個穿矽通孔穿透相應的半導體晶片220並進入晶片210A。
在一些實施例中，半導體組件200A可以被鋸開成多個半導體元件202，如圖22所示。在一些實施例中，使用鋸片300執行此鋸切過程，如圖21所示。在一些實施例中，鋸切與圖21中所示的鋸線L對齊。在一些實施例中，每一個半導體元件202包括半導體晶片220中的一個，以及對應的晶圓210A、第一增強結構254、第二增強結構256及保護層260。在一些實施例中，位於非功能區224中的第一增強結構254及第二增強結構256用於防止半導體元件202的晶圓210A在研磨製程與鋸切過程後變形(即，翹曲)。在一些實施例中，做為電荷庫第二增強結構256用以承受瞬間電流並防止半導體元件202中的雜訊相關電路退化。
總而言之，利用半導體元件202的配置，增強結構250與254(以及第二結構256)可以有效地增強半導體元件202的強度並且減小晶片210A的翹曲。
本揭露提供一種半導體元件。該半導體元件包括一晶圓、一半導體晶片、以及複數第一增強結構。該半導體晶片設置於該晶圓的上方，並且該半導體晶片具有一非功能區和設置於該非功能區內的至少一功能區。該第一增強結構穿透該半導體晶片進入該晶圓並且該第一增強結構位於該非功能區內。
本揭露提供一種半導體組件。該半導體組件包括：一晶圓、複數個半導體晶片以及複數個第一增強結構。該複數個半導體晶片設置於該晶圓的上方，並且該複數個半導體晶片中的每一個具有一非功能區和設置於該非功能區內的至少一功能區。該第一增強結構穿透該複數個半導體晶片中的每一個進入該晶圓，並且位於該非功能區內。
本揭露提供一種半導體元件的製造方法。該製造方法包括步驟：提供一晶圓；提供晶圓的上方的複數個半導體晶片，其中該複數個半導體晶片中的每一個具有一非功能區和設置於該非功能區內的至少一功能區；形成複數個溝槽於該非功能區內，其中該複數個溝槽透過該半導體晶片並進入該晶圓形成；形成複數個第一增強結構於該溝槽內。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:製造方法 102:步驟 104:步驟 105:步驟 106:步驟 108:步驟 110:步驟 112:步驟 200:半導體組件 200A:半導體組件 202:半導體元件 210:晶圓 210A:晶圓 212:前表面 214:背面 214A:後表面 216:第一壁 218:第二壁 220:半導體晶片 222:功能區 224:非功能區 226:上表面 228:側壁 230:圖案化光阻 232:開口 234:介電層 235:光化輻射 236:第一層 237:圖案化光罩 238:第二層 240:溝槽 250:增強結構 252:頂表面 254:第一增強結構 255:頂表面 256:第二增強結構 260:保護層 262:底層 264:覆蓋層 300:鋸片 2562:下電極 2564:介電層 2566:上電極 A:區域 B:區域 L:鋸線 T1:厚度 T2:厚度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是流程圖，例示本揭露一些實施例之半導體組件的製造方法。 圖2是上視圖，例示本揭露一些實施例之半導體組件的形成階段。 圖3是圖2的區域A的特寫圖。 圖4是圖2中沿I-I線的剖視圖。 圖5是剖視圖，例示本揭露一些實施例之半導體組件的形成階段。 圖6是上視圖，例示本揭露一些實施例之半導體組件的形成階段。 圖7至圖10是剖視圖，例示本揭露一些實施例之半導體組件的形成階段。 圖11是剖視圖，例示本揭露一些實施例之半導體元件。 圖12是上視圖，例示本揭露一些實施例之半導體組件的形成階段。 圖13是圖12的區域B的特寫圖。 圖14及圖15是剖視圖，例示本揭露一些實施例之半導體組件的形成階段。 圖16是上視圖，例示本揭露一些實施例之半導體組件的形成階段。 圖17是圖16中沿II-II線的剖視圖。 圖18是上視圖，例示本揭露一些實施例之該半導體組件的形成階段。 圖19是圖18中沿III-III線的剖視圖。 圖圖20及圖21是剖視圖，例示本揭露一些實施例之半導體組件的形成階段。 圖22是剖視圖，例示本揭露一些實施例之半導體結構。
100:製造方法
102:步驟
104:步驟
105:步驟
106:步驟
108:步驟
110:步驟
112:步驟

Claims (20)

  1. 一種半導體元件，包括： 一晶圓； 一半導體晶片，設置於該晶圓的上方，其中該半導體晶片具有一非功能區和至少一功能區，該功能區設置於該非功能區內；以及 複數個第一增強結構，穿透該半導體晶片進入該晶圓並且位於該非功能區內。
  2. 如請求項1所述的半導體元件，其中該第一增強結構為實心棒。
  3. 如請求項2所述的半導體元件，其中該複數個第一增強結構中的每一個的一頂表面與該半導體晶片的一上表面共面。
  4. 如請求項1所述的半導體元件，更包括複數個第二增強結構，穿透該半導體晶片進入該晶圓並且位於該非功能區內。
  5. 如請求項4所述的半導體元件，其中該半導體晶片具有複數個功能區，該第一增強結構設置於該半導體元件的角落，該第二增強結構設置於該功能區之間。
  6. 如請求項5所述的半導體元件，其中該第二增強結構以蜂窩結構排列。
  7. 如請求項4所述的半導體元件，其中該第二增強結構是一去耦電容器。
  8. 一種半導體組件，包括： 一晶圓； 複數個半導體晶片，設置於該晶圓的上方，其中該複數個半導體晶片中的每一個具有一非功能區和至少一功能區，該功能區設置於該非功能區內；以及 複數個第一增強結構，穿透該複數個半導體晶片中的每一個進入該晶圓並且位於該非功能區內。
  9. 如請求項8所述的半導體組件，其中該第一增強結構為實心棒。
  10. 如請求項8所述的半導體組件，更包括複數個第二增強結構，穿透該半導體晶片進入該晶圓並且位於該非功能區內。
  11. 如請求項10所述的，其中該複數個第二增強結構中的每一個包括： 一上電極，穿透該半導體晶片進入該晶片； 一介電層，圍繞該上電極；以及 一下電極，設置於該晶圓內並圍繞該介電層。
  12. 如請求項11所述的半導體組件，其中該下電極是一摻雜區。
  13. 如請求項8所述的半導體組件，更包括一保護層覆蓋該半導體晶片和該第一增強結構。
  14. 一種半導體組件的製造方法，包括： 提供一晶圓； 提供該晶圓上方的複數個半導體晶片，其中該複數個半導體晶片中的每一個具有一非功能區和至少一功能區，該功能區設置於該非功能區內； 形成複數個溝槽於該非功能區內，其中該複數個溝槽透過該半導體晶片進入該晶圓而形成；以及 形成複數個第一增強結構於該溝槽內。
  15. 如請求項14所述的製造方法，其中將該複數個第一增強結構設置於該溝槽內的步驟包括： 沉積一導電材料於該溝槽內。
  16. 如請求項14所述的製造方法，更包括： 設置複數個第二增強結構於該溝槽內。
  17. 如請求項16所述的製造方法，其中將該複數個第二增強結構設置於該溝槽內的步驟包括： 形成複數個下電極於包圍該溝槽的該晶片內； 沉積一介電層於該溝槽內；以及 沉積一上電極於該介電層的上方。
  18. 如請求項17所述的製造方法，其中該介電層具有一均勻厚度。
  19. 如請求項14所述的製造方法，更包括： 沉積一保護層於該半導體晶片與該第一增強結構的上方。
  20. 如請求項14所述的製造方法，更包括執行一研磨製程以減小晶片的尺寸。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816372B (zh) * 2021-04-21 2023-09-21 大陸商無錫舜銘存儲科技有限公司 鐵電記憶體裝置及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230016914A (ko) * 2021-07-27 2023-02-03 삼성전자주식회사 반도체 소자
CN114975248B (zh) * 2022-07-29 2022-10-25 山东中清智能科技股份有限公司 一种晶圆封装方法及管芯封装体

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI237332B (en) * 2004-02-24 2005-08-01 Advanced Semiconductor Eng Wafer structure
TWI255006B (en) * 2005-01-10 2006-05-11 United Microelectronics Corp Fabrication of semiconductor integrated circuit chips
US20110006389A1 (en) * 2009-07-08 2011-01-13 Lsi Corporation Suppressing fractures in diced integrated circuits
US8470684B2 (en) * 2011-05-12 2013-06-25 International Business Machines Corporation Suppression of diffusion in epitaxial buried plate for deep trenches
US9852999B2 (en) * 2015-10-02 2017-12-26 International Business Machines Corporation Wafer reinforcement to reduce wafer curvature

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816372B (zh) * 2021-04-21 2023-09-21 大陸商無錫舜銘存儲科技有限公司 鐵電記憶體裝置及其形成方法

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