KR101060768B1 - 매립형 도전라인을 구비하는 반도체 장치 및 그 제조방법 - Google Patents

매립형 도전라인을 구비하는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 매립형 도전라인(buride conduction line)을 구비하는 반도체 장치 및 그 제조방법에 관한 것으로, 본 발명의 반도체 장치는 기판에 매립되어 일측 또는 타측 끝단에 형성된 패드부를 갖고, 상기 패드부와 동일 선폭을 갖는 복수의 매립형 도전라인; 상기 매립형 도전라인 및 상기 패드부를 덮는 층간절연막 및 상기 층간절연막을 관통하여 상기 패드부와 접하는 플러그를 포함하고 있으며, 상술한 본 발명에 따르면, 매립형 도전라인과 패드부가 동일한 선폭을 갖도록 형성함으로써, 패드부 내에 심이 발생하는 것을 방지하고, 반도체 장치의 집적도가 증가함에 따라 인접한 패드부 사이에서 브릿지가 발생하는 것을 방지할 수 있는 효과가 있다.
매립형 도전라인, 플러그, 워드라인, 비트라인

Description

매립형 도전라인을 구비하는 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH BURIED CONDUCTION LINE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립형 도전라인(buride conduction line)을 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 반도체 장치의 신뢰성 및 집적도를 확보하기 위하여 기판 내에 워드라인(Word Line, WL) 또는 비트라인(Bit Line, BL)을 형성하는 매립형 도전라인(buride conduction line) 구조가 도입 및 적용되고 있다.
도 1a 및 도 1b는 종래기술에 따른 매립형 도전라인을 구비하는 반도체 장치를 도시한 도면으로, 도 1a는 평면도이고, 도 1b는 도 1a에 도시된 Ⅰ-Ⅰ'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(11)에 형성된 리세스패턴(11)에 도전물질이 매립되어 매립형 도전라인(13)이 형성되고, 기판(11)과 매립형 도전라인(13) 사 이에는 절연막(12)이 개재되어 있다. 기판(11) 상부를 덮는 층간절연막(14) 상에는 도전라인 예컨대, 금속배선(16)이 형성되고, 금속배선(16)과 매립형 도전라인(13)을 전기적으로 연결하기 위하여 매립형 도전라인(13)은 일측 또는 타측 끝단에 매립형 도전라인(13)의 선폭(W1)보다 큰 선폭(W2)을 갖는 패드부(13A)를 구비한다. 금속배선(16)과 매립형 도전라인(13)을 연결하는 플러그(15)는 층간절연막(14)을 관통하여 패드부(13A)의 상부면과 접한다.
하지만, 종래기술은 리세스패턴(11)에 도전물질을 매립하여 매립형 도전라인(13)과 패드부(13A)를 동시에 형성하기 때문에 매립형 도전라인(13)의 선폭(W1)과 패드부(13A)의 선폭(W2) 차이로 인해 패드부(13A)에 심(seam, X)이 발생하는 문제점이 있다. 구체적으로, 리세스패턴(11)에 도전물질을 매립하여 매립형 도전라인(13)과 패드부(13A)를 동시에 형성하는 과정에서 매립형 도전라인(13)을 형성하는데 적합한 타겟으로 증착공정을 진행하기 때문에 매립형 도전라인(13)의 선폭(W1)보다 큰 선폭(W2)을 갖는 패드부(13A)의 리세스패턴(11)에는 도전물질이 충분히 증착(또는 매립)되지 않아 패드부(13A)에 심(X)이 발생하게 된다. 패드부(13A) 내에 형성된 심(X)은 패드부(13A)와 플러그(15) 사이의 콘택저항을 증가시키거나, 또는 반도체 장치의 불량을 야기하는 원인으로 작용하는 문제점이 있다.
또한, 매립형 도전라인(13)의 선폭(W1)보다 패드부(13A)의 선폭(W2)를 더 크게 형성하기 때문에 반도체 장치의 집적도가 증가함에 따라 인접한 패드부(13A) 사이의 선폭(W3)이 감소하여 패드부(13A)간 브릿지(bridge)가 발생하는 문제점이 있다.
또한, 종래기술은 플러그(15)를 형성하는 과정에서 오정렬(mis align)에 의한 불량을 방지하기 위하여 플러그(15)의 선폭(W4)을 패드부의 선폭(W2)보다 작게 형성하기 때문에 반도체 장치의 집적도가 증가할수록 플러그(15)와 패드부(13A) 사이 즉, 플러그(15)와 매립형 도전라인(13) 사이의 콘택저항이 증가하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립형 도전라인의 패드부에 심이 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 인접한 매립형 도전라인의 패드부 사이에 브릿지가 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 매립형 도전라인과 플러그 사이에 콘택저항을 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 기판에 매립되어 일측 또는 타측 끝단에 형성된 패드부를 갖고, 상기 패드부와 동일 선폭을 갖는 복수의 매립형 도전라인; 상기 매립형 도전라인 및 상기 패드부를 덮는 층간절연막 및 상기 층간절연막을 관통하여 상기 패드부와 접하는 플러그를 포함한다.
이때, 상기 플러그의 선폭은 상기 패드부의 선폭보다 클 수 있다. 또한, 상기 플러그는 상기 패드부의 상부면 및 양측벽에 접하거나, 또는 상기 패드부의 상부면, 양측벽 및 끝단 측벽에 접할 수 있다.
상기 패드부는 N(N은 0을 제외한 자연수)번째 상기 매립형 도전라인의 일측 끝단에 연결되고, N+1번째 상기 매립형 도전라인에서는 타측 끝단에 연결될 수 있다.
상기 매립형 도전라인은 워드라인 또는 비트라인을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판 내부에 일측 또는 타측 끝단에 연결된 패드부를 갖고, 상기 패드부와 동일 선폭을 갖는 복수의 매립형 도전라인을 형성하는 단계; 상기 기판 상부에 상기 매립형 도전라인 및 상기 패드부를 덮는 층간절연막을 형성하는 단계 및 상기 층간절연막을 관통하여 상기 패드부와 접하는 플러그를 형성하는 단계를 포함한다.
상기 매립형 도전라인 및 상기 패드부를 형성하는 단계는, 상기 기판을 선택적으로 식각하여 상기 매립형 도전라인이 형성될 영역 및 상기 패드부가 형성될 영역에서 동일 선폭을 갖는 리세스패턴을 형성하는 단계; 상기 리세스패턴 표면에 절연막을 형성하는 단계 및 상기 리세스패턴을 매립하도록 상기 절연막 상에 도전물질을 증착하는 단계를 포함할 수 있다.
상기 패드부는 N(N은 0을 제외한 자연수)번째 상기 매립형 도전라인의 일측 끝단에 연결되고, N+1번째 상기 매립형 도전라인에서는 타측 끝단에 연결되도록 형성할 수 있다.
상기 플러그를 형성하는 단계는, 상기 층간절연막을 선택적으로 식각하는 제1식각을 실시하여 상기 패드부의 상부면을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 아래 상기 기판을 식각하는 제2식각을 실시하여 상기 패드부의 양측벽이 노출되도록 상기 콘택홀을 확장시키는 단계 및 확장된 상기 콘택홀에 도전물질을 매립하는 단계를 포함할 수 있다. 여기서, 상기 제1식각을 통해 형성되는 콘택홀의 선폭은 상기 패드부의 선폭보다 크게 형성할 수 있다. 또한, 상기 제2식각을 실시하는 단계는, 상기 패드부의 양측벽 및 상기 패드부 끝단 측벽을 노출시킬 수도 있다.
상기 제1식각은 건식식각법을 사용하여 실시하고, 상기 제2식각은 건식식각법 또는 습식식각법을 사용하여 실시할 수 있다. 이때, 상기 제2식각을 건식식각법을 사용하여 실시하는 경우에는 상기 제1식각과 인시튜로 진행할 수 있다.
상기 매립형 도전라인은, 워드라인 또는 비트라인을 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 매립형 도전라인과 패드부가 동일한 선폭을 갖도록 형성함으로써, 패드부 내에 심이 발생하는 것을 방지할 수 있는 효과가 있다. 또한, 본 발명은 반도체 장치의 집적도가 증가함에 따라 인접한 패드부 사이에서 브릿지가 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 플러그가 패드부의 상부면 및 양측벽에 접하도록 형성함으로써, 이들 사이의 콘택저항을 감소시킬 수 있는 효과가 있다. 또한, 본 발명은 플러그가 패드부의 상부면, 양측벽 및 끝단 측벽과 접하도록 형성함으로써, 이들 사이의 콘택저항을 보다 효과적으로 감소시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 반도체 장치의 신뢰성 및 집적도를 확보하기 위하여 기판 내에 워드라인(Word Line, WL) 또는 비트라인(Bit Line, BL)이 형성된 매립형 도전라인(buride conduction line)을 구비하는 반도체 장치에서 매립형 도전라인의 패드부에 심(seam) 발생 방지, 인접합 패드부 사이의 브릿지 발생 방지 및 패드부와 플러그간 콘택저항 증가를 방지할 수 있는 반도체 장치를 제공한다. 이를 위해 본 발명은 패드부와 매립형 도전라인이 서로 동일한 선폭을 갖도록 형성하는 것과 플러그가 패드부를 감싸도록 형성하는 것을 기술적 특징으로 한다.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 매립형 도전라인을 구비하는 반도체 장치를 도시한 도면으로, 도 2a 및 도 2b는 평면도이고, 도 2c는 도 2a에 도시된 Ⅰ-Ⅰ'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도이다. 여기서, 도 2a 및 도 2b는 플러그의 형성위치에 따른 실시예를 나타낸 도면이다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 반도체 장치는 기판(31)에 매립되어 일측 또는 타측 끝단에 형성된 패드부(34A)를 갖고 패드부(34A)와 동일 선폭을 갖는 복수의 매립형 도전라인(34), 매립형 도전라인(34) 및 패드부(34A)를 덮는 층간절연막(35), 층간절연막(35)을 관통하여 패드부(34A)와 접하는 플러그(38), 층간절연막(35) 상에서 플러그(38)와 접하는 도전라인 예컨대, 금속배 선(39) 및 기판(31)과 매립형 도전라인(34) 및 패드부(34A) 사이에 개재된 절연막(33)을 포함한다.
매립형 도전라인(34) 및 패드부(34A)는 기판(31)에 형성된 리세스패턴(32)에 도전물질이 매립된 구조를 가지며, 절연막(33)에 의하여 기판(31)과 전기적으로 분리되어 있다. 여기서, 절연막(33)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막일 수 있다. 또한, 플러그(38)와 패드부(34A) 사이에 개재된 장벽금속막(미도시)을 더 포함할 수 있다.
매립형 도전라인(34)과 패드부(34A)를 동시에 형성함에 있어서, 이들의 선폭 차이에 기인한 패드부(34A) 내 심(seam) 발생 및 반도체 장치의 집적도 증가에 따른 패드부(34A)간 브릿지를 방지하기 위하여 매립형 도전라인(34)의 선폭(W1)과 패드부(34A)의 선폭(W2)이 서로 동일한 것이 바람직하다(W1=W2). 이를 통해, 리세스패턴(32)에 도전물질을 증착(또는 매립)하여 매립형 도전라인(34)과 패드부(34A)를 동시에 형성할 때, 매립형 도전라인(34)에 적합한 타겟으로 공정을 진행하여도 매립형 도전라인(34)과 패드부(34A)의 선폭이 동일하기 때문에 패드부(34A) 내에 심이 발생하는 것을 방지할 수 있다.
또한, 반도체 장치의 집적도가 증가하더라도 패드부(34A)의 선폭(W2)을 매립형 도전라인(34)의 선폭(W1)과 동일하게 가져감으로써, 인접한 패드부(34A)간 브릿지를 방지할 수 있는 간격(또는 선폭, W3)을 확보할 수 있다. 특히, 패드부(34A)는 N번째(N은 0을 제외한 자연수) 매립형 도전라인(34)의 일측 끝단에 연결(또는 배 치)되고 N+1번째 매립형 도전라인(34)에서는 타측 끝단에 연결된 구조를 가질 수 있으며, 이를 통해 인접한 패드부(34A)간 브릿지가 발생하는 것을 보다 효과적으로 방지할 수 있다.
플러그(38)는 실리콘막 또는 금속성막으로 이루어진 단일막 또는 이들이 적층된 적층막일 수 있다. 실리콘막으로는 폴리실리콘막(poly-Si), 실리콘게르마늄막(SiGe) 등을 사용할 수 있고, 금속성막으로는 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN) 등을 사용할 수 있다.
플러그(38)는 패드부(34)와 플러그(38) 사이의 콘택저항을 감소시키기 위하여 플러그(38)의 선폭(W4)은 패드부(34A)의 선폭(W2)보다 크게 형성함과 동시에 플러그(38)가 패드부(34A)의 상부면 및 양측벽(S1, S2)에 접할 수 있다(도 2a 참조). 또한, 보다 효과적으로 이들 사이의 콘택저항을 감소시키기 위하여 플러그(38)는 패드부(34A)의 상부면, 양측벽(S1, S2) 및 끝단 측벽(S3)에 접할 수도 있다(도 2b 참조).
참고로, 종래에는 패드부(34A)의 상부면에 접하도록 플러그(38)가 형성되고, 패드부(34A)의 선폭(W2)을 매립형 도전라인(34)의 선폭(W1)보다 크게 형성하기 때문에 반도체 장치의 집적도가 증가함에 따라 패드부(34A)의 선폭(W2)이 감소하여 패드부(34A)와 플러그(38) 사이의 콘택저항이 증가하는 문제점이 발생하였다.
하지만, 본 발명은 플러그(38)가 패드부(34A)의 상부면 및 양측벽(S1, S2) 또는 패드부(34A)의 상부면, 양측벽(S1, S2) 및 끝단 측벽(S3)에 접하도록 형성함으로써, 반도체 장치의 집적도가 증가함에 따라 패드부(34A)의 선폭(W2)이 감소하 더라도 이들 사이의 콘택저항이 증가하는 것을 방지함과 동시에 패드부(34A)의 선폭(W2)을 매립형 도전라인(34)의 선폭(W1)과 동일하게 형성하여도 이들 사이의 콘택저항이 증가하는 것을 방지할 수 있다.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 매립형 도전라인을 구비하는 반도체 장치 제조방법을 도 2a에 도시된 Ⅰ-Ⅰ'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 기판(31)을 리세스(recess) 식각하여 리세스패턴(32)을 형성한다. 리세스패턴(32)은 매립형 도전라인(34) 및 패드부(34A)를 형성하기 위한 것으로, 매립형 도전라인(34)이 형성될 영역의 제1리세스패턴(32A)과 패드부(34A)가 형성될 영역의 제2리세스패턴(32B)을 포함할 수 있다. 이때, 제1 및 제2리세스패턴(32A, 32B)의 선폭 및 깊이는 서로 동일하게 형성할 수 있다.
다음으로, 리세스패턴(32) 표면에 절연막(33)을 형성한다. 절연막(33)은 후속 공정을 통해 형성될 매립형 도전라인(34) 및 패드부(34A)와 기판(31) 사이를 전기적으로 분리하는 역할을 수행한다. 일례로, 매립형 도전라인(34)이 매립형 워드라인일 경우, 절연막(33)은 게이트절연막일 수 있다.
절연막(33)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 리세스패턴(32)을 매립하고 기판(31) 상부면을 덮도록 도전물질을 증착한 후, 도전물질이 리세스패턴(32) 내부에만 잔류하도록 전면식각공정 예컨대, 에치백(etchback)을 실시하여 매립형 도전라인(34)을 형성함과 동시에 매립형 도전라안(34)의 일측 또는 타측 끝단에 패드부(34A)를 형성한다.
여기서, 본 발명은 매립형 도전라인(34)과 패드부(34A) 사이의 선폭차이에 기인한 패드부(34A)의 심(seam) 발생 및 반도체 장치의 집적도 증가에 따른 패드부(34A) 간의 브릿지를 방지하기 위하여 매립형 도전라인(34)의 선폭(W1)과 패드부(34A)의 선폭(W2)이 서로 동일하도록 형성하는 것을 특징으로 한다(W1=W2). 이를 통해, 리세스패턴(32)에 도전물질을 증착(또는 매립)하여 매립형 도전라인(34)과 패드부(34A)를 동시에 형성할 때, 매립형 도전라인(34)에 적합한 타겟으로 공정을 진행하여도 매립형 도전라인(34)과 패드부(34A)의 선폭이 동일하기 때문에 패드부(34A) 내에 심이 발생하는 것을 방지할 수 있다.
또한, 반도체 장치의 집적도가 증가하더라도 패드부(34A)의 선폭(W2)을 매립형 도전라인(34)의 선폭(W1)과 동일하게 형성함으로써, 인접한 패드부(34A)간 브릿지를 방지할 수 있는 간격(또는 선폭, W3)을 확보할 수 있다.
또한, 패드부(34A)는 N번째(N은 0을 제외한 자연수) 매립형 도전라인(34)의 일측 끝단에 연결(또는 배치)시키고 N+1번째 매립형 도전라인(34)에서는 타측 끝단에 연결되도록 형성할 수 있으며, 이를 통해 보다 효과적으로 인접한 패드부(34A)간 간격(또는 선폭, W3)을 확보하여 브릿지 발생을 방지할 수 있다.
도 3b에 도시된 바와 같이, 기판(31) 상부에 매립형 도전라인(34) 및 패드부(34)를 덮는 층간절연막(35)을 형성한다. 층간절연막(35)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 층간절연막(35) 상에 감광막패턴(36)을 형성한 후, 감광막패턴(36)을 식각장벽으로 층간절연막(35)을 식각하여 패드부(34A)의 상부면을 노출시키는 콘택홀(37)을 형성한다. 이하, 층간절연막(35)을 식각하여 콘택홀(37)을 형성하는 식각공정을 제1식각이라 약칭하며, 제1식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있다.
여기서, 후속 공정을 통해 형성될 플러그와 패드부(34A) 사이의 콘택저항을 감소시키기 위하여 콘택홀(37)의 선폭(W5)은 패드부(34A)의 선폭(W2)보다 크게 형성하는 것이 바람직하다.
도 3c에 도시된 바와 같이, 콘택홀(37) 아래 기판(31) 및 절연막(33)을 식각하여 패드부(34A)의 양측벽이 일부 노출되도록 콘택홀(37)을 확장시킨다. 이때, 콘택홀(37)의 형성위치에 따라 패드부(34A)의 양측벽을 일부 노출시키거나(도 2a 참조), 패드부(34A)의 양측벽 및 끝단 측벽을 일부 노출시킬 수 있다(도 2b 참조). 이하, 콘택홀(37)을 확장시키는 식각공정을 제2식각이라 약칭하고, 확장된 콘택홀(37)의 도면부호를 '37A'로 변경하여 표기한다.
제2식각은 건식식각법 또는 습식식각법(wet etch)을 사용하여 실시할 수 있다. 구체적으로, 제2식각을 건식식각법을 사용하여 진행하는 경우에는 제1 및 제2식각은 인시튜(in-situ)로 진행할 수 있으며, 이를 통해 공정효율을 향상시킬 수 있다. 그리고, 제2식각을 습식식각법을 사용하여 진행하는 경우에는 통상적으로 건 식식각시 발생하는 부산물(by product) 또는 식각잔류물(residue)을 제거하기 위하여 식각후 진행되는 세정(cleaning)공정을 생략할 수 있으며, 이를 통해 공정효율을 향상시킬 수 있다.
도 3d에 도시된 바와 같이, 콘택홀(37A)에 도전물질을 매립하여 플러그(38)를 형성한다. 플러그(38)는 실리콘막 또는 금속성막으로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly-Si), 실리콘게르마늄막(SiGe) 등을 사용할 수 있고, 금속성막으로는 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN) 등을 사용할 수 있다.
한편, 도면에 도시하지는 않았지만, 플러그(38)를 형성하기 이전에 콘택홀(37A) 표면에 장벽금속막을 형성할 수 있다. 장벽금속막은 플러그(38)와 패드부(34A) 사이에 콘택저항 감소 및 상호 확산을 방지하는 역할을 수행한다.
다음으로, 층간절연막(35) 상에 플러그(38)와 접하는 도전라인 예컨대, 금속배선(39)을 형성한다.
상술한 바와 같이, 본 발명은 매립형 도전라인(34)과 패드부(34A)가 동일한 선폭을 갖도록 형성함으로써, 패드부(34A) 내에 심이 발생하는 것을 방지할 수 있다. 또한, 본 발명은 반도체 장치의 집적도가 증가함에 따라 인접한 패드부(34A) 사이에서 브릿지가 발생하는 것을 방지할 수 있다.
또한, 본 발명은 플러그(38)가 패드부(34A)의 상부면 및 양측벽에 접하도록 형성함으로써, 이들 사이의 콘택저항을 감소시킬 수 있다. 또한, 본 발명은 플러그(38)가 패드부(34A)의 상부면, 양측벽 및 끝단 측벽과 접하도록 형성함으로써, 이들 사이의 콘택저항을 보다 효과적으로 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 매립형 도전라인을 구비하는 반도체 장치를 도시한 평면도.
도 1b는 종래기술에 따른 매립형 도전라인을 구비한느 반도체 장치를 도 1a에 도시된 Ⅰ-Ⅰ'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 매립형 도전라인을 구비하는 반도체 장치를 도시한 평면도.
도 2c는 본 발명의 제1실시예에 따른 매립형 도전라인을 구비하는 반도체 장치를 도 2a에 도시된 Ⅰ-Ⅰ'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 매립형 도전라인을 구비하는 반도체 장치 제조방법을 도 2a에 도시된 Ⅰ-Ⅰ'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 리세스패턴
33 : 절연막 34 : 매립형 도전라인
34A : 패드부 35 : 층간절연막
36 : 감광막패턴 37, 37A : 콘택홀
38 : 플러그 39 : 금속배선

Claims (15)

  1. 기판에 매립되어 일측 또는 타측 끝단에 형성된 패드부를 갖고, 상기 패드부와 동일 선폭을 갖는 복수의 매립형 도전라인;
    상기 매립형 도전라인 및 상기 패드부를 덮는 층간절연막; 및
    상기 층간절연막을 관통하여 상기 패드부와 접하는 플러그
    를 포함하는 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 플러그의 선폭은 상기 패드부의 선폭보다 큰 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 플러그는 상기 패드부의 상부면 및 양측벽에 접하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 플러그는 상기 패드부의 상부면, 양측벽 및 끝단 측벽에 접하는 반도체 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 패드부는,
    N(N은 0을 제외한 자연수)번째 상기 매립형 도전라인의 일측 끝단에 연결되고, N+1번째 상기 매립형 도전라인에서는 타측 끝단에 연결된 반도체 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 매립형 도전라인은,
    워드라인 또는 비트라인을 포함하는 반도체 장치.
  7. 기판 내부에 일측 또는 타측 끝단에 연결된 패드부를 갖고, 상기 패드부와 동일 선폭을 갖는 복수의 매립형 도전라인을 형성하는 단계;
    상기 기판 상부에 상기 매립형 도전라인 및 상기 패드부를 덮는 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 관통하여 상기 패드부와 접하는 플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 매립형 도전라인 및 상기 패드부를 형성하는 단계는,
    상기 기판을 선택적으로 식각하여 상기 매립형 도전라인이 형성될 영역 및 상기 패드부가 형성될 영역에서 동일 선폭을 갖는 리세스패턴을 형성하는 단계;
    상기 리세스패턴 표면에 절연막을 형성하는 단계; 및
    상기 리세스패턴을 매립하도록 상기 절연막 상에 도전물질을 증착하는 단계
    를 포함하는 반도체 장치 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항 또는 제8항에 있어서,
    상기 패드부는,
    N(N은 0을 제외한 자연수)번째 상기 매립형 도전라인의 일측 끝단에 연결되고, N+1번째 상기 매립형 도전라인에서는 타측 끝단에 연결되는 반도체 장치 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 플러그를 형성하는 단계는,
    상기 층간절연막을 선택적으로 식각하는 제1식각을 실시하여 상기 패드부의 상부면을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 아래 상기 기판을 식각하는 제2식각을 실시하여 상기 패드부의 양측벽이 노출되도록 상기 콘택홀을 확장시키는 단계; 및
    확장된 상기 콘택홀에 도전물질을 매립하는 단계
    를 포함하는 반도체 장치 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제1식각으로 통해 형성되는 콘택홀의 선폭은 상기 패드부의 선폭보다 크게 형성하는 반도체 장치 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제2식각을 실시하는 단계는,
    상기 패드부의 양측벽 및 상기 패드부 끝단 측벽을 노출시키는 반도체 장치 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제1식각은 건식식각법을 사용하여 실시하고, 상기 제2식각은 건식식각법 또는 습식식각법을 사용하여 실시하는 반도체 장치 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
    상기 제2식각을 건식식각법을 사용하여 실시하는 경우에는 상기 제1식각과 인시튜로 진행하는 반도체 장치 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 매립형 도전라인은,
    워드라인 또는 비트라인을 포함하는 반도체 장치 제조방법.
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