JPS61267343A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61267343A JPS61267343A JP60110681A JP11068185A JPS61267343A JP S61267343 A JPS61267343 A JP S61267343A JP 60110681 A JP60110681 A JP 60110681A JP 11068185 A JP11068185 A JP 11068185A JP S61267343 A JPS61267343 A JP S61267343A
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- Japan
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- groove
- semiconductor
- wafer
- semiconductor devices
- semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置を形成したウェーハより半導体
装置を切り出す方法に関するものである。
装置を切り出す方法に関するものである。
第２図は従来の半導体装置をウェーハから切り出す方法
を説明するための断面図である。図において、（１）は
半導体装置が表面部に多数個形成されたウェーハ状態の
半導体基板、（２ａ） 、 （２ｂ）及び、（２ｃ）
、 （２ｄ）は半導体基板（１）の表面部に形成された
半導体装置（３ａ）及び（３ｂ）にそれぞれ属する素子
の電気的活性層、（４）は半導体装置（３ａ）と（３ｂ
）とを切り離すためにダイシングソー等により掘られた
鴫である。
を説明するための断面図である。図において、（１）は
半導体装置が表面部に多数個形成されたウェーハ状態の
半導体基板、（２ａ） 、 （２ｂ）及び、（２ｃ）
、 （２ｄ）は半導体基板（１）の表面部に形成された
半導体装置（３ａ）及び（３ｂ）にそれぞれ属する素子
の電気的活性層、（４）は半導体装置（３ａ）と（３ｂ
）とを切り離すためにダイシングソー等により掘られた
鴫である。
次に、半導体装置をウェーハ半導体基板から切り出す従
来の方法について説明する。半導体装置が多数個形成さ
れた半導体基板（１）はダイシングソー等によって半導
体装置間に鴫（４）が掘られる。
来の方法について説明する。半導体装置が多数個形成さ
れた半導体基板（１）はダイシングソー等によって半導
体装置間に鴫（４）が掘られる。
半導体装置（３ａ） 、 （３ｂ）の切り離しは、＊
（４）を半導体基板（１）を完全に切断するまで深く掘
るか、もしくは、途中まで掬った後、半導体基板（１）
を塘（４）に沿って割ることによってなされる。
（４）を半導体基板（１）を完全に切断するまで深く掘
るか、もしくは、途中まで掬った後、半導体基板（１）
を塘（４）に沿って割ることによってなされる。
構（４）をダイシングソー等ｊこより掘る場合、瀧（４
）の周辺の半導体基板（１）に損傷を与え、クラック等
ができて、半導体装置（３ａ） 、 （３ｂ）内の素子
の電気的活性層（例えばｐｎ接合等） （２ａ）〜（２
ｄ）の特性を悪化させる。従って、溝（４）の両側の電
気的活性層（２ａ） 。
）の周辺の半導体基板（１）に損傷を与え、クラック等
ができて、半導体装置（３ａ） 、 （３ｂ）内の素子
の電気的活性層（例えばｐｎ接合等） （２ａ）〜（２
ｄ）の特性を悪化させる。従って、溝（４）の両側の電
気的活性層（２ａ） 。
（２ｃ）は構（４）に近接して形成できず、通常は１０
０μｍ程度離す必要がある。
０μｍ程度離す必要がある。
従来の半導体装置のウェーハからの切り出し方法では、
切り出しに伴なう半導体基板の損傷のため半導体装置の
周辺１００μｍにはｐｎ接合等の素子の電気的活性層を
形成することができなかった。通常の半導体装置では、
これは大きな問題点ではないが、ある種の半導体装置、
例えば、−次元固体撮像装置では、大きな問題点となる
。−次元固体撮像装置は近年ファクシミリ等の原稿の読
み取り装置として使用されてきているが、密着型の読み
出し方式を使う場合−次元固体撮像装置は原稿の幅と同
じ長さが必要となる。
切り出しに伴なう半導体基板の損傷のため半導体装置の
周辺１００μｍにはｐｎ接合等の素子の電気的活性層を
形成することができなかった。通常の半導体装置では、
これは大きな問題点ではないが、ある種の半導体装置、
例えば、−次元固体撮像装置では、大きな問題点となる
。−次元固体撮像装置は近年ファクシミリ等の原稿の読
み取り装置として使用されてきているが、密着型の読み
出し方式を使う場合−次元固体撮像装置は原稿の幅と同
じ長さが必要となる。
１ ところが、現在使用されているシリコンウェー
ハの直径はせいぜい５インチ程度なので、数個の一次元
固体撮像装置のチップを横に並べ合わせて原稿、の幅に
等しい長さにすることになる。この場合どれだけ隙間な
くチップを並べても、チップの端１００μｍ以内には光
検出器を形成できないので、チップの合わせ目の所に不
感度部ができるというような問題点がある。
ハの直径はせいぜい５インチ程度なので、数個の一次元
固体撮像装置のチップを横に並べ合わせて原稿、の幅に
等しい長さにすることになる。この場合どれだけ隙間な
くチップを並べても、チップの端１００μｍ以内には光
検出器を形成できないので、チップの合わせ目の所に不
感度部ができるというような問題点がある。
この発明は上記のような問題点を解決するためになされ
たもので、チップの端１００μｍ以内の部分にもｐｎ接
合等の電気的活性層を形成することを可能にし１例えば
−次元固体撮像装置では、チップの端、ぎりぎりまで光
検出器を形成できるようにしてチップの合わせ目の所の
不感度部の幅を十分小さくしてチップの合わせ目の所で
も光検出器の画素のピッチが変らない構造を可能にする
ような半導体装置の製造方法を得ることを目的としてい
る０ 〔問題点を解決するための手段〕 この発明による半導体装置の製造方法は、半導体装置が
多数個形成されているウェーハ状態の半導体基板の表面
に、写真製版によりマスクを形成し、このマスクをもと
にして半導体装置間の切り離すべき部分を化学的なエツ
チングにより浸蝕して半導体装置の電気的活性層よりも
十分深い鴫を形成し、さらに、上記エツチング鴫に対応
する位置に裏面からダイシングソー等によって半導体基
板を切断もしくは鴫に沿って割るのに十分な深さをもっ
た溝を掘ることにより半導体装置をウェーハから切り出
すものである。
たもので、チップの端１００μｍ以内の部分にもｐｎ接
合等の電気的活性層を形成することを可能にし１例えば
−次元固体撮像装置では、チップの端、ぎりぎりまで光
検出器を形成できるようにしてチップの合わせ目の所の
不感度部の幅を十分小さくしてチップの合わせ目の所で
も光検出器の画素のピッチが変らない構造を可能にする
ような半導体装置の製造方法を得ることを目的としてい
る０ 〔問題点を解決するための手段〕 この発明による半導体装置の製造方法は、半導体装置が
多数個形成されているウェーハ状態の半導体基板の表面
に、写真製版によりマスクを形成し、このマスクをもと
にして半導体装置間の切り離すべき部分を化学的なエツ
チングにより浸蝕して半導体装置の電気的活性層よりも
十分深い鴫を形成し、さらに、上記エツチング鴫に対応
する位置に裏面からダイシングソー等によって半導体基
板を切断もしくは鴫に沿って割るのに十分な深さをもっ
た溝を掘ることにより半導体装置をウェーハから切り出
すものである。
この発明における半導体基板の表面に形成する溝は写真
製版によるマスクをもとにするので、半導体装置の電気
的活性層から溝までの距離は１μｍ以下の精度で制御で
きる。また化学的なエツチング１こよって形成するので
、半導体基板に損傷を与えることがなく、電気的活性層
を溝の近くにも形成することが可能である。ただし、半
導体基板を切断するほど深い溝は形成できないので、裏
面からダイシングソー等により切断するの番こ十分な境
を掘る必要がある。
製版によるマスクをもとにするので、半導体装置の電気
的活性層から溝までの距離は１μｍ以下の精度で制御で
きる。また化学的なエツチング１こよって形成するので
、半導体基板に損傷を与えることがなく、電気的活性層
を溝の近くにも形成することが可能である。ただし、半
導体基板を切断するほど深い溝は形成できないので、裏
面からダイシングソー等により切断するの番こ十分な境
を掘る必要がある。
第１図Ａ、Ｂはこの発明の一実施例の主要段階での状態
を示す断面図で、前述の第２図の従来例と同一符号は同
等部分を示す。まず、半導体装置が多数個形成されてい
るウェーハ状態の半導体基板（１）の表面に感光性のレ
ジスト材（５）を塗布する。
を示す断面図で、前述の第２図の従来例と同一符号は同
等部分を示す。まず、半導体装置が多数個形成されてい
るウェーハ状態の半導体基板（１）の表面に感光性のレ
ジスト材（５）を塗布する。
次に半導体装置（３ａ） 、 （３ｂ）の切り離すべき
部分のレジスト材（ｆｉ）を写真製版技術により除去し
てマスリットを形成する。次に、このスリットが形成さ
れたレジスト材（５）をマスク１こして半導体基板（１
）の表面を化学的にエツチングする。このエツチングは
例えば、フレオンガス等によるプラズマエツチング、も
しくは反応性イオンエツチングでもよい。
部分のレジスト材（ｆｉ）を写真製版技術により除去し
てマスリットを形成する。次に、このスリットが形成さ
れたレジスト材（５）をマスク１こして半導体基板（１
）の表面を化学的にエツチングする。このエツチングは
例えば、フレオンガス等によるプラズマエツチング、も
しくは反応性イオンエツチングでもよい。
エツチングにより形成される溝（６）は電気的活性層（
２ａ） 、 （２ａ）よりも十分深くなければならない
。（第１図Ａ）。
２ａ） 、 （２ａ）よりも十分深くなければならない
。（第１図Ａ）。
次に、表面のレジスト材（５）を除去し、半導体基板［
１）の裏面からダイシングソー等膓こよって溝（４）を
掘る。溝（４）は、表面の４（６）に達するまで掘るか
。
１）の裏面からダイシングソー等膓こよって溝（４）を
掘る。溝（４）は、表面の４（６）に達するまで掘るか
。
もしくは溝（４）、 （６）に沿って割ることができる
程度の深さに掘られる。（′第１図Ｂ）。
程度の深さに掘られる。（′第１図Ｂ）。
このようにしてＪ４） 、 （６）によって半導体装置
（３ａ） 、 （３ｂ）は半導体基板（１）から切り出
される。
（３ａ） 、 （３ｂ）は半導体基板（１）から切り出
される。
なお、上記実施例ではダイシングンーにより溝を掘った
が、これはレザーカッタ等信の方法でもよい。
が、これはレザーカッタ等信の方法でもよい。
以上のように、この発明によれば、半導体基板の表面に
形成する溝（６）は写真製版と化学的ｔ、Ｈエツチング
によって形成するので、溝の位置を１μｍ程度の精度で
制御でき、また溝周辺の半導体基板に与える損傷が少な
いので鴫のすぐ近くまでｐｎ接合等が形成できる。した
がって、例えば、この発明を一次元固体撮像装置に利用
すると、装置の両端の切断面のすぐ近くまで光検出器を
形成できるので、−次元固体撮像装置を複数個横に並べ
た場合装置と装置の合わせ目の光に対する不感度部を十
分小さくでき、装置の合わせ目の所で光検出器のピッチ
が変わらないようにすることができる効果がある。
形成する溝（６）は写真製版と化学的ｔ、Ｈエツチング
によって形成するので、溝の位置を１μｍ程度の精度で
制御でき、また溝周辺の半導体基板に与える損傷が少な
いので鴫のすぐ近くまでｐｎ接合等が形成できる。した
がって、例えば、この発明を一次元固体撮像装置に利用
すると、装置の両端の切断面のすぐ近くまで光検出器を
形成できるので、−次元固体撮像装置を複数個横に並べ
た場合装置と装置の合わせ目の光に対する不感度部を十
分小さくでき、装置の合わせ目の所で光検出器のピッチ
が変わらないようにすることができる効果がある。
第１図Ａ、Ｂはこの発明の一実施例を説明するためにそ
の主要段階における状態を示す断面図、第２図は従来の
半導体装置の製造方法を説明するための断面図である。 図において、（１）は半導体基板、（２ａ）〜（２ｄ）
は電気的活性層、（３ａ）、 （３ｂ）は半導体装置、
（４）は機械的加工溝、（５）はマスク、（６）はエツ
チング鴫である。 なお、図中同一符号は同一または相当部分を示す。
の主要段階における状態を示す断面図、第２図は従来の
半導体装置の製造方法を説明するための断面図である。 図において、（１）は半導体基板、（２ａ）〜（２ｄ）
は電気的活性層、（３ａ）、 （３ｂ）は半導体装置、
（４）は機械的加工溝、（５）はマスク、（６）はエツ
チング鴫である。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）表面部に複数個の半導体装置が形成された半導体
基板の上記表面の上に、上記各半導体装置相互間にスリ
ット状の開口を有するマスクを形成する工程、上記マス
クを介して上記半導体基板の上記表面部に化学的エツチ
ングを施して上記半導体装置の電気的活性層より十分深
いエッチング溝を形成する工程、上記半導体基板に上記
表面に対応する裏面から上記エツチング溝に対向する位
置に機械的加工溝を形成する工程、及び上記エツチング
溝と上記機械的加工溝とによつて上記半導体基板から上
記各半導体装置を切り離す工程を備えたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110681A JPS61267343A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110681A JPS61267343A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267343A true JPS61267343A (ja) | 1986-11-26 |
Family
ID=14541752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110681A Pending JPS61267343A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267343A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015002051A1 (ja) | 2013-07-01 | 2015-01-08 | 富士ゼロックス株式会社 | 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法 |
| WO2015002052A1 (ja) | 2013-07-01 | 2015-01-08 | 富士ゼロックス株式会社 | 切削部材の先端形状の設計方法、半導体片の製造方法、回路基板および電子装置 |
| WO2015002064A1 (ja) | 2013-07-01 | 2015-01-08 | 富士ゼロックス株式会社 | 半導体片の製造方法、半導体片を含む回路基板および画像形成装置 |
| JP2017024222A (ja) * | 2015-07-17 | 2017-02-02 | 富士ゼロックス株式会社 | 半導体素子、基板装置、露光装置、画像形成装置、半導体素子の製造方法、及び基板装置の製造方法 |
| US9754833B2 (en) | 2014-09-08 | 2017-09-05 | Fuji Xerox Co., Ltd. | Method for manufacturing semiconductor chip that includes dividing substrate by etching groove along cutting region of substrate combined with forming modified region by laser irradiating along cutting region in substrate |
| US9997363B2 (en) | 2014-09-08 | 2018-06-12 | Fuji Xerox Co., Ltd. | Method for producing semiconductor piece, circuit board and electronic device including semiconductor piece, and method for designing etching condition |
-
1985
- 1985-05-22 JP JP60110681A patent/JPS61267343A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9455173B2 (en) | 2013-07-01 | 2016-09-27 | Fuji Xerox Co., Ltd. | Semiconductor piece manufacturing method |
| WO2015002052A1 (ja) | 2013-07-01 | 2015-01-08 | 富士ゼロックス株式会社 | 切削部材の先端形状の設計方法、半導体片の製造方法、回路基板および電子装置 |
| WO2015002064A1 (ja) | 2013-07-01 | 2015-01-08 | 富士ゼロックス株式会社 | 半導体片の製造方法、半導体片を含む回路基板および画像形成装置 |
| KR20160026860A (ko) | 2013-07-01 | 2016-03-09 | 후지제롯쿠스 가부시끼가이샤 | 반도체편의 제조 방법, 반도체편을 포함하는 회로 기판 및 화상 형성 장치 |
| KR20160026878A (ko) | 2013-07-01 | 2016-03-09 | 후지제롯쿠스 가부시끼가이샤 | 절삭 부재의 선단 형상의 설계 방법, 반도체편의 제조 방법, 회로 기판 및 전자 장치 |
| KR20160029018A (ko) | 2013-07-01 | 2016-03-14 | 후지제롯쿠스 가부시끼가이샤 | 반도체편의 제조 방법, 반도체편을 포함하는 회로 기판 및 전자 장치, 그리고 기판의 다이싱 방법 |
| WO2015002051A1 (ja) | 2013-07-01 | 2015-01-08 | 富士ゼロックス株式会社 | 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法 |
| US9508595B2 (en) | 2013-07-01 | 2016-11-29 | Fuji Xerox Co., Ltd. | Method of tip shape of cutting member, semiconductor chip manufacturing method, circuit board, and electronic apparatus |
| US9673080B2 (en) | 2013-07-01 | 2017-06-06 | Fuji Xerox Co., Ltd. | Semiconductor piece manufacturing method |
| US9735056B2 (en) | 2013-07-01 | 2017-08-15 | Fuji Xerox Co., Ltd. | Semiconductor piece manufacturing method and substrate dicing method for suppressing breakage |
| US9754833B2 (en) | 2014-09-08 | 2017-09-05 | Fuji Xerox Co., Ltd. | Method for manufacturing semiconductor chip that includes dividing substrate by etching groove along cutting region of substrate combined with forming modified region by laser irradiating along cutting region in substrate |
| US9997363B2 (en) | 2014-09-08 | 2018-06-12 | Fuji Xerox Co., Ltd. | Method for producing semiconductor piece, circuit board and electronic device including semiconductor piece, and method for designing etching condition |
| JP2017024222A (ja) * | 2015-07-17 | 2017-02-02 | 富士ゼロックス株式会社 | 半導体素子、基板装置、露光装置、画像形成装置、半導体素子の製造方法、及び基板装置の製造方法 |
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