CN100378982C - 利用多层布线防止低介电常数膜剥离的半导体器件 - Google Patents

利用多层布线防止低介电常数膜剥离的半导体器件 Download PDF

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Abstract

本发明的半导体器件包括分别与半导体芯片各角部相接配置的定位标记和与该定位标记接触的插棒。所述定位标记由在所述半导体芯片上形成的、低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层部分布线层形成。所述插棒埋入位于定位标记下层的所述低介电常数绝缘层上形成的接触孔中而形成，并与所述定位标记接触。

Description

利用多层布线防止低介电常数膜剥离的半导体器件
相关申请的交义参考
本申请基于并主张先前日本专利申请NO.2003-340588(2003年9月30日提交)的优先权利益，其全部的内容通过参考组合于此。
技术领域
本发明有关利用多层布线的最上层部分布线形成定位标记或护环的半导体器件，更详细为利用多层布线防止低介电常数膜剥离的半导体器件。
背景技术
随着半导体存储器实现高密度化及大容量，要求整块芯片无缺陷实际上是不可能的。因此，采用内装不良补救电路的冗余结构(redundancy)成为存储器LSi及混装存储器的LSi的常识。为了使用备用单元来替换不良单元，通常采用以下的技术。即用测试仪器测试存储单元的正常与否，在存储了不良单元的地址后，利用激光将多晶硅或铝等形成的熔丝(fuse)熔断(blow)，切换电路连接，使其选择备用单元来替换不良单元。在熔断该熔丝时使用的定位用的定位标记是这样配置，使其形成于最上层的金属布线层，露出于芯片的表面。
另外，近些年里，随着LSi的高密度化，布线间隔也缩小，布线间电容增大，妨碍LSi动作速度提高。为解决这一问题，采用低介电常数(也称为Low-k，相对介电常数3.0以下)膜作为多层布线层间的绝缘膜，开始采用减少布线间电容的制造工艺。
关于现有技术的定位标记，现利用图1至图10，以将低介电常数膜用于多层布线层间的绝缘膜的应用4层金属(Cu)布线的LSi(半导体器件)为例进行说明。
图1为用于说明现有技术的定位标记配置、放大表示形成于晶片上的多片芯中一片芯片角部的俯视图。沿芯片11的各条边配置切割线区域12，角部(芯片端部)附近11A设置具有规定间隔ΔW(16.5μm)的定位标记区域13。接着，在该定位标记区域13内，配置利用最上层的部分金属(Cu)布线形成的定位标记14，该定位标记14形成宽大于10μm的带状L形正交配置的图形。
以下，利用图2至9说明图1所示的半导体器件的制造方法(例如参照美国专利第6,392,300号)。图2至图9表示按照制造工序的顺序沿图1的2-2线的剖面结构。
首先，如图2所示，在硅基板16的主表面上形成沟槽，将绝缘膜埋入该沟槽，形成元件分离区域(STI)区域17。再在上述元件分离区域17以外的区域(元件区域)，形成扩散层18那样的无源元件或MOSFET19那样的有源元件。
接着如图3所示，例如在所述基板16上淀积形成BPSG膜那样的第1层间绝缘层20，用CMP法平整该第1层间绝缘层20的表面。此后，用光刻法在上述第1层间绝缘膜20上开出第1接触孔，将钨21埋入接触孔。再在所述第1层间绝缘膜20上淀积形成SiOC膜那样的低介电常数的第2层间绝缘膜22，用光刻法选择刻蚀上述第2层间绝缘膜22，形成规定形状的第1布线沟。此后，在组合半导体结构(resultant semiconductor structure)的整个面上淀积形成第1Cu层23，再用CMP法平整该第1Cu层23的表面。由此，将第1Cu层23埋入上述第2层间绝缘膜22的第1布线沟内。此后，为了防止Cu的氧化及扩散，在上述第2层绝缘膜22及第1Cu层23上淀积形成薄薄的SiCN那样的阻挡层膜24。这就是众所周知的Cu布线的单镶嵌(damascene)工序。
然后，如图4所示，在上述阻挡层膜24上淀积形成SiOC膜那样的低介电常数的第3层间绝缘膜25，利用光刻法开出第2接触孔26。接着，利用光刻法选择刻蚀上述第3层间绝缘膜25，形成规定形状的第2布线沟。此后，在组合半导体结构(resultant Semiconductor structure)的整个面上淀积形成第2Cu层27，利用CMP法平整该第2Cu层27的表面。由此，将第2Cu层27埋入上述第3层间绝缘膜25的第2布线沟内。接着为了防止Cu的氧化及扩散，在上述第3层间绝缘膜25及第2Cu层27上淀积形成薄薄的SiCN膜那样的阻挡层膜28。上述就是众所周知的Cu布线的双镶嵌工序。
继续如图5所示，在上述阻挡层膜28上淀积形成SiOC膜那样的低介电常数的第4层间绝缘层29，利用光刻法开出第3接触孔30。接着，用光刻法，选择刻蚀上述第4层间绝缘膜29，将第3布线沟刻蚀成规定的形状。此后，在上述第4层间绝缘膜29的整个面上淀积形成第3Cu层31，用CMP法平整该第3Cu层31的表面。由此，第3Cu31埋入上述第4层间绝缘膜29的第3布线沟内。此后，为了防止Cu的氧化及扩散，在上述第4层间绝缘膜29及第3Cu层31上淀积薄薄的SiCN膜那样的阻挡层膜32。
然后，如图6所示，在上述阻挡层膜32上形成SiOC膜那样的低介电常数的第5层间绝缘膜33，采用光刻法开出第4接触孔34。接着用光刻法选择刻蚀上述第5层间绝缘膜33，形成规定形状的第4布线沟。此后，在上述第5层间绝缘膜33的整个面上淀积形成第4Cu层35，用CMP法平整该第4Cu层35。由此，第4Cu层35埋入上述第5层间绝缘膜33的第4布线沟内。接着，为了防止Cu的氧化和扩散，在所述第5层间绝缘膜33及第4Cu层35上淀积形成薄薄的SiCN那样的阻挡层膜36。在4层Cu布线的情况下，上述定位标记13形成于该第4Cu层35上。
然后，如图7所示，在上述阻挡层膜36上淀积形成例如PSG膜那样的钝化膜37，用光刻法刻蚀除去成为焊盘的第4Cu层35上的钝化膜37。再刻蚀阻挡层膜36，开出焊盘用通孔38。此后蒸镀形成将成为焊盘的A1层，通过用光刻法将该A1层39形成规定形状的图案，从而形成焊盘39。
然后，如图8所示，在上述的钝化膜37上形成表面保护用的聚酰亚胺层40。接着，用光刻法除去焊盘39上、定位标记14上、切割线12上的聚酰亚胺层40。
此后，如图9所示，将上述聚酰亚胺层40作为掩模，用RIE等方法，刻蚀钝化膜37，进行在定位标记14上、及切割线12上的开窗口工序。这里如图9所示，上述定位标记14配置在离开切割线12的位置。
然而，若如上所述将低介电常数膜用于多层布线层间绝缘膜，则由于低介电常数膜的物理性质较脆，所以存在的问题如图10所示，在切割晶片时，层间绝缘膜会从芯片11的角部11A剥落(以带斜线的区域43表示)。这一剥落特别是在低介电常数的层间绝缘膜和薄的SiCN膜那样的阻挡膜之间较容易发生。
发明内容
根据本申请的一形态，能提供一种半导体器件，包括半导体芯片；形成于所述半导体芯片上、并利用低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层部分布线层形成的定位标记，所述定位标记分别与所述半导体芯片的各个角部相接而配置；以及埋入位于所述定位标记下层的所述低介电常数绝缘层上形成的接触孔中后形成的、并与所述定位标记接触的导体构件。
本申请的另一种形态，能提供一种半导体组器件，包括半导体芯片；形成于所述半导体芯片上、并利用低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层部分布线层形成的护环，所述护环分别与所述半导体芯片的各个角部相接而配置；以及埋入位于所述护环的下层的所述低介电常数绝缘层上形成的的接触孔中后形成的、与所述护环接触的导体构件。
本申请的另一种形态，能提供一种半导体器件，包括半导体芯片；形成于所述半导体芯片上、并利用低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层部分布线层形成的护环，所述护环分别与所述半导体芯片的各个角部相接而配置；埋入位于所述护环的下层的所述低介电常数绝缘层形成的第1接触孔中后形成的、与所述护环接触的第1导体构件；利用所述多层布线的最上层上部分布线层而形成、并且配置在所述半导体芯片至少一个角部附近的定位标记；以及埋入位于所述定位标记下层的所述低介电常数绝缘层形成的第2接触孔中后形成的、与所述定位标记接触的第2导体构件。
附图说明
图1为说明现有的半导体器件用的、将芯片角部放大表示的俯视图。
图2为说明现有半导体器件制造方法用的、表示第1道制造工序的剖面图。
图3为说明现有半导体器件制造方法用的、表示第2道制造工序的剖面图。
图4为说明现有半导体器件制造方法用的、表示第3道制造工序的剖面图。
图5为说明现有半导体器件制造方法用的、表示第4道制造工序的剖面图。
图6为说明现有半导体器件制造方法用的、表示第5道制造工序的剖面图。
图7为说明现有半导体器件制造方法用的、表示第6道制造工序的剖面图。
图8为说明现有半导体器件制造方法用的、表示第7道制造工序的剖面图。
图9为说明现有半导体器件制造方法用的、表示第8道制造工序的剖面图。
图10为说明现有半导体器件的问题用的、将芯片角部放大表示的俯视图。
图11为说明按照本发明第一实施形态的半导体器件用的、将芯片角部放大表示的俯视图。
图12为说明按照本发明第一实施形态的半导体器件制造方法用的、表示第1道制造工序的剖面图。
图13为说明按照本发明第一实施形态的半导体器件制造方法用的、表示第2道制造工序的剖面图。
图14为说明按照本发明第一实施形态的半导体器件制造方法用的、表示第3道制造工序的剖面图。
图15为说明按照本发明第一实施形态的半导体器件制造方法用的、表示第4道制造工序的剖面图。
图16为说明按照本发明第一实施形态的半导体器件制造方法用的、表示第5道制造工序的剖面图。
图17为说明按照本发明第一实施形态的半导体器件制造方法用的、表示第6道制造工序的剖面图。
图18为说明按照本发明第一实施形态的半导体器件制造方法用的、表示第7道制造工序的剖面图。
图19为说明按照本发明第一实施形态的半导体器件制造方法用的、表示第8道制造工序的剖面图。
图20为说明按照本发明第二实施形态的半导体器件用的、将芯片的角部放大表示的俯视图。
图21为说明按照本发明第二实施形态的半导体器件的制造方法用的、部分制造工序的剖面图。
图22为说明按照本发明第三实施形态的半导体器件用的、将芯片的角部放大表示的俯视图。
图23为说明按照本发明第三实施形态的半导体器件的制造方法用的、部分制造工序的剖面图。
具体实施方式
第一实施形态
图11至图19分别为说明按照本发明第一实施形态的半导体器件所用的说明图，图11为将形成于晶片上的多片芯片中的一片芯片的角部放大表示的俯视图，图12至19为各沿着图11的12-12线的剖面构成图。这里，说明本发明应用于多层布线层间的绝缘膜采用低介电常数膜(相对介电常数3.0至2.5)的4层金属(Cu)布线LSi的例子。
如图11所示，沿半导体芯片51的各条边配置切割线区域52，在角部(芯片端部)51A上设置定位标记区域53。沿该定位标记区域53内的芯片51的各条边，配置用最上层的金属(Cu)布线形成的定位标记54。该定位标记54为宽大于10μm的条状L形正交配置在芯片51角部51A的图形。
以下，利用图12至19说明上述图11所示半导体器件的制造方法。图12至图19分别表示按照制造工序的顺序沿图11的12-12线的剖面结构。
首先，如图12所示，在半导体芯片51的本体即硅基板(半导体基板)56的主表面上形成沟槽，将绝缘膜埋入该沟槽内，形成元件分离区域(STI区域)57。再在元件分离区域57以外的区域(元件区域)形成扩散层58那样的无源元件及MOSFET59那样的有源元件。
然后如图13所示，在所述基板56上例如淀积形成BPSG膜那样的第1层间绝缘膜60，用CMP法平整该第1层间绝缘膜60的表面。此后，用光刻法在上述第1层间绝缘膜60上开出第1接触孔，将钨61埋入接触孔。再在上述第1层间绝缘膜60上淀积形成SiOC膜那样的低介电常数的第2层间绝缘膜62，用光刻法，通过选择刻蚀上述第2层间绝缘膜62，形成规定形状的第1布线沟。此后，在上述第2层间绝缘膜62的整个面上淀积形成第1Cu层63，用CMP法平整该第1Cu层63的表面。由此，第1Cu层63埋入上述第2层间绝缘膜62的第1布线沟内。接着，为了防止Cu的氧化及扩散，在所述第2层间绝缘膜62及第1Cu层63上淀积形成薄薄的SiCN那样的阻挡层膜64。这就是众所周知的Cu布线的单镶嵌工序。
然后如图14所示，在上述阻挡层膜64上形成SiOC膜那样的低介电常数的第3层间绝缘膜65，用光刻法开出第2接触孔66。接着，用光刻法选择刻蚀上述第3层间绝缘膜65，形成规定形状的第2布线沟。此后，在组合半导体结构(resultant semiconductor structure)的整个面上淀积形成第2Cu层67，用CMP法平整该第2Cu层67的表面。由此，第2Cu层67埋入上述第3层间绝缘膜65的第2布线沟内。接着为了防止Cu的氧化及扩散，在上述第3层间绝缘膜65及第2Cu层67上淀积薄薄的SiCN那样的阻挡层膜68。这就是众所周知的Cu布线的双镶嵌工序。
然后如图15所示，在上述的阻挡层膜68上淀积形成SiOC膜那样的第4层间绝缘膜69，用光刻法开出第3接触孔70。接着，用光刻法刻蚀上述第4层间绝缘膜69，形成规定形状的第3布线沟。此后，在第4层间绝缘膜69的整个面上淀积形成第3Cu层71，用CMP法平整该第3Cu层71的表面。由此，第3Cu层71埋入上述第4层间绝缘层69的第3布线沟内。接着，为了防止Cu的氧化及扩散，在上述第4层间绝缘层69及第3Cu层71上淀积形成薄薄的SiCN膜那样的阻挡层膜72。
然后如图16所示，在上述阻挡层膜72上淀积形成SiOC膜那样的低介电常数的第5层间绝缘膜73，用光刻法开出第4接触孔74。接着，用光刻法选择刻蚀上述第5层间绝缘膜73，形成规定形状的第4布线沟。此后，在上述第5层间绝缘膜73的整个面上淀积形成第4Cu层75，用CMP法平整该第4Cu层75的表面。由此，第4Cu层75埋入上述第5层间绝缘膜73的第4布线沟内。此后，为了防止Cu的氧化及扩散，在上述第5层间绝缘膜73上淀积形成薄薄的SiCN那样的阻挡层膜76。在4层Cu布线的场合，定位标记及熔丝用其最上层的第4Cu层75的一部分形成。上述熔丝例如是为了选择备用元件来替换不良元件而切换电路连接所用，上述定位标记用于熔断该熔丝时的定位。
然后如图17所示，在上述阻挡层膜76上淀积PSG膜那样的钝化膜77，用光刻法刻蚀除去成为焊盘的第4Cu层75上的钝化膜77。再刻蚀阻挡层膜76，开出焊盘用的通孔78。此后，蒸镀形成将成为焊盘的A1层79，用光刻法将这层A1层形成规定形状的布线图案，从而形成焊盘79。
然后如图18所示，在上述钝化膜77上形成表面保护用的聚酰亚胺层80。接着，用光刻法除去焊盘79上、定位标记54上、切割线52上的聚酰亚胺层80。
然后如图19所示，将上述聚酰亚胺层80作为掩模，用RIE等方法刻蚀钝化膜77，在定位标记54上、切割线52上进行开窗口工序。
在利用本发明的技术中，如图11所示，定位标记54配置在和芯片端部51A相接的位置。从芯片端部51A至定位标记54的距离实质上为零。又如图19所示，定位标记54配置在与切割线52相接的位置，通过用第四至第一Cu层75、71、67、63及钨61分别形成的插棒(导体构件)和硅基板56(扩散层58)电连接。
现有的技术中，当将低介电常数膜用于多层布线层间的绝缘膜时，该膜的物理特性脆，所以在切割晶片时存在从芯片角部剥落的问题。但利用本发明的技术中，由于定位标记54的结构做成和切割线52相接，而且定位标记54通过下层的Cu布线(插棒)75、71、67、63与硅基板56连接，所以在物理上增加了芯片端部51A的强度。由此，能制止在低介电常数的层间绝缘膜73、69、65、62和薄的SiCN膜那样的阻挡层膜76、72、68、64之间易发生的剥落现象。因此，如图10所示，在切割晶片时不会产生层间绝缘膜从芯片角部剥落的问题。
第二实施形态
图20、21分别为说明按照本发明第二实施形态的半导体器件所用的说明图，图20为放大表示芯片角部的俯视图，图21为沿图20的21-21线的剖面图。本第二实施形态和第一实施形态一样，以将定位标记应用于多层布线的层间绝缘膜采用低介电常数膜的4层金属(Cu)布线LSi的半导体器件为例进行叙述。
如图20所示，沿芯片51的各条边配置切割线区域52，护环55设在角部(芯片端部)51A。该护环55的宽为10μm以上，沿芯片11的4边配置。另外，设置距芯片51的各边间隔ΔW(例如16.5μm)的定位标记区域53’。在该定位标记区域53’内，配置用最上层的金属(Cu)布线形成的定位标记54’。
图20所示构成的芯片51基本上是在实施了图12至图18那样的制造工序后，通过将如图21所示的图案的聚酰亚胺层80’作为掩模，用RIE等方法刻蚀钝化膜77，在定位标记54’上、切割线52上、护环55上进行开窗口工序便能形成。
这样形成的芯片51实际上从芯片端51A至护环55的距离为零。另外，护环55配置在和切割线52相接的位置，通过用第4至第1Cu层及钨分别形成的插棒(导体构件)与硅基板56(扩散层)电连接。
即，在前述的第一实施形态中，定位标记54配置在芯片端部51A，与此不同的是，本第二实施形态中，护环55沿与切割线区域52相接的芯片51的各条边配置，定位标记54’离开芯片端部51A配置，在这一点上有所不同。上述护环55的构成如图21所示，和第一实施形态的定位标记54相同，通过下层的Cu布线(插棒)和硅基板连接。
其它的基本构成以及图12至18所示的制造方法都相同，故其详细说明省略。
如上所述，本第二实施形态中采用的结构是，护环55和切割线52相接，并且该护环55通过下层的Cu布线(插棒)75，71，67，63连接硅基板56，所以能在物理上制止低介电常数的层间绝缘膜和薄的SiCN那样的阻挡层膜之间易产生的剥落现象。因此，不会发生如图10所示在切割晶片时层间绝缘膜从芯片角部剥落的问题。
还有，以上所述是以护环55沿芯片11的4边配置的情况为例进行了说明，但由于层间绝缘膜剥落始于芯片的角部，所以若至少在各角部上设置，则护环55就不必沿着芯片11的4边配置。
第三实施形态
图22、23为分别说明按照本发明第三实施形态的半导体器件所用的说明图，图22为放大表示芯片角部的俯视图，图23为沿图22的23-23线的剖面构成图。本第三实施形态中，和第一、第二实施形态一样，以将定位标记应用于多层布线的层间绝缘膜采用低介电常数膜的4层金属(Cu)布线LSi的半导体器件为例进行叙述。
如图22所示，沿芯片51的各边配置切割线区域52。又在芯片51的角部(芯片端部)51A距各边间隔ΔW设置定位标记区域53’。在该定位标记区域53’内，配置由最上层的金属(Cu)布线形成的定位标记54’。在上述各芯片端部51A上设置护环55’使其围住上述定位标记区域53’。
图22所示的构成基本上是在实施图12至18示出的制造工序后，将图23所示的图案的聚酰亚胺层80’作为掩模，用RIE等方法刻蚀钝化膜77，通过在定位标记54’上、切割线52上、护环55’上进行的开窗口工序而形成。
本实施形态中，如图22所示，虽定位标记54’配置在离开芯片端部51’的位置，但护环55’配置在与芯片端部51A相接的位置，并且该护环55’配置成围住定位标记区域53’。
因而，从芯片端部51A至护环55’的距离实际为零，另外，护环55’配置在与切割线52相接的位置，通过用第4至第1Cu层及钨形成的插棒(导体构件)与硅基板56(扩散层)电连接。
又如图23所示，定位标记54’虽配置在离开切割线52的位置，但护环55’配置在与切割线52相接的位置。另外，上述护环55’采用通过下层的Cu布线(插棒)75、71、67、63与硅基板56连接的结构。因此，能在物理上制止低介电常数的层间绝缘膜73、69、65、62和薄的SiCN膜那样的阻挡层膜76、72、68、64之间容易发生的剥落现象。再因护环55’配置成围住定位标记区域53’，所以相比第1、第2实施形态，防剥落的效果更好。
还有，上述第二、第三实施形态中，以护环和定位标记两者都设置的情况为例进行了说明，当然即便只设置护环实际上也能得到同样的效果。
另外，在第一至第三实施形态中，以定位标记呈L形为例进行了说明，但只要能防止芯片角部剥落，也可以是其它的形状。尤其是第二、第三实施形态中，因用护环能防止剥落，所以可以采用T字形、十字形等各种平面形状。
如上所述，根据本发明的实施形态，定位标记或护环与半导体芯片角部相接进行配置，与切割线相接，并且在其下层和定位标记接触配置插棒，所以能在物理上增加半导体芯片角部的强度。据此，能有效地防止低介电常数的层间绝缘膜的剥落。
因而，根据本发明的实施形态，能获得一种在切割晶片时能防止层间绝缘膜从芯片角部剥落的半导体器件。
对于本专业中熟练的人员来说可容易地想到附加的优点和修改。因此在更宽的范围内本发明不受限于这里示明的和描述的具体细节和有代表性的实施例。因此，可作各种修改而不偏离如所附权利要求和其等效内容所定的一般发明概念的精神和范围。

Claims (16)

1.一种半导体器件，其特征在于，包括
半导体芯片；
形成于所述半导体芯片上、并利用低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层的部分布线层形成的定位标记，各个定位标记分别与同所述半导体芯片的各个角部对应的位置相接而配置；以及
埋入位于所述定位标记下层的所述低介电常数绝缘层中形成的接触孔中后形成的、并与所述定位标记接触的导体构件，
所述导体构件为分别埋入所述多层布线的各绝缘层中形成的接触孔中而形成的插棒，
所述定位标记通过所述插棒与所述半导体芯片的表面连接。
2.如权利要求1所述的半导体器件，其特征在于，还包括
在所述半导体芯片中形成的元件，所述定位标记与所述元件电气连接。
3.如权利要求1所述的半导体器件，其特征在于，
所述导体构件用所述多层布线的部分布线层形成。
4.如权利要求1所述的半导体器件，其特征在于，还包括
介于所述多层布线的低介电常数的绝缘层和布线层之间、用于防止所述布线层氧化及扩散的阻挡层膜。
5.如权利要求4所述的半导体器件，其特征在于，
所述阻挡层膜包括SiCN膜。
6.如权利要求1所述的半导体器件，其特征在于，
所述低介电常数的绝缘层的相对介电常数为在3.0至2.5范围内。
7.如权利要求1所述的半导体器件，其特征在于，所述定位标记具有大于10μm的宽度。
8.一种半导体器件，其特征在于，包括
半导体芯片；
形成于所述半导体芯片上、并利用低介电常数的绝缘层和布线层层叠在一起的多层布线的最上层部分布线层形成的护环，所述护环分别与同所述半导体芯片的各个角部对应的位置相接而配置；以及
埋入位于所述护环的下层的所述低介电常数绝缘层中形成的第1接触孔中后形成的、与所述护环接触的第1导体构件，
所述第1导体构件为分别埋入所述多层布线的各绝缘层中形成的接触孔中而形成的第1插棒，
所述护环通过所述第1插棒与所述半导体芯片的表面连接。
9.如权利要求8所述的半导体器件，其特征在于，
所述护环沿所述半导体芯片的4边配置。
10.如权利要求8所述的半导体器件，其特征在于，
所述第1导体构件用所述多层布线的部分布线层形成。
11.如权利要求8所述的半导体器件，其特征在于，还包括
介于所述多层布线的低介电常数的绝缘层和布线层之间、用于防止所述布线层氧化及扩散的阻挡层膜。
12.如权利要求11所述的半导体器件，其特征在于，
所述阻挡层膜包括SiCN膜。
13.如权利要求8所述的半导体器件，其特征在于，
所述低介电常数的绝缘层的相对介电常数为在3.0至2.5的范围内。
14.如权利要求8所述的半导体器件，其特征在于，
所述护环具有大于10μm的宽度。
15.如权利要求8所述的半导体装置，其特征在于，还包括：
利用所述多层布线的最上层部分布线层而形成、并且配置在同所述半导体芯片至少一个角部对应的位置附近的定位标记；以及
埋入位于所述定位标记下层的所述低介电常数绝缘层中形成的第2接触孔中后形成的、与所述定位标记接触的第2导体构件，
所述第2导体构件为分别埋入所述多层布线的各绝缘层中形成的接触孔中而形成的第2插棒，
所述定位标记通过所述第2插棒与所述半导体芯片的表面连接。
16.如权利要求15所述的半导体器件，其特征在于，
所述护环沿所述半导体芯片的4边配置。
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