JP5363034B2 - 半導体基板、及びその製造方法 - Google Patents

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Description

本発明は、例えば、一括して複数の半導体素子を形成し、その後、ダイシングにより個片化して素子を得る、半導体ウエハと呼ばれる半導体基板、及びその製造方法に関するものである。
半導体素子には、半導体ウエハと呼ばれる半導体基板上に、一括して複数の半導体素子を形成し、その後、ダイシングにより個片化して素子を得ることが行われている。このダイシングの際、アライメントを行う必要があることから、半導体基板上にアライメントマーク（捺印：柱状部材）を配設することが行われている（例えば、特許文献１）
特開２００７−２２０８７０
しかしながら、アライメントマークとして、アライメント用柱状部材を半導体基板上に配設すると、半導体基板への製造過程時のハンドリングによって当該アライメントマークが外的要因（例えば、ウエハピンセットや運搬時等の衝撃）により欠落することがある。
そこで、本発明の課題は、アライメント用柱状部材の欠落を抑制した半導体基板、及びその製造方法と提供することである。
上記課題は、以下の手段により解決される。即ち、
請求項１に係る発明は、
半導体素子が形成された半導体基板本体と、
前記半導体基板本体上に配設されるアライメント用柱状部材と、
前記アライメント用柱状部材を防御するために、前記アライメント用柱状部材の周囲を囲んで前記半導体基板本体上に複数配設される防御用柱状部材であって、下層との接触面積が前記アライメント用柱状部材の下層との接触面積よりも大きい防御用柱状部材と、
前記アライメント用柱状部材及び前記防御用柱状部材を封止する封止膜と、
を備え、
前記アライメント用柱状部材及び前記防御用柱状部材は金属ポストであることを特徴とする半導体基板。
請求項２に係る発明は、
前記防御用柱状部材の径が、前記アライメント用柱状部材の径よりも大きいことを特徴とする請求項１に記載の半導体基板。
請求項３に係る発明は、
前記アライメント用柱状部材が、前記半導体基板の縁部側に設けられ、
且つ前記アライメント用柱状部材の周囲に設けられる複数の前記防御用柱状部材のうち、前記半導体基板の縁部側に設けられる防御用柱状部材が、前記半導体基板の内側に設けられる防御用柱状部材よりも配設間隔が密に配設されている、
ことを特徴とする請求項１に記載の半導体基板。
請求項４に係る発明は、
半導体素子が形成された半導体基板本体を準備する工程と、
前記半導体基板本体上に金属ポストからなるアライメント用柱状部材を形成する工程と、
下層との接触面積が前記アライメント用柱状部材の下層との接触面積よりも大きくなるように前記アライメント用柱状部材の周囲を囲んで前記半導体基板本体上に、前記アライメント用柱状部材を防御するための金属ポストからなる防御用柱状部材を複数形成する工程と、
前記アライメント用柱状部材及び前記防御用柱状部材を封止する封止膜を形成する工程と、
を備えることを特徴とする半導体基板の製造方法。
請求項５に係る発明は、
前記防御用柱状部材を形成する工程において、前記防御用柱状部材の径が前記アライメント用柱状部材の径よりも大きくなるように、前記防御用柱状部材を形成することを特徴とする請求項４に記載の半導体基板の製造方法。
請求項６に係る発明は、
前記アライメント用柱状部材を形成する工程において、前記アライメント用柱状部材を前記半導体基板の縁部側に形成し、
前記防御用柱状部材を形成する工程において、前記半導体基板の縁部側に形成する防御用柱状部材が前記半導体基板の内側に設けられる防御用柱状部材よりも配設間隔が密となるように、複数の前記防御用柱状部材を形成する工程と、
を有することを特徴とする請求項４に記載の半導体基板の製造方法。
本発明によれば、アライメント用柱状部材の欠落を抑制した半導体基板、及びその製造方法と提供することができる。
以下、本発明の実施形態について図面参照しつつ説明する。なお、実施的に同一の機能・作用を有する部材には、全図面を通して同じ符号を付し、重複する説明は省略する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体ウエハ（半導体基板）を示す概略平面図である。図２は、第１実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略平面図である。図３は、図２のＡ−Ａ概略断面図であって、第１実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略断面図である。
第１実施形態に係る半導体ウエハ１０１（半導体基板）は、図１に示すように、円盤状のシリコン基板１０（半導体基板本体）上に、半導体素子（所定の機能の集積回路：図示せず）が形成された半導体素子形成領域１２と、円柱状のアライメントマーク（アライメント用柱状部材）が形成されるアライメントマーク形成領域１４と、を有している。
半導体素子形成領域１２は、例えば、矩形状の領域であり、シリコン基板１０上に格子状に区分けされた領域を構成している。そして、アライメントマーク形成領域１４は、半導体素子形成領域１２と同一の平面サイズで、シリコン基板１０上に格子状に区分けされた領域の任意の領域であって、半導体素子形成領域１２と隣接して設けられる。この半導体素子形成領域１２及びアライメントマーク形成領域１４が配設される、格子状に区分けされた境界が、ダイシングラインとなる。
ここで、アライメントマーク形成領域１４は、シリコン基板１０（半導体ウエハ）の縁部の最も近いシリコン基板１０上に格子状に区分けされた領域のうち、４隅の４箇所に設けた形態を示している。なお、アライメントマーク形成領域１４を配設する個所は特に制限はなく、例えば、素子の個片化を行うダイシング装置の構成等に応じて任意の個所に配設される。
アライメントマーク形成領域１４には、図２及び図３に示すように、例えば、半導体素子形成領域１２と同様に、円盤状のシリコン基板１０上面に半導体素子（所定の機能の集積回路：図示せず）が形成されると共に、当該半導体素子と電気的接続される接続パッド１６が形成されている。また、アライメントマーク形成領域１４には、例えば、半導体素子及び接続パッド１６を覆うように、絶縁層として、パッシベーション膜１８及び保護膜２０が順次積層されると共に、当該絶縁層（保護膜２０）上に接続パッド１６とは非接続のダミー配線層２２が形成されている。なお、ダミー配線層２２は、図示しないが、下地層を介して絶縁層（保護膜２０）上に形成されている。
そして、アライメントマーク形成領域１４には、例えば、アライメントマーク形成領域１４の中央部の絶縁層（保護膜２０）上に、ダミー配線層２２を介して円柱状のアライメントマーク２４（アライメント用柱状部材）が配設されている。つまり、ダミー配線層２２上に直接アライメントマーク２４が配設されている。加えて、このアライメントマーク２４の周囲を取り囲んで、アライメントマークを防御するための円柱状の防御用ポスト２６が配設されている。この防御用ポスト２６は、アライメントマーク２４とは非接触、つまり所定の間隔（例えば、２００μｍ程度）を持って配設されている。
ここで、本実施形態では、防御用ポスト２６が、アライメントマーク２４の周囲に６つ配設された形態、つまり、防御用ポスト２６が、アライメントマーク２４を中央部に含め、同じ配設ピッチ（配設間隔）で３列×３列（中央部がアライメントマーク２４）で配設された形態を示している。
そして、防御用ポスト２６は、円柱であり、その径（最大径）が例えばφ４００μｍであり、例えば円柱状のアライメントマーク２４の径（例えばφ２００μｍ）に対して大きくなるように配設されてる。つまり、防御用ポスト２６は、その下層（ダミー配線層２２）との接触面積がアライメントマークの下層（ダミー配線層２２）との接触面積よりも大きく配設されている。
なお、径は、防御用ポスト２６及びアライメントマーク２４の長手方向と直交方向に切断した断面での径を示す。
次に、本実施形態に係る半導体ウエハの製造方法を示す。図４及び図５は、第１実施形態に係る半導体ウエハの製造方法を示す工程図である。なお、本製造工程は、アライメントマーク形成領域１４と共に、半導体素子形成領域１２の製造工程も共に説明する。
まず、図４（Ａ）に示すように、シリコン基板１０を準備する。シリコン基板１０上を複数個の領域に格子状に区分し、当該シリコン基板１０上の当該領域ごとに、半導体プロセスにより半導体素子（不図示）を形成する。そして、レジストの塗布・露光・エッチングによりマスクを形成した後、スパッタ、メッキ等によりアルミからなる接続パッド１６を形成する。このようにして、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域を形成する。
次に、図４（Ｂ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、半導体素子と接続パッド１６が形成されたシリコン基板１０上に、半導体素子及び接続パッド１６を覆うように（つまりシリコン基板１０全面を覆うように）、パッシベーション膜１８を形成する。そして、半導体素子形成領域１２となる領域においては、パッシベーション膜１８を形成すると共に、当該パッシベーション膜１８に接続パッド１６の一部を露出する開口部１８Ａを形成する。
ここで、パッシベーション膜１８は、例えば、プラズマを用いた化学的気相堆積法でＳｉＨ4、ＮＨ3及びＮ2を原料ガスとして用いて窒化シリコン膜を形成して配設する。そして、パッシベーション膜１８の開口部１８Ａは、例えば、パッシベーション膜１８上にレジストの塗布・露光・エッチングによりマスクを形成した後、パッシベーション膜１８をエッチングして形成する。
次に、図４（Ｃ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、パッシベーション膜１８が形成されたシリコン基板１０上に、パッシベーション膜１８上に積層するように保護膜２０を形成する。そして、半導体素子形成領域１２となる領域においては、保護膜２０を形成すると共に、当該保護膜２０に接続パッド１６の一部を露出する開口部２０Ａ（つまり、パッシベーション膜１８の開口部１８Ａと連通する開口部２０Ａ）を形成する。
ここで、保護膜２０は、例えば、プラズマを用いた化学的気相堆積法で、エポキシ系樹脂膜を形成して配設する。そして、保護膜２０の開口部２０Ａは、例えば、保護膜２０上にレジストの塗布・露光・エッチングによりマスクを形成した後、保護膜２０をエッチングして形成する。
次に、図５（Ｄ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、保護膜２０上に、レジストの塗布・露光・エッチングによりマスクを形成した後、スパッタ、メッキ等により銅などの金属層を形成する。
ここで、アライメントマーク形成領域１４となる領域においては、金属層は、接続パッド１６とは非接続で、保護膜２０上を引き回して形成してダミー配線層２２とする。一方、半導体素子形成領域１２となる領域においては、金属層は、保護膜２０の開口部２０Ａ及びパッシベーション膜１８の開口部１８Ａを通じて接続パッド１６と電気的に接続すると共に、保護膜２０上を引き回して形成して形成して再配線層２２Ａとする。
次に、図５（Ｅ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、再配線層２２Ａ及びダミー配線層２２上に、レジストの塗布・露光・エッチングによりマスクを形成した後、スパッタ、メッキ等により銅などの金属ポストを形成する。
ここで、アライメントマーク形成領域１４となる領域においては、金属ポストは、接続パッド１６とは非接続となることから、ダミーポスト電極とし、これをアライメントマーク２４及び防御用ポスト２６として利用する。一方、半導体素子形成領域１２となる領域においては、金属層は、接続パッド１６と電気的な接続が図られるポスト電極２８とする。
上記工程を経て、本実施形態に係る半導体ウエハ１０１を得る。
なお、上記工程の後、例えば、図５（Ｆ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、ポスト電極２８、アライメントマーク２４及び防御用ポスト２６の周囲を封止すると共に、ポスト電極２８、アライメントマーク２４及び防御用ポスト２６の頂面が露出するように封止膜３０を形成する。この封止膜３０は、エポキシ系樹脂を用いて、スクリーン印刷法、スピーンコート法等により配設する。そして、半導体素子形成領域１２となる領域において、ポスト電極２８の頂面に外部端子３２を配設する。その後、ダイシング等により、素子の個片化が行われる。
以上説明した本実施形態に係る半導体ウエハ１０１では、アライメントマーク形成領域１４において、アライメントマーク２４と共に、その周囲を取り囲むように防御用ポスト２６を配設している。そして、この防御用ポスト２６は、下層との接触面積がアライメントマークの接触面積よりも大きくしている。このため、防御用ポスト２６が剥れ難く、アライメントマークに対する防御壁としての働きが十分に発揮される。したがって、半導体ウエハ１０１の製造過程時のハンドリングによって当該アライメントマーク２４が外的要因（例えば、ウエハピンセットや運搬時等の衝撃）による欠落することが抑制される。
特に、ポスト電極２８、アライメントマーク２４及び防御用ポスト２６が露出された状態の半導体ウエハ（図１参照）は、例えば、この状態で商品として出荷されたり、別ラインに運ばれることが多い。このため、出荷や、別ラインに運ばれる際に、外的要因から衝撃を受けやすいことから、特に、本実施形態に係る半導体ウエハ１０１は有用である。
（第２実施形態）
図６は、第２実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略平面図である。
第２実施形態に係る半導体ウエハ１０２は、図６に示すように、アライメントマーク形成領域１４において、アライメントマーク２４の周囲に配設される複数の防御用ポスト２６を、半導体ウエハ１０１縁部側に偏在して配設させている。
具体的には、アライメントマーク２４の周囲に設けられる複数の防御用ポスト２６のうち、半導体ウエハ１０１の縁部側に設けられる防御用ポスト２６が、半導体ウエハ１０１の内側に設けられる防御用ポスト２６よりも配設ピッチ（配設間隔）が密に配設されている。つまり、半導体ウエハ１０１の縁部側に近い防御用ポスト２６は、その配設ピッチを半導体ウエハ１０１の内側（縁部から遠い）の防御用ポスト２６よりも小さくとって配設する。
これら以外は、第１実施形態と同様な構成であるための説明を省略する。なお、製造方法についても、防御用ポスト２６の配設ピッチを変える以外は第１実施形態と同様である。
以上説明した本実施形態に係る半導体ウエハ１０２では、上記如く、防御用ポスト２６を半導体ウエハ１０１縁部側へ偏在させて配設していることから、例えば、第１実施形態に比べても少ない数や同じ数の防御用ポスト２６であっても、より効果的に、半導体ウエハ１０１の外部からの衝撃に対して防御用ポスト２６がアライメントマーク２４の防御壁として機能が発揮される。
なお、上記いずいれの実施形態に係る半導体ウエハでは、アライメントマーク２４（アライメントマーク用柱状部材）、及び防御用ポスト２６が円柱状の部材を適用した形態を説明したが、柱状部材であれば、これに限られず、他の形状（例えば、断面形状が十字状、Ｌ字状など）であってもよい。
また、上記いずれの実施形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
第１実施形態に係る半導体ウエハ（半導体基板）を示す概略平面図である。 第１実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略平面図である。 図２のＡ−Ａ概略断面図であって、第１実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略断面図である。 第１実施形態に係る半導体ウエハの製造方法を示す工程図である。 第１実施形態に係る半導体ウエハの製造方法を示す工程図である。 第２実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略平面図である。
符号の説明
１０ シリコン基板
１２ 半導体素子形成領域
１４ アライメントマーク形成領域
１６ 接続パッド
１８ パッシベーション膜
１８Ａ 開口部
２０ 保護膜
２０Ａ 開口部
２２ ダミー配線層
２２Ａ 再配線層
２４ アライメントマーク
２６ 防御用ポスト
２８ ポスト電極
３０ 封止膜
３２ 外部端子
１０１ 半導体ウエハ
１０２ 半導体ウエハ

Claims (6)

  1. 半導体素子が形成された半導体基板本体と、
    前記半導体基板本体上に配設されるアライメント用柱状部材と、
    前記アライメント用柱状部材を防御するために、前記アライメント用柱状部材の周囲を囲んで前記半導体基板本体上に複数配設される防御用柱状部材であって、下層との接触面積が前記アライメント用柱状部材の下層との接触面積よりも大きい防御用柱状部材と、
    前記アライメント用柱状部材及び前記防御用柱状部材を封止する封止膜と、
    を備え、
    前記アライメント用柱状部材及び前記防御用柱状部材は金属ポストであることを特徴とする半導体基板。
  2. 前記防御用柱状部材の径が、前記アライメント用柱状部材の径よりも大きいことを特徴とする請求項１に記載の半導体基板。
  3. 前記アライメント用柱状部材が、前記半導体基板の縁部側に設けられ、
    且つ前記アライメント用柱状部材の周囲に設けられる複数の前記防御用柱状部材のうち、前記半導体基板の縁部側に設けられる防御用柱状部材が、前記半導体基板の内側に設けられる防御用柱状部材よりも配設間隔が密に配設されている、
    ことを特徴とする請求項１に記載の半導体基板。
  4. 半導体素子が形成された半導体基板本体を準備する工程と、
    前記半導体基板本体上に金属ポストからなるアライメント用柱状部材を形成する工程と、
    下層との接触面積が前記アライメント用柱状部材の下層との接触面積よりも大きくなるように前記アライメント用柱状部材の周囲を囲んで前記半導体基板本体上に、前記アライメント用柱状部材を防御するための金属ポストからなる防御用柱状部材を複数形成する工程と、
    前記アライメント用柱状部材及び前記防御用柱状部材を封止する封止膜を形成する工程と、
    を備えることを特徴とする半導体基板の製造方法。
  5. 前記防御用柱状部材を形成する工程において、前記防御用柱状部材の径が前記アライメント用柱状部材の径よりも大きくなるように、前記防御用柱状部材を形成することを特徴とする請求項４に記載の半導体基板の製造方法。
  6. 前記アライメント用柱状部材を形成する工程において、前記アライメント用柱状部材を前記半導体基板の縁部側に形成し、
    前記防御用柱状部材を形成する工程において、前記半導体基板の縁部側に形成する防御用柱状部材が前記半導体基板の内側に設けられる防御用柱状部材よりも配設間隔が密となるように、複数の前記防御用柱状部材を形成する工程と、
    を有することを特徴とする請求項４に記載の半導体基板の製造方法。
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