JP2007220870A - 半導体基板および半導体素子の製造方法 - Google Patents

Abstract

【課題】 ウエハ状態のシリコン基板上の各半導体素子形成領域および該半導体素子形成領域と同じ平面サイズのアライメントマーク形成領域にポスト電極およびアライメント用ポスト電極を電解メッキにより形成するとき、メッキ電流が局所的に集中して増大しないようにする。
【解決手段】 半導体素子形成領域１Ａおよび該半導体素子形成領域１Ａと同じ平面サイズのアライメントマーク形成領域２１Ａを備えたウエハ状態のシリコン基板２に対して電解メッキによりポスト電極を形成するとき、半導体素子形成領域１Ａに複数のポスト電極１０を形成し、アライメントマーク形成領域２１Ａにアライメント用ポスト電極２２、２３および複数のダミーポスト電極２４を形成する。この場合、ダミーポスト電極２４の形成により、メッキ電流が局所的に集中して増大しないようにすることができる。
【選択図】 図７

Description

この発明は半導体基板および半導体素子の製造方法に関する。

半導体素子の製造方法には、ウエハ状態の半導体基板上の全面にポスト電極を形成し、ウエハ状態の半導体基板上の全面に封止膜をポスト電極の周囲を覆うように形成し、この後、ダイシングにより各半導体素子に分離して、所謂ウエハレベルパッケージ（ＷＬＰ）を得るようにした方法がある。この場合、ウエハ状態の半導体基板上の全面に封止膜をポスト電極の周囲を覆うように形成した後に、すなわち、ポスト電極を形成した後に、ポスト電極の上面に半田ボールを形成したり、ウエハ状態の半導体基板の裏面にマーク（捺印）を形成したり、ダイシングしたりするとき、アライメントを行う必要がある。

そこで、従来の半導体素子の製造方法には、ポスト電極形成後においてアライメントマークを確実に認識することができるようにするために、複数の半導体素子形成領域および該半導体素子形成領域と同じ平面サイズのアライメントマーク形成領域を備えた半導体基板に対して電解メッキによりポスト電極を形成するとき、各半導体素子形成領域にそれぞれ複数のポスト電極を形成し、アライメントマーク形成領域にアライメント用ポスト電極を形成するようにした方法がある（例えば、特許文献１参照）。

特開２００５−９３４６１号公報

ところで、上記特許文献１に記載の半導体素子の製造方法では、各半導体素子形成領域のほぼ全面に複数のポスト電極をマトリクス状に形成し、半導体素子形成領域と同じ平面サイズのアライメントマーク形成領域の中央部にアライメント用ポスト電極を形成しているので、アライメントマーク形成領域の周辺部がポスト電極を形成しない空白領域となっている。

この結果、ポスト電極およびアライメント用ポスト電極を電解メッキにより形成するとき、メッキ電流密度が一定であるため、アライメントマーク形成領域の周辺部の空白領域に隣接する半導体素子形成領域においてメッキ電流が集中して増大し、当該半導体素子形成領域に形成されるポスト電極のメッキ成長が異常に速くなり、当該ポスト電極が歪な形状となってしまうことがある。また、アライメント用ポスト電極のメッキ成長も異常に速くなり、アライメント用ポスト電極が歪な形状となってしまうことがある。このようなことは、ウエハ状態の半導体基板のサイズが大きくなるほど顕著であり、またメッキ速度が高速になるほど顕著である。

そこで、この発明は、ポスト電極およびアライメント用ポスト電極が歪な形状とならないようにすることができる半導体基板および半導体素子の製造方法を提供することを目的とする。

上記目的を達成するため、この発明に係る半導体基板は、各々複数のポスト電極を有する複数の半導体素子形成領域と、前記半導体素子形成領域と同じ平面サイズを有し、且つ、アライメント用ポスト電極および複数のダミーポスト電極を有するアライメントマーク形成領域とを備えていることを特徴とするものである。
また、この発明に係る半導体素子の製造方法は、複数の半導体素子形成領域および該半導体素子形成領域と同じ平面サイズのアライメントマーク形成領域を備えた半導体基板に対して電解メッキによりポスト電極を形成するとき、前記各半導体素子形成領域にそれぞれ複数のポスト電極を形成し、前記アライメントマーク形成領域にアライメント用ポスト電極および複数のダミーポスト電極を形成することを特徴とするものである。

この発明によれば、アライメントマーク形成領域にアライメント用ポスト電極のほかに複数のダミーポスト電極を形成するようにしているので、メッキ電流が局所的に集中して増大しないようにすることができ、ひいてはポスト電極、アライメント用ポスト電極およびダミーポスト電極が歪な形状とならないようにすることができる。

図１（Ａ）はこの発明の製造方法により製造された半導体素子の一例の平面図を示し、図１（Ｂ）は図１（Ａ）のＢ−Ｂ線に沿う断面図を示す。この半導体素子１は、ＣＳＰ(chip size package)と呼ばれるものであり、平面正方形状のシリコン基板２を備えている。シリコン基板２の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド３が集積回路に接続されて設けられている。

接続パッド３の中央部を除くシリコン基板２の上面には酸化シリコンや窒化シリコン等からなる絶縁膜４が設けられ、接続パッド３の中央部は絶縁膜４に設けられた開口部５を介して露出されている。絶縁膜４の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜６が設けられている。絶縁膜４の開口部５に対応する部分における保護膜６には開口部７が設けられている。

保護膜６の上面には銅等からなる下地金属層８が設けられている。下地金属層８の上面全体には銅からなる配線９が設けられている。下地金属層８を含む配線９の一端部は、絶縁膜４および保護膜６の開口部５、７を介して接続パッド３に接続されている。配線９の接続パッド部上面には銅からなるポスト電極１０が設けられている。

配線９を含む保護膜６の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１１がその上面がポスト電極１０の上面と面一となるように設けられている。したがって、ポスト電極１０の上面は露出されている。この場合、ポスト電極１０の平面形状は円形状となっている。そして、ポスト電極１０の露出された上面には半田ボール１２が設けられている。

次に、図２（Ａ）は図１に示す半導体素子１を製造した際に同時に得られるアライメントマーク付素子の一例の平面図を示し、図２（Ｂ）は図２（Ａ）のＢ−Ｂ線に沿う断面図を示す。このアライメントマーク付素子２１の一部の構造は、半導体素子１の一部の構造と同じとなっている。

すなわち、アライメントマーク付素子２１の一部では、半導体素子１のシリコン基板２の平面サイズと同じ平面サイズを有するシリコン基板２の上面に所定の機能の集積回路（図示せず）が設けられ、上面周辺部には複数の接続パッド３が集積回路に接続されて設けられ、接続パッド３の中央部を除くシリコン基板２の上面に絶縁膜４が設けられ、接続パッド３の中央部が絶縁膜４に設けられた開口部５を介して露出されている。

そして、アライメントマーク付素子２１の他部では、開口部５を介して露出された接続パッド３の上面を含む絶縁膜４の上面に保護膜６が設けられている。この場合、絶縁膜４の開口部５に対応する部分における保護膜６には開口部は形成されていない。

保護膜６の上面中央部および上面の所定の１箇所には下地金属層８ａ、８ｂが設けられ、上面周辺部には複数の下地金属層８ｃが設けられている。下地金属層８ａ、８ｂ、８ｃの上面全体にはダミー配線９ａ、９ｂ、９ｃが設けられている。この場合、下地金属層８ａ、８ｂ、８ｃを含むダミー配線９ａ、９ｂ、９ｃは接続パッド部のみからなり、電気的にはどことも接続されていない。

ダミー配線９ａ、９ｂ、９ｃの上面には仮アライメント用ポスト電極２２、本アライメント用ポスト電極２３およびダミーポスト電極２４が設けられている。保護膜６の上面には封止膜１１がその上面が仮アライメント用ポスト電極２２、本アライメント用ポスト電極２３およびダミーポスト電極２４の上面と面一となるように設けられている。

この場合、仮アライメント用ポスト電極２２の平面形状は円形状となっている。本アライメント用ポスト電極２３の平面形状は、仮アライメント用ポスト電極２２の平面形状である円形状と異なり、ほぼ十字形状となっている。ダミーポスト電極２４の平面形状は円形状となっている。

ここで、寸法の一例について説明する。ダミーポスト電極２４は、ポスト電極１０と平面形状および配置ピッチが同一である。すなわち、ダミーポスト電極２４およびポスト電極１０の直径は０．２ｍｍであり、配置ピッチは０．４ｍｍである。なお、図１および図２では、ダミーポスト電極２４およびポスト電極１０は、図示の都合上、１９本および２５本として図示しているが、実際の本数は共に数百である。

仮アライメント用ポスト電極２２は、後述するウエハ状態のシリコン基板の仮位置決めを行なうためのものであり、比較的大きめに形成され、例えば、直径０．７５ｍｍである。本アライメント用ポスト電極２３は、後述するウエハ状態のシリコン基板の本位置決めを行なうためのものであり、比較的小さめに形成され、例えば、一辺の長さが０．４５ｍｍの正方形状の領域内に線幅０．１５ｍｍでほぼ十字形状に形成されている。

次に、上記構成の半導体素子１の製造方法の一例について説明する。まず、図３に示すように、ウエハ状態のシリコン基板（半導体基板）２を用意する。ここで、図３において、縦線と横線とで囲まれた正方形状で無印の領域は半導体素子形成領域１Ａであり、×印の領域はアライメントマーク形成領域２１Ａである。この場合、アライメントマーク形成領域２１Ａは、半導体素子形成領域１Ａと同じ平面サイズを有し、ウエハ状態のシリコン基板２の左上、右上、左下および右下の４箇所に設けられている。

次に、図４は図３のIV−IV線に沿う断面図を示す。この状態では、半導体素子形成領域１Ａとアライメントマーク形成領域２１Ａとは同じ構造となっている。すなわち、ウエハ状態のシリコン基板２の各形成領域１Ａ、２１Ａにおける上面には集積回路（図示せず）が形成され、上面周辺部にはアルミニウム系金属等からなる接続パッド３が集積回路に接続されて形成されている。

接続パッド３の中央部を除くシリコン基板２の上面には酸化シリコン等からなる絶縁膜４が形成され、接続パッド３の中央部は絶縁膜４に形成された開口部５を介して露出されている。なお、アライメントマーク形成領域２１Ａと半導体素子形成領域１Ａとの間にはダイシングライン３１が設けられている。

次に、図５に示すように、開口部５を介して露出された接続パッド３の上面を含む絶縁膜４の上面全体に、プラズマＣＶＤ法により、エポキシ系樹脂等からなる保護膜６を形成する。次に、フォトリソグラフィ法により、半導体素子形成領域１Ａにおける絶縁膜４の開口部５に対応する部分における保護膜６に開口部７を形成する。この場合、アライメントマーク形成領域２１Ａにおいては、絶縁膜４の開口部５に対応する部分における保護膜６には開口部は形成しない。

次に、図６に示すように、半導体素子形成領域１Ａにおける絶縁膜４および保護膜６の開口部５、７を介して露出された接続パッド３の上面を含む保護膜６の上面全体に下地金属層８を形成する。この場合、下地金属層８は、無電解メッキにより形成された銅層のみであっもよく、またスパッタにより形成された銅層のみであっもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。

次に、下地金属層８の上面にメッキレジスト膜３２をパターン形成する。この場合、配線９、９ａ、９ｂ、９ｃ形成領域に対応する部分におけるメッキレジスト膜３２には開口部３３、３３ａ、３３ｂ、３３ｃが形成されている。次に、下地金属層８をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜３２の開口部３３、３３ａ、３３ｂ、３３ｃ内の下地金属層８の上面に配線９、９ａ、９ｂ、９ｃを形成する。次に、メッキレジスト膜３２を剥離する。

次に、図７に示すように、配線９、９ａ、９ｂ、９ｃを含む下地金属層８の上面にメッキレジスト膜３４をパターン形成する。この場合、ポスト電極１０形成領域、仮アライメント用ポスト電極２２形成領域、本アライメント用ポスト電極２３形成領域およびダミーポスト電極２４形成領域に対応する部分におけるレジスト膜３４に開口部３５、３６、３７、３８が形成されている。

次に、下地金属層８をメッキ電流路とした銅の電解メッキを行うことにより、半導体素子形成領域１Ａでは、メッキレジスト膜３４の開口部３５内の配線９の接続パッド部上面にポスト電極１０を形成し、アライメントマーク形成領域２１Ａでは、メッキレジスト膜３４の開口部３６、３７、３８内のダミー配線９ａ、９ｂ、９ｃの上面に仮アライメント用ポスト電極２２、本アライメント用ポスト電極２３およびダミーポスト電極２４を形成する。

このように、アライメントマーク形成領域２１Ａにアライメント用ポスト電極２２、２３のほかに複数のダミーポスト電極２４を形成しているので、メッキ電流が局所的に集中して増大しないようにすることができ、ひいてはポスト電極１０、アライメント用ポスト電極２２、２３およびダミーポスト電極２４が歪な形状とならないようにすることができる。

次に、メッキレジスト膜３４を剥離する。次に、半導体素子形成領域１Ａでは配線９をマスクとし、アライメントマーク形成領域２１Ａでは各ポスト電極２２、２３、２４をマスクとして、下地金属層８の不要な部分をエッチングして除去すると、図８に示すように、配線９、９ａ、９ｂ、９ｃ下にのみ下地金属層８、８ａ、８ｂ、８ｃが残存される。

次に、図９に示すように、スクリーン印刷法、スピンコート法等により、配線９および各ポスト電極１０、２２、２３、２４を含む保護膜６の上面全体にエポキシ系樹脂等からなる封止膜１１をその厚さが各ポスト電極１０、２２、２３、２４の高さよりもやや厚くなるように形成する。したがって、この状態では、各ポスト電極１０、２２、２３、２４の上面は封止膜１１によって覆われている。

次に、封止膜１１および各ポスト電極１０、２２、２３、２４の上面側を適宜に研磨して除去することにより、図１０に示すように、各ポスト電極１０、２２、２３、２４の上面を露出させるとともに、この露出された各ポスト電極１０、２２、２３、２４の上面を含む封止膜１１の上面を平坦化する。

次に、図１１に示すように、半導体素子形成領域１Ａにおけるポスト電極１０の上面に半田ボール１２を形成する。次に、ウエハ状態のシリコン基板２の下面において各半導体素子形成領域１Ａに対応する領域の所定の箇所に所定のマーク（捺印）を形成する。次に、図１２に示すように、ダイシングライン３１で切断すると、図１（Ａ）、（Ｂ）に示す半導体素子１が複数個得られ、また図２（Ａ）、（Ｂ）に示すアライメントマーク付素子２１が４個得られる。

ところで、ポスト電極１０形成工程後における半田ボール１２形成工程、マーク（捺印）形成工程およびダイシング工程では、ウエハ状態のシリコン基板２の位置合わせを行なう必要がある。また、各ポスト電極１０の上面に半田ボール１２を形成する前に、各ポスト電極１０の上面に半田層を印刷する場合があり、この場合にも、位置合わせが必要である。さらに、マーク（捺印）形成工程後でダイシング工程前に電気的コンタクト検査工程を行なう場合も、ウエハ状態のシリコン基板２の位置合わせを行なう必要がある。

このような場合には、アライメントマーク形成領域２１Ａに形成されたアライメント用ポスト電極２２、２３をアライメントマークとして使用する。この場合、仮アライメント用ポスト電極２２は、その平面形状が円形状で、ポスト電極１０の平面形状と同じであるが、その直径が０．７５ｍｍとポスト電極１０の直径０．２ｍｍよりもかなり大きい上、アライメントマーク形成領域２１Ａに形成されているため、ポスト電極１０と誤認識されることはない。

ところで、仮アライメント用ポスト電極２３は、ウエハ状態のシリコン基板２の仮位置決めを行なうためのものであり、本アライメント用ポスト電極２３は、ウエハ状態のシリコン基板２の本位置決めを行なうためのものである。そこで、例えば、ダイシング装置に、仮位置決め用カメラおよび本位置決め用カメラを備えさせる。この場合、仮位置決め用カメラは、視野範囲が比較的広く、レンズ倍率が比較的低いものであり、本位置決め用カメラは、視野範囲が比較的狭く、レンズ倍率が比較的高いものである。

そして、仮位置決めは、ウエハ状態のシリコン基板２上の本アライメント用ポスト電極２３を本位置決め用カメラの視野範囲内に収めるために行なう。本位置決めは、ダイシング装置の場合、ウエハ状態のシリコン基板２のダイシングライン３１をダイシングソーが正確に切断するようにするために行なうものであり、仮位置決め後の位置決めであるため、高精度の位置決めを行なうことができる。

しかも、この場合、本アライメント用ポスト電極２３の平面形状を、仮アライメント用ポスト電極２２の平面形状である円形状と異なり、ほぼ十字形状としているので、両アライメント用ポスト電極２２、２３を混同することがなく、アライメントマーク誤認識の発生を確実に防止することができる。

なお、仮アライメント用ポスト電極２２の平面形状は、円形状に限らず、例えば、正方形状としてもよい。また、本アライメント用ポスト電極２３の平面形状は、ほぼ十字形状に限らず、例えば、ほぼＬ字形状としてもよい。

（Ａ）はこの発明の製造方法により製造された半導体素子の一例の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 （Ａ）は図１に示す半導体素子を製造した際に同時に得られるアライメントマーク付素子の一例の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 図１に示す半導体素子の製造に際し、当初用意したウエハ状態のシリコン基板の平面図。 図３のIV−IV線に沿う断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。

符号の説明

１ 半導体素子
２ シリコン基板
３ 接続パッド
４ 絶縁膜
６ 保護膜
８、８ａ、８ｂ、８ｃ 下地金属層
９ 配線
９ａ、９ｂ、９ｃ ダミー配線
１０ ポスト電極
１１ 封止膜
１２ 半田ボール
２１ アライメントマーク付素子
２２ 仮アライメント用ポスト電極
２３ 本アライメント用ポスト電極
２４ ダミーポスト電極
１Ａ 半導体素子形成領域
２１Ａ アライメントマーク形成領域

Claims (11)

1. 各々複数のポスト電極を有する複数の半導体素子形成領域と、前記半導体素子形成領域と同じ平面サイズを有し、且つ、アライメント用ポスト電極および複数のダミーポスト電極を有するアライメントマーク形成領域とを備えていることを特徴とする半導体基板。
2. 請求項１に記載の発明において、前記ダミーポスト電極は少なくとも前記アライメントマーク形成領域の外周部に配置されていることを特徴とする半導体基板。
3. 請求項２に記載の発明において、前記ダミーポスト電極は前記ポスト電極と平面形状および配置ピッチが同一であることを特徴とする半導体基板。
4. 請求項１に記載の発明において、前記アライメント用ポスト電極は、互いに異なる形状であって、仮位置決めを行なうための仮アライメント用ポスト電極と本位置決めを行なうための本アライメント用ポスト電極とからなることを特徴とする半導体基板。
5. 請求項４に記載の発明において、前記仮アライメント用ポスト電極の平面形状は円形状または正方形状であり、前記本アライメント用ポスト電極の平面形状はほぼ十字形状またはほぼＬ字形状であることを特徴とする半導体基板。
6. 複数の半導体素子形成領域および該半導体素子形成領域と同じ平面サイズのアライメントマーク形成領域を備えた半導体基板に対して電解メッキによりポスト電極を形成するとき、前記各半導体素子形成領域にそれぞれ複数のポスト電極を形成し、前記アライメントマーク形成領域にアライメント用ポスト電極および複数のダミーポスト電極を形成することを特徴とする半導体素子の製造方法。
7. 請求項６に記載の発明において、前記ダミーポスト電極は少なくとも前記アライメントマーク形成領域の外周部に形成することを特徴とする半導体素子の製造方法。
8. 請求項７に記載の発明において、前記ダミーポスト電極は前記ポスト電極と平面形状および配置ピッチが同一となるように形成することを特徴とする半導体素子の製造方法。
9. 請求項６に記載の発明において、前記アライメント用ポスト電極は、互いに異なる形状であって、仮位置決めを行なうための仮アライメント用ポスト電極と本位置決めを行なうための本アライメント用ポスト電極とからなり、前記半導体基板に対してポスト電極形成後の工程で位置合わせを行なうとき、前記仮アライメント用ポスト電極を仮アライメントマークとして使用し、次いで、前記本アライメント用ポスト電極を本アライメントマークとして使用することを特徴とする半導体素子の製造方法。
10. 請求項９に記載の発明において、前記仮アライメント用ポスト電極の平面形状は円形状または正方形状であり、前記本アライメント用ポスト電極の平面形状はほぼ十字形状またはほぼＬ字形状であることを特徴とする半導体素子の製造方法。
11. 請求項９に記載の発明において、前記半導体基板の位置合わせを行う工程として、半田ボール形成、マーク形成、ダイシングのいずれかが含まれることを特徴とする半導体素子の製造方法。

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