JP2014033209A

JP2014033209A - 半導体基板

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Publication number: JP2014033209A
Application number: JP2013183916A
Authority: JP
Inventors: Tomoyuki Terajima; 智幸寺島; Hirokazu Uchida; 浩和内田
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2013-09-05
Filing date: 2013-09-05
Publication date: 2014-02-20
Anticipated expiration: 2028-06-09
Also published as: JP5503790B2

Abstract

【課題】第１の柱状部材の欠落を抑制した半導体基板、及びその製造方法と提供すること。
【解決手段】半導体ウエハ１０１（半導体基板）において、再配線層２２Ａ（配線層）上に、アライメントマーク２４（第１の柱状部材）を配設すると共に、ダミー配線層２２（配線層）上に、環状に並設することによりアライメントマーク２４の周囲を取り囲んで、アライメントマーク２４を防御するための防御用ポスト２６（第２の柱状部材）を複数配設させる。
【選択図】図２

Description

本発明は、例えば、一括して複数の半導体素子を形成し、その後、ダイシングにより個片化して素子を得る、半導体ウエハと呼ばれる半導体基板に関するものである。

半導体素子には、半導体ウエハと呼ばれる半導体基板上に、一括して複数の半導体素子を形成し、その後、ダイシングにより個片化して素子を得ることが行われている。このダイシングの際、アライメントを行う必要があることから、半導体基板上にアライメントマーク（捺印：柱状部材）を配設することが行われている（例えば、特許文献１）

特開２００７−２２０８７０

しかしながら、アライメントマークとして、柱状部材を半導体基板上に配設すると、半導体基板への製造過程時のハンドリングによって当該アライメントマークが外的要因（例えば、ウエハピンセットや運搬時等の衝撃）により欠落することがある。

そこで、本発明の課題は、アライメントマークとしての第１の柱状部材の欠落を抑制した半導体基板を提供することである。

上記課題は、以下の手段により解決される。即ち、
＜１＞
半導体素子が形成された半導体基板本体と、
前記半導体基板本体上に配設される配線層と、
前記配線層上に配設される第１の柱状部材と、
前記配線層上に複数配設され、環状に並設することにより前記第１の柱状部材の周囲を取り囲む第２の柱状部材と、
を備えることを特徴とする半導体基板。

＜２＞
前記第１の柱状部材及び前記第２の柱状部材が配設される第１の領域と、前記第１の領域との境界をダイシングラインとすると共に、第３の柱状部材が複数配設される第２の領域と、に区分けされており、
前記第１の柱状部材と前記第２の柱状部材の間隔は、前記第３の柱状部材の各々の間隔よりも狭いことを特徴とする＜１＞に記載の半導体基板。

＜３＞
前記半導体基板本体上に、半導体素子と電気的接続される接続パッドが形成され、
前記第３の柱状部材は前記配線層を介して前記接続パッドに接続されており、前記第１の柱状部材及び前記第２の柱状部材は前記配線層を介して前記接続パッドに接続されていないことを特徴とする＜２＞に記載の半導体基板。

＜４＞
前記第１の領域は、少なくとも２辺が前記第２の領域と隣接していないことを特徴とする＜２＞又は＜３＞に記載の半導体基板。

＜５＞
前記半導体基板本体の配線層と接触する前記第２の柱状部材の接触面積は、前記半導体基板本体の配線層と接触する前記第１の柱状部材の接触面積よりも大きいことを特徴とする＜１＞〜＜４＞のいずれか１項に記載の半導体基板。

＜６＞
前記第１の柱状部材及び前記第２の柱状部材を封止する封止膜を備えることを特徴とする＜１＞〜＜５＞のいずれか１項に記載の半導体基板。

＜７＞
前記第１の柱状部材及び第２の柱状部材は、金属ポストであることを特徴とする＜１＞〜＜６＞のいずれか１項に記載の半導体基板。

本発明によれば、アライメントマークとしての第１の柱状部材の欠落を抑制した半導体基板を提供することができる。

第１実施形態に係る半導体ウエハ（半導体基板）を示す概略平面図である。第１実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略平面図である。図２のＡ−Ａ概略断面図であって、第１実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略断面図である。第１実施形態に係る半導体ウエハの製造方法を示す工程図である。第１実施形態に係る半導体ウエハの製造方法を示す工程図である。第２実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略平面図である。

以下、本発明の実施形態について図面参照しつつ説明する。なお、実施的に同一の機能・作用を有する部材には、全図面を通して同じ符号を付し、重複する説明は省略する場合がある。

（第１実施形態）
図１は、第１実施形態に係る半導体ウエハ（半導体基板）を示す概略平面図である。図２は、第１実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略平面図である。図３は、図２のＡ−Ａ概略断面図であって、第１実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略断面図である。

第１実施形態に係る半導体ウエハ１０１（半導体基板）は、図１に示すように、円盤状のシリコン基板１０（半導体基板本体）上に、半導体素子（所定の機能の集積回路：図示せず）が形成された半導体素子形成領域１２（第２の領域）と、円柱状のアライメントマーク（第１の柱状部材）が形成されるアライメントマーク形成領域１４（第１の領域）と、を有している。

半導体素子形成領域１２は、例えば、矩形状の領域であり、シリコン基板１０上に格子状に区分けされた領域を構成している。そして、アライメントマーク形成領域１４は、半導体素子形成領域１２と同一の平面サイズで、シリコン基板１０上に格子状に区分けされた領域の任意の領域であって、半導体素子形成領域１２と隣接して設けられる。この半導体素子形成領域１２及びアライメントマーク形成領域１４が配設される、格子状に区分けされた境界が、ダイシングラインとなる。

ここで、アライメントマーク形成領域１４は、シリコン基板１０（半導体ウエハ）の縁部の最も近いシリコン基板１０上に格子状に区分けされた領域のうち、４隅の４箇所に設けた形態を示している。なお、アライメントマーク形成領域１４を配設する個所は特に制限はなく、例えば、素子の個片化を行うダイシング装置の構成等に応じて任意の個所に配設される。

アライメントマーク形成領域１４には、図２及び図３に示すように、例えば、半導体素子形成領域１２と同様に、円盤状のシリコン基板１０上面に半導体素子（所定の機能の集積回路：図示せず）が形成されると共に、当該半導体素子と電気的接続される接続パッド１６が形成されている。また、アライメントマーク形成領域１４には、例えば、半導体素子及び接続パッド１６を覆うように、絶縁層として、パッシベーション膜１８及び保護膜２０が順次積層されると共に、当該絶縁層（保護膜２０）上に接続パッド１６とは非接続のダミー配線層２２（配線層）が形成されている。なお、ダミー配線層２２は、図示しないが、下地層を介して絶縁層（保護膜２０）上に形成されている。

そして、アライメントマーク形成領域１４には、例えば、アライメントマーク形成領域１４の中央部の絶縁層（保護膜２０）上に、ダミー配線層２２を介して円柱状のアライメントマーク２４（第１の柱状部材）が配設されている。つまり、ダミー配線層２２上に直接アライメントマーク２４が配設されている。加えて、このアライメントマーク２４の周囲を取り囲んで、アライメントマークを防御するための円柱状の防御用ポスト２６（第２の柱状部材）が配設されている。この防御用ポスト２６は、アライメントマーク２４とは非接触、つまり所定の間隔（例えば、２００μｍ程度）を持って配設されている。

ここで、本実施形態では、防御用ポスト２６が、アライメントマーク２４の周囲に６つ配設された形態、つまり、防御用ポスト２６が、アライメントマーク２４を中央部に含め、同じ配設ピッチ（配設間隔）で３列×３列（中央部がアライメントマーク２４）で配設された形態を示している。

そして、防御用ポスト２６は、円柱であり、その径（最大径）が例えばφ４００μｍであり、例えば円柱状のアライメントマーク２４の径（例えばφ２００μｍ）に対して大きくなるように配設されている。つまり、防御用ポスト２６は、その下層（ダミー配線層２２）との接触面積がアライメントマークの下層（ダミー配線層２２）との接触面積よりも大きく配設されている。

なお、径は、防御用ポスト２６及びアライメントマーク２４の長手方向と直交方向に切断した断面での径を示す。

次に、本実施形態に係る半導体ウエハの製造方法を示す。図４及び図５は、第１実施形態に係る半導体ウエハの製造方法を示す工程図である。なお、本製造工程は、アライメントマーク形成領域１４と共に、半導体素子形成領域１２の製造工程も共に説明する。

まず、図４（Ａ）に示すように、シリコン基板１０を準備する。シリコン基板１０上を複数個の領域に格子状に区分し、当該シリコン基板１０上の当該領域ごとに、半導体プロセスにより半導体素子（不図示）を形成する。そして、レジストの塗布・露光・エッチングによりマスクを形成した後、スパッタ、メッキ等によりアルミからなる接続パッド１６を形成する。このようにして、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域を形成する。

次に、図４（Ｂ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、半導体素子と接続パッド１６が形成されたシリコン基板１０上に、半導体素子及び接続パッド１６を覆うように（つまりシリコン基板１０全面を覆うように）、パッシベーション膜１８を形成する。そして、半導体素子形成領域１２となる領域においては、パッシベーション膜１８を形成すると共に、当該パッシベーション膜１８に接続パッド１６の一部を露出する開口部１８Ａを形成する。

ここで、パッシベーション膜１８は、例えば、プラズマを用いた化学的気相堆積法でＳｉＨ₄、ＮＨ₃及びＮ₂を原料ガスとして用いて窒化シリコン膜を形成して配設する。そして、パッシベーション膜１８の開口部１８Ａは、例えば、パッシベーション膜１８上にレジストの塗布・露光・エッチングによりマスクを形成した後、パッシベーション膜１８をエッチングして形成する。

次に、図４（Ｃ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、パッシベーション膜１８が形成されたシリコン基板１０上に、パッシベーション膜１８上に積層するように保護膜２０を形成する。そして、半導体素子形成領域１２となる領域においては、保護膜２０を形成すると共に、当該保護膜２０に接続パッド１６の一部を露出する開口部２０Ａ（つまり、パッシベーション膜１８の開口部１８Ａと連通する開口部２０Ａ）を形成する。

ここで、保護膜２０は、例えば、プラズマを用いた化学的気相堆積法で、エポキシ系樹脂膜を形成して配設する。そして、保護膜２０の開口部２０Ａは、例えば、保護膜２０上にレジストの塗布・露光・エッチングによりマスクを形成した後、保護膜２０をエッチングして形成する。

次に、図５（Ｄ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、保護膜２０上に、レジストの塗布・露光・エッチングによりマスクを形成した後、スパッタ、メッキ等により銅などの金属層を形成する。

ここで、アライメントマーク形成領域１４となる領域においては、金属層は、接続パッド１６とは非接続で、保護膜２０上を引き回して形成してダミー配線層２２とする。一方、半導体素子形成領域１２となる領域においては、金属層は、保護膜２０の開口部２０Ａ及びパッシベーション膜１８の開口部１８Ａを通じて接続パッド１６と電気的に接続すると共に、保護膜２０上を引き回して形成して形成して再配線層２２Ａ（配線層）とする。

次に、図５（Ｅ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、再配線層２２Ａ及びダミー配線層２２上に、レジストの塗布・露光・エッチングによりマスクを形成した後、スパッタ、メッキ等により銅などの金属ポストを形成する。

ここで、アライメントマーク形成領域１４となる領域においては、金属ポストは、接続パッド１６とは非接続となることから、ダミーポスト電極とし、これをアライメントマーク２４及び防御用ポスト２６として利用する。一方、半導体素子形成領域１２となる領域においては、金属ポストは、接続パッド１６と電気的な接続が図られるポスト電極２８（第３の柱状部材）とする。

上記工程を経て、本実施形態に係る半導体ウエハ１０１を得る。
なお、上記工程の後、例えば、図５（Ｆ）に示すように、アライメントマーク形成領域１４及び半導体素子形成領域１２となる領域において、ポスト電極２８、アライメントマーク２４及び防御用ポスト２６の周囲を封止すると共に、ポスト電極２８、アライメントマーク２４及び防御用ポスト２６の頂面が露出するように封止膜３０を形成する。この封止膜３０は、エポキシ系樹脂を用いて、スクリーン印刷法、スピーンコート法等により配設する。そして、半導体素子形成領域１２となる領域において、ポスト電極２８の頂面に外部端子３２を配設する。その後、ダイシング等により、素子の個片化が行われる。

以上説明した本実施形態に係る半導体ウエハ１０１では、アライメントマーク形成領域１４において、アライメントマーク２４と共に、その周囲を取り囲むように防御用ポスト２６を配設している。そして、この防御用ポスト２６は、下層との接触面積がアライメントマークの接触面積よりも大きくしている。このため、防御用ポスト２６が剥れ難く、アライメントマークに対する防御壁としての働きが十分に発揮される。したがって、半導体ウエハ１０１の製造過程時のハンドリングによって当該アライメントマーク２４が外的要因（例えば、ウエハピンセットや運搬時等の衝撃）による欠落することが抑制される。

特に、ポスト電極２８、アライメントマーク２４及び防御用ポスト２６が露出された状態の半導体ウエハ（図１参照）は、例えば、この状態で商品として出荷されたり、別ラインに運ばれることが多い。このため、出荷や、別ラインに運ばれる際に、外的要因から衝撃を受けやすいことから、特に、本実施形態に係る半導体ウエハ１０１は有用である。

（第２実施形態）
図６は、第２実施形態に係る半導体ウエハのアライメントマーク形成領域を示す概略平面図である。

第２実施形態に係る半導体ウエハ１０２は、図６に示すように、アライメントマーク形成領域１４において、アライメントマーク２４の周囲に配設される複数の防御用ポスト２６を、半導体ウエハ１０１縁部側に偏在して配設させている。

具体的には、アライメントマーク２４の周囲に設けられる複数の防御用ポスト２６のうち、半導体ウエハ１０１の縁部側に設けられる防御用ポスト２６が、半導体ウエハ１０１の内側に設けられる防御用ポスト２６よりも配設ピッチ（配設間隔）が密に配設されている。つまり、半導体ウエハ１０１の縁部側に近い防御用ポスト２６は、その配設ピッチを半導体ウエハ１０１の内側（縁部から遠い）の防御用ポスト２６よりも小さくとって配設する。

これら以外は、第１実施形態と同様な構成であるための説明を省略する。なお、製造方法についても、防御用ポスト２６の配設ピッチを変える以外は第１実施形態と同様である。

以上説明した本実施形態に係る半導体ウエハ１０２では、上記如く、防御用ポスト２６を半導体ウエハ１０１縁部側へ偏在させて配設していることから、例えば、第１実施形態に比べても少ない数や同じ数の防御用ポスト２６であっても、より効果的に、半導体ウエハ１０１の外部からの衝撃に対して防御用ポスト２６がアライメントマーク２４の防御壁として機能が発揮される。

なお、上記いずいれの実施形態に係る半導体ウエハでは、アライメントマーク２４（アライメントマーク用柱状部材）、及び防御用ポスト２６が円柱状の部材を適用した形態を説明したが、柱状部材であれば、これに限られず、他の形状（例えば、断面形状が十字状、Ｌ字状など）であってもよい。

また、上記いずれの実施形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。

１０シリコン基板
１２半導体素子形成領域（第２の領域）
１４アライメントマーク形成領域（第１の領域）
１６接続パッド
１８パッシベーション膜
１８Ａ開口部
２０保護膜
２０Ａ開口部
２２ダミー配線層（配線層）
２２Ａ再配線層（配線層）
２４アライメントマーク（第１の柱状部材）
２６防御用ポスト（第２の柱状部材）
２８ポスト電極（第３の柱状部材）
３０封止膜
３２外部端子
１０１半導体ウエハ
１０２半導体ウエハ

Claims

半導体素子が形成された半導体基板本体と、
前記半導体基板本体上に配設される配線層と、
前記配線層上に配設される第１の柱状部材と、
前記配線層上に複数配設され、環状に並設することにより前記第１の柱状部材の周囲を取り囲む第２の柱状部材と、
を備えることを特徴とする半導体基板。
前記第１の柱状部材及び前記第２の柱状部材が配設される第１の領域と、前記第１の領域との境界をダイシングラインとすると共に、第３の柱状部材が複数配設される第２の領域と、に区分けされており、
前記第１の柱状部材と前記第２の柱状部材の間隔は、前記第３の柱状部材の各々の間隔よりも狭いことを特徴とする請求項１に記載の半導体基板。
前記半導体基板本体上に、半導体素子と電気的接続される接続パッドが形成され、
前記第３の柱状部材は前記配線層を介して前記接続パッドに接続されており、前記第１の柱状部材及び前記第２の柱状部材は前記配線層を介して前記接続パッドに接続されていないことを特徴とする請求項２に記載の半導体基板。
前記第１の領域は、少なくとも２辺が前記第２の領域と隣接していないことを特徴とする請求項２又は３に記載の半導体基板。
前記半導体基板本体の配線層と接触する前記第２の柱状部材の接触面積は、前記半導体基板本体の配線層と接触する前記第１の柱状部材の接触面積よりも大きいことを特徴とする請求項１〜４のいずれか１項に記載の半導体基板。
前記第１の柱状部材及び前記第２の柱状部材を封止する封止膜を備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体基板。
前記第１の柱状部材及び第２の柱状部材は、金属ポストであることを特徴とする請求項１〜６のいずれか１項に記載の半導体基板。