JPS6215854B2 - - Google Patents
Info
- Publication number
- JPS6215854B2 JPS6215854B2 JP13523081A JP13523081A JPS6215854B2 JP S6215854 B2 JPS6215854 B2 JP S6215854B2 JP 13523081 A JP13523081 A JP 13523081A JP 13523081 A JP13523081 A JP 13523081A JP S6215854 B2 JPS6215854 B2 JP S6215854B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- resist
- mask
- film
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000011248 coating agent Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000010894 electron beam technology Methods 0.000 description 27
- 230000007547 defect Effects 0.000 description 9
- 238000000609 electron-beam lithography Methods 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002164 ion-beam lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/76—Patterning of masks by imaging
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
この発明は微細パターンを有する半導体集積回
路装置（IC）などの半導体チツプ（以下「チツ
プ」と呼ぶ）を製造する際のパターン転写に用い
るパターンマスクを作製する方法に関するもので
ある。
路装置（IC）などの半導体チツプ（以下「チツ
プ」と呼ぶ）を製造する際のパターン転写に用い
るパターンマスクを作製する方法に関するもので
ある。
以下、ICチツプを製造する際に用いるパター
ンマスクを例にとり説明する。
ンマスクを例にとり説明する。
ICチツプの製造歩留りを向上させるために
は、ICチツプのパターンの欠陥を低減させるこ
とが必要である。特に、ICチツプを製造する際
のパターン転写に用いるパターンマスクのパター
ンの欠陥は、ICチツプを形成するすべての半導
体ウエーハ（以下「ウエーハ」と呼ぶ）に転写さ
れるので、このパターンマスクのパターンの欠陥
を低減させることは、ICチツプの製造歩留りの
向上に大きな効果がある。
は、ICチツプのパターンの欠陥を低減させるこ
とが必要である。特に、ICチツプを製造する際
のパターン転写に用いるパターンマスクのパター
ンの欠陥は、ICチツプを形成するすべての半導
体ウエーハ（以下「ウエーハ」と呼ぶ）に転写さ
れるので、このパターンマスクのパターンの欠陥
を低減させることは、ICチツプの製造歩留りの
向上に大きな効果がある。
パターンマスクには、ICチツプのパターンと
同一のパターン（以下「原寸パターン」と呼ぶ）
を有しウエーハにこの原寸パターンを露光してパ
ターン転写を行う原寸パターンマスクと、原寸パ
ターンの５〜10倍の拡大パターンを有しウエーハ
にこの拡大パターンを縮小露光してパターン転写
を行う拡大パターンマスク（以下「レテイクル」
と呼ぶ）とがある。
同一のパターン（以下「原寸パターン」と呼ぶ）
を有しウエーハにこの原寸パターンを露光してパ
ターン転写を行う原寸パターンマスクと、原寸パ
ターンの５〜10倍の拡大パターンを有しウエーハ
にこの拡大パターンを縮小露光してパターン転写
を行う拡大パターンマスク（以下「レテイクル」
と呼ぶ）とがある。
最近、複数個のICチツプの拡大パターンが行
方向および列方向にそれぞれ互いに順次隣接して
電子線で描画して作製されたレテイクルを用い、
このレテイクルの拡大パターンを原寸パターンに
縮小し、この原寸パターンをウエーハに、このウ
エーハを上記行方向および上記列方向に移動させ
ながら、露光して、高解像度のパターン転写を行
う方法が用いられるようになつている。しかし、
この場合においても、レテイクルの拡大パターン
は、無欠陥である必要がある。
方向および列方向にそれぞれ互いに順次隣接して
電子線で描画して作製されたレテイクルを用い、
このレテイクルの拡大パターンを原寸パターンに
縮小し、この原寸パターンをウエーハに、このウ
エーハを上記行方向および上記列方向に移動させ
ながら、露光して、高解像度のパターン転写を行
う方法が用いられるようになつている。しかし、
この場合においても、レテイクルの拡大パターン
は、無欠陥である必要がある。
次に、電子線描画方法を用いた従来のレテイク
ルの作製方法の一例をその主要段階の状態を示す
第１図ないし第３図について説明する。
ルの作製方法の一例をその主要段階の状態を示す
第１図ないし第３図について説明する。
まず、第１段階として、第１図Ａに示す平面図
および第１図Ｂに示す第１図ＡのＢ―Ｂ線で
の断面図のように、ガラスなどの透明な板状体か
らなるマスク基板１の主面上にクロム被膜などの
マスク被膜２を形成し、次いで、このマスク被膜
２の表面上に電子線用レジスト膜３を成膜したの
ち、この電子線用レジスト膜３にベーキング処理
を施す。
および第１図Ｂに示す第１図ＡのＢ―Ｂ線で
の断面図のように、ガラスなどの透明な板状体か
らなるマスク基板１の主面上にクロム被膜などの
マスク被膜２を形成し、次いで、このマスク被膜
２の表面上に電子線用レジスト膜３を成膜したの
ち、この電子線用レジスト膜３にベーキング処理
を施す。
次に、第２段階として、第２図Ａに示す平面図
および第２図Ｂに示す第２図ＡのＢ―Ｂ線で
の断面図のように、マスク被膜２および電子線用
レジスト膜３が主面上に順次形成されたマスク基
板１を電子線描画装置（図示せず）の試料台上に
載置し、コンピユータで制御された電子線を用い
て、電子線用レジスト膜３の表面部に互いに隣接
した２行２列の４個のICチツプ形成用の拡大チ
ツプパターンを描画し露光するとともに、電子線
用レジスト膜３の表面の相対向する辺に沿う端縁
中央部にそれぞれレテイクル使用時に用いるアラ
イメント用のフイデユーシヤルマークを描画し露
光する。次いで、この描画露光された電子線用レ
ジスト膜３に現像処理を施して、この電子線用レ
ジスト膜３の未露光部分をマスク被膜２の表面上
から除去し、この電子線用レジスト膜３の露光部
分である拡大チツプレジストパターン３ａおよび
フイデユーシヤルレジストマーク３ｂをマスク被
膜２の表面上に残し、ベーキング処理を行う。
および第２図Ｂに示す第２図ＡのＢ―Ｂ線で
の断面図のように、マスク被膜２および電子線用
レジスト膜３が主面上に順次形成されたマスク基
板１を電子線描画装置（図示せず）の試料台上に
載置し、コンピユータで制御された電子線を用い
て、電子線用レジスト膜３の表面部に互いに隣接
した２行２列の４個のICチツプ形成用の拡大チ
ツプパターンを描画し露光するとともに、電子線
用レジスト膜３の表面の相対向する辺に沿う端縁
中央部にそれぞれレテイクル使用時に用いるアラ
イメント用のフイデユーシヤルマークを描画し露
光する。次いで、この描画露光された電子線用レ
ジスト膜３に現像処理を施して、この電子線用レ
ジスト膜３の未露光部分をマスク被膜２の表面上
から除去し、この電子線用レジスト膜３の露光部
分である拡大チツプレジストパターン３ａおよび
フイデユーシヤルレジストマーク３ｂをマスク被
膜２の表面上に残し、ベーキング処理を行う。
次に、第３段階として、第３図の平面図に示す
ように、拡大チツプレジストパターン３ａおよび
フイデユーシヤルレジストマーク３ｂをエツチン
グマスクに用いた選択エツチング処理をマスク被
膜２に施して、拡大チツプレジストパターン３ａ
およびフイデユーシヤルレジストマーク３ｂで覆
われていないマスク被膜２の部分をマスク基板１
の表面上から除去し、拡大チツプレジストパター
ン３ａおよびフイデユーシヤルレジストマーク３
ｂの直下のマスク基板１の表面上の部分にそれぞ
れ拡大チツプレジストパターン３ａに対応する拡
大チツプパターン形成用マスク被膜２ａおよびフ
イデユーシヤルレジストマーク３ｂに対応するフ
イデユーシヤルマーク形成用マスク被膜２ｂを残
す。次いで、これらのマスク被膜２ａおよび２ｂ
の各表面上から拡大チツプレジストパターン３ａ
およびフイデユーシヤルレジストマーク３ｂを除
去し、マスク基板１にベーキング処理を施すと、
この従来例の方法によるレテイクルが得られる。
ように、拡大チツプレジストパターン３ａおよび
フイデユーシヤルレジストマーク３ｂをエツチン
グマスクに用いた選択エツチング処理をマスク被
膜２に施して、拡大チツプレジストパターン３ａ
およびフイデユーシヤルレジストマーク３ｂで覆
われていないマスク被膜２の部分をマスク基板１
の表面上から除去し、拡大チツプレジストパター
ン３ａおよびフイデユーシヤルレジストマーク３
ｂの直下のマスク基板１の表面上の部分にそれぞ
れ拡大チツプレジストパターン３ａに対応する拡
大チツプパターン形成用マスク被膜２ａおよびフ
イデユーシヤルレジストマーク３ｂに対応するフ
イデユーシヤルマーク形成用マスク被膜２ｂを残
す。次いで、これらのマスク被膜２ａおよび２ｂ
の各表面上から拡大チツプレジストパターン３ａ
およびフイデユーシヤルレジストマーク３ｂを除
去し、マスク基板１にベーキング処理を施すと、
この従来例の方法によるレテイクルが得られる。
ところで、この従来例の方法では、第２図に示
した第２段階において、現在の最高の技術を用い
ても、例えば約10cm角の大きさのマスク基板１の
主面上に形成されたマスク被膜２の表面上の拡大
チツプレジストパターン３ａには数個のピンホー
ルができるので、このピンホールによつて、第３
図に示した第３段階において、マスク基板１の表
面上に欠陥のある拡大チツプパターン形成用マス
ク被膜２ａが形成されるから、無欠陥パターンの
レテイクルを作製することができなかつた。従つ
て、無欠陥パターンのレテイクルを作製するため
には、第３図に示した第３段階終了後において、
マスク被膜２ａのピンホールによる欠陥部分を、
金属膜の蒸着などの何らかの方法で、修正する必
要がある。しかし、このようなピンホールによる
欠陥部分の修正には、多大の時間や手間がかかる
上に、パターン寸法が微小になれば、このピンホ
ールによる欠陥部分の修正歩留りが低下するとい
う問題があつた。
した第２段階において、現在の最高の技術を用い
ても、例えば約10cm角の大きさのマスク基板１の
主面上に形成されたマスク被膜２の表面上の拡大
チツプレジストパターン３ａには数個のピンホー
ルができるので、このピンホールによつて、第３
図に示した第３段階において、マスク基板１の表
面上に欠陥のある拡大チツプパターン形成用マス
ク被膜２ａが形成されるから、無欠陥パターンの
レテイクルを作製することができなかつた。従つ
て、無欠陥パターンのレテイクルを作製するため
には、第３図に示した第３段階終了後において、
マスク被膜２ａのピンホールによる欠陥部分を、
金属膜の蒸着などの何らかの方法で、修正する必
要がある。しかし、このようなピンホールによる
欠陥部分の修正には、多大の時間や手間がかかる
上に、パターン寸法が微小になれば、このピンホ
ールによる欠陥部分の修正歩留りが低下するとい
う問題があつた。
この発明は、上述の問題点に鑑みてなされたも
ので、マスク基板の主面上に形成されたマスク被
膜の表面上に、半導体チツプ形成用の第１のレジ
ストパターンを形成し、更にこの第１のレジスト
パターン上にこの第１のレジストパターンの形状
と同一形状の第２のレジストパターンを重ね合わ
せて形成することによつて、ピンホールによるパ
ターン欠陥の極めて少ないパターンマスクを作製
する方法を提供することを目的とする。
ので、マスク基板の主面上に形成されたマスク被
膜の表面上に、半導体チツプ形成用の第１のレジ
ストパターンを形成し、更にこの第１のレジスト
パターン上にこの第１のレジストパターンの形状
と同一形状の第２のレジストパターンを重ね合わ
せて形成することによつて、ピンホールによるパ
ターン欠陥の極めて少ないパターンマスクを作製
する方法を提供することを目的とする。
以下、電子線描画法を用いたこの発明の一実施
例のレテイクルの作製方法を第１図ないし第７図
について説明する。
例のレテイクルの作製方法を第１図ないし第７図
について説明する。
まず、第１段階として、第１図に示した従来例
の第１段階と同様に、マスク基板１の主面上にマ
スク被膜２および電子線用レジスト膜３を順次形
成する。次に、第２段階として、このように形成
されたマスク基板１を、第２図に示した従来例の
第２段階と同様に、電子線描画装置（図示せず）
に挿入して、電子線用レジスト膜３の表面部に２
行２列のICチツプ形成用の拡大チツプパターン
を描画露光し、電子線用レジスト膜３の表面の相
対向する辺に沿う端縁中央部にそれぞれフイデユ
ーシヤルマークを描画露光するとともに、更に電
子線用レジスト膜３の表面の、上記フイデユーシ
ヤルマークが描画露光されている側の辺とは別の
一方の辺に沿う端縁中央部とこの辺に対向する他
方の辺に沿う端縁両側部とにそれぞれ後述の段階
において上記ICチツプ形成用の拡大チツプパタ
ーンに重ね合わせたパターンを電子線描画すると
きに用いる十字形状のパターン位置合わせ用マー
クを描画露光する。次に、第４図の平面図に示す
ように、この描画露光された電子線用レジスト膜
３に現像処理を施して、この電子線用レジスト膜
３の未露光部分をマスク被膜２の表面上から除去
し、この電子線用レジスト膜３の露光部分である
拡大チツプレジストパターン３ａ、フイデユーシ
ヤルレジストマーク３ｂおよびパターン位置合わ
せ用レジストマーク３ｃをマスク被膜２の表面上
に残し、ベーキング処理を行うと、第２図に示し
た従来例の第２段階終了後の状態にパターン位置
合わせ用レジストマーク３ｃが付加された状態に
なる。しかるのち、第３段階として、第５図に第
４図の―線に対応する線での断面図を示すよ
うに、拡大チツプレジストパターン３ａ、フイデ
ユーシヤルレジストマーク３ｂおよびパターン位
置合わせ用レジストマーク３ｃ〔マーク３ｂおよ
び３ｃは第５図では図示せず〕を覆いマスク被膜
２の表面上に電子線用レジスト膜１３を成膜す
る。次いで、第４段階として、この電子線用レジ
スト膜１３が成膜された状態のマスク基板１を電
子線描画装置に挿入し、電子線を走査して検知器
を用いて、パターン位置合わせ用レジストマーク
３ｃの位置を求め、このレジストマーク３ｃの位
置を基準にして、拡大チツプレジストパターン３
ａ上の電子線用レジスト膜１３に、この拡大チツ
プレジストパターン３ａの形状と同一形状のパタ
ーンを描画露光する。次に、第６図に第４図の
―線に対応する線での断面図を示すように、こ
の描画露光された電子線用レジスト膜１３に現像
処理を施して、この電子線用レジスト膜１３の未
露光部分を、フイデユーシヤルレジストマーク３
ｂ上、パターン位置合わせ用レジストマーク３ｃ
上〔マーク３ｂおよび３ｃは第６図では図示せ
ず〕およびマスク被膜２の表面上から除去し、こ
の電子線用レジスト膜１３の露光部分である拡大
チツプレジストパターン３ａと同一形状の第２の
レジストパターン１３ａを拡大チツプレジストパ
ターン３ａ上に残し、ベーキング処理を行う。次
に、第５段階として、第７図の平面図に示すよう
に、第３図に示した従来例の第３段階と同様に、
第２のレジストパターン１３ａが重ね合わされた
拡大チツプレジストパターン３ａ、フイデユーシ
ヤルレジストマーク３ｂおよびパターン位置合わ
せ用レジストマーク３ｃをエツチングマスクに用
いた選択エツチング処理をマスク被膜２に施し
て、拡大チツプレジストパターン３ａ、フイデユ
ーシヤルレジストマーク３ｂおよびパターン位置
合わせ用レジストマーク３ｃで覆われていないマ
スク被膜２の部分をマスク基板１の表面上から除
去し、拡大チツプレジストパターン３ａ、フイデ
ユーシヤルレジストマーク３ｂおよびパターン位
置合わせ用レジストマーク３ｃの直下のマスク基
板１の表面上の部分にそれぞれ拡大チツプレジス
トパターン３ａに対応する拡大チツプパターン形
成用マスク被膜２ａ、フイデユーシヤルレジスト
マーク３ｂに対応するフイデユーシヤルマーク形
成用マスク被膜２ｂおよびパターン位置合わせ用
レジストマーク３ｃに対応するパターン位置合わ
せマーク形成用マスク被膜２ｃを残す。次いで、
これらのマスク被膜２ａ，２ｂおよび２ｃの表面
上からそれぞれ第２のレジストパターン１３ａが
重ね合わされた拡大チツプレジストパターン３
ａ、フイデユーシヤルレジストマーク３ｂおよび
パターン位置合わせ用レジストマーク３ｃを除去
し、マスク基板１にベーキング処理を施すと、こ
の実施例の方法によるレテイクルが得られる。
の第１段階と同様に、マスク基板１の主面上にマ
スク被膜２および電子線用レジスト膜３を順次形
成する。次に、第２段階として、このように形成
されたマスク基板１を、第２図に示した従来例の
第２段階と同様に、電子線描画装置（図示せず）
に挿入して、電子線用レジスト膜３の表面部に２
行２列のICチツプ形成用の拡大チツプパターン
を描画露光し、電子線用レジスト膜３の表面の相
対向する辺に沿う端縁中央部にそれぞれフイデユ
ーシヤルマークを描画露光するとともに、更に電
子線用レジスト膜３の表面の、上記フイデユーシ
ヤルマークが描画露光されている側の辺とは別の
一方の辺に沿う端縁中央部とこの辺に対向する他
方の辺に沿う端縁両側部とにそれぞれ後述の段階
において上記ICチツプ形成用の拡大チツプパタ
ーンに重ね合わせたパターンを電子線描画すると
きに用いる十字形状のパターン位置合わせ用マー
クを描画露光する。次に、第４図の平面図に示す
ように、この描画露光された電子線用レジスト膜
３に現像処理を施して、この電子線用レジスト膜
３の未露光部分をマスク被膜２の表面上から除去
し、この電子線用レジスト膜３の露光部分である
拡大チツプレジストパターン３ａ、フイデユーシ
ヤルレジストマーク３ｂおよびパターン位置合わ
せ用レジストマーク３ｃをマスク被膜２の表面上
に残し、ベーキング処理を行うと、第２図に示し
た従来例の第２段階終了後の状態にパターン位置
合わせ用レジストマーク３ｃが付加された状態に
なる。しかるのち、第３段階として、第５図に第
４図の―線に対応する線での断面図を示すよ
うに、拡大チツプレジストパターン３ａ、フイデ
ユーシヤルレジストマーク３ｂおよびパターン位
置合わせ用レジストマーク３ｃ〔マーク３ｂおよ
び３ｃは第５図では図示せず〕を覆いマスク被膜
２の表面上に電子線用レジスト膜１３を成膜す
る。次いで、第４段階として、この電子線用レジ
スト膜１３が成膜された状態のマスク基板１を電
子線描画装置に挿入し、電子線を走査して検知器
を用いて、パターン位置合わせ用レジストマーク
３ｃの位置を求め、このレジストマーク３ｃの位
置を基準にして、拡大チツプレジストパターン３
ａ上の電子線用レジスト膜１３に、この拡大チツ
プレジストパターン３ａの形状と同一形状のパタ
ーンを描画露光する。次に、第６図に第４図の
―線に対応する線での断面図を示すように、こ
の描画露光された電子線用レジスト膜１３に現像
処理を施して、この電子線用レジスト膜１３の未
露光部分を、フイデユーシヤルレジストマーク３
ｂ上、パターン位置合わせ用レジストマーク３ｃ
上〔マーク３ｂおよび３ｃは第６図では図示せ
ず〕およびマスク被膜２の表面上から除去し、こ
の電子線用レジスト膜１３の露光部分である拡大
チツプレジストパターン３ａと同一形状の第２の
レジストパターン１３ａを拡大チツプレジストパ
ターン３ａ上に残し、ベーキング処理を行う。次
に、第５段階として、第７図の平面図に示すよう
に、第３図に示した従来例の第３段階と同様に、
第２のレジストパターン１３ａが重ね合わされた
拡大チツプレジストパターン３ａ、フイデユーシ
ヤルレジストマーク３ｂおよびパターン位置合わ
せ用レジストマーク３ｃをエツチングマスクに用
いた選択エツチング処理をマスク被膜２に施し
て、拡大チツプレジストパターン３ａ、フイデユ
ーシヤルレジストマーク３ｂおよびパターン位置
合わせ用レジストマーク３ｃで覆われていないマ
スク被膜２の部分をマスク基板１の表面上から除
去し、拡大チツプレジストパターン３ａ、フイデ
ユーシヤルレジストマーク３ｂおよびパターン位
置合わせ用レジストマーク３ｃの直下のマスク基
板１の表面上の部分にそれぞれ拡大チツプレジス
トパターン３ａに対応する拡大チツプパターン形
成用マスク被膜２ａ、フイデユーシヤルレジスト
マーク３ｂに対応するフイデユーシヤルマーク形
成用マスク被膜２ｂおよびパターン位置合わせ用
レジストマーク３ｃに対応するパターン位置合わ
せマーク形成用マスク被膜２ｃを残す。次いで、
これらのマスク被膜２ａ，２ｂおよび２ｃの表面
上からそれぞれ第２のレジストパターン１３ａが
重ね合わされた拡大チツプレジストパターン３
ａ、フイデユーシヤルレジストマーク３ｂおよび
パターン位置合わせ用レジストマーク３ｃを除去
し、マスク基板１にベーキング処理を施すと、こ
の実施例の方法によるレテイクルが得られる。
この実施例の方法では、拡大チツプレジストパ
ターン３ａにできるピンホールの位置と、この拡
大チツプレジストパターン３ａ上に重ね合わせて
形成された第２のレジストパターン１３ａにでき
るピンホールの位置とが一致することは極めてま
れであるので、この第２のレジストパターン１３
ａが重ね合わされた拡大チツプレジストパターン
３ａをエツチングマスクに用いた選択エツチング
で形成された拡大チツプパターン形成用マスク被
膜２ａにはほとんどピンホールがなく、ピンホー
ルによるパターン欠陥の極めて少ないレテイクル
を得ることができる。
ターン３ａにできるピンホールの位置と、この拡
大チツプレジストパターン３ａ上に重ね合わせて
形成された第２のレジストパターン１３ａにでき
るピンホールの位置とが一致することは極めてま
れであるので、この第２のレジストパターン１３
ａが重ね合わされた拡大チツプレジストパターン
３ａをエツチングマスクに用いた選択エツチング
で形成された拡大チツプパターン形成用マスク被
膜２ａにはほとんどピンホールがなく、ピンホー
ルによるパターン欠陥の極めて少ないレテイクル
を得ることができる。
この実施例では、拡大チツプレジストパターン
３ａに重ね合わされる第２のレジストパターン１
３ａを電子線用レジスト膜１３に電子線描画する
際の基準に、３個の十字形状のパターン位置合わ
せ用レジストマーク３ｃを用いたが、これは第２
のレジストパターン１３ａを電子線用レジスト膜
１３に電子線描画する際の基準になり得るもので
あれば、その形状、個数には制限がない。また、
この実施例では、電子線描画法を用いる場合につ
いて述べたが、この発明はイオンビーム描画法を
用いる場合にも適用することができる。
３ａに重ね合わされる第２のレジストパターン１
３ａを電子線用レジスト膜１３に電子線描画する
際の基準に、３個の十字形状のパターン位置合わ
せ用レジストマーク３ｃを用いたが、これは第２
のレジストパターン１３ａを電子線用レジスト膜
１３に電子線描画する際の基準になり得るもので
あれば、その形状、個数には制限がない。また、
この実施例では、電子線描画法を用いる場合につ
いて述べたが、この発明はイオンビーム描画法を
用いる場合にも適用することができる。
なお、これまで、レテイクルの作製方法を例に
とり述べたが、この発明はこれに限らず、原寸パ
ターンマスクの作製方法にも適用することができ
る。
とり述べたが、この発明はこれに限らず、原寸パ
ターンマスクの作製方法にも適用することができ
る。
以上、説明したように、この発明のパターンマ
スクの作製方法では、マスク基板の主面上に形成
されたマスク被膜の表面上に半導体チツプ形成用
の第１のレジストパターンを形成し、更にこの第
１のレジストパターン上にこの第１のレジストパ
ターンの形状と同一形状の第２のレジストパター
ンを重ね合わせて形成するので、上記第１のレジ
ストパターンにできるピンホールの位置と上記第
１のレジストパターン上に重ね合わせて形成され
た上記第２のレジストパターンにできるピンホー
ルの位置とが一致することが極めてまれである。
従つて、上記第２のレジストパターンが重ね合わ
された上記第１のレジストパターンをエツチング
マスクに用いた選択エツチング処理を上記マスク
被膜に施して形成された半導体チツプ形成用マス
ク被膜にはほとんどピンホールがなく、ピンホー
ルによるパターン欠陥の極めて少ないパターンマ
スクを得ることができる。
スクの作製方法では、マスク基板の主面上に形成
されたマスク被膜の表面上に半導体チツプ形成用
の第１のレジストパターンを形成し、更にこの第
１のレジストパターン上にこの第１のレジストパ
ターンの形状と同一形状の第２のレジストパター
ンを重ね合わせて形成するので、上記第１のレジ
ストパターンにできるピンホールの位置と上記第
１のレジストパターン上に重ね合わせて形成され
た上記第２のレジストパターンにできるピンホー
ルの位置とが一致することが極めてまれである。
従つて、上記第２のレジストパターンが重ね合わ
された上記第１のレジストパターンをエツチング
マスクに用いた選択エツチング処理を上記マスク
被膜に施して形成された半導体チツプ形成用マス
ク被膜にはほとんどピンホールがなく、ピンホー
ルによるパターン欠陥の極めて少ないパターンマ
スクを得ることができる。
第１図Ａは電子線描画方法を用いた従来のレテ
イクルの作製方法の一例の第１段階の状態を示す
平面図、第１図Ｂは第１図ＡのＢ―Ｂ線での
断面図、第２図Ａは上記従来例の第２段階の状態
を示す平面図、第２図Ｂは第２図ＡのＢ―Ｂ
線での断面図、第３図は上記従来例の第３段階の
状態を示す平面図、第４図はこの発明の一実施例
の第２段階の状態を示す平面図、第５図は上記実
施例の第３段階の状態を示す第４図の―線に
対応する線での断面図、第６図は上記実施例の第
４段階の状態を示す第４図の―線に対応する
線での断面図、第７図は上記実施例の第５段階の
状態を示す平面図である。 図において、１はマスク基板、２はマスク被
膜、２ａは拡大チツプパターン形成用マスク被膜
（半導体チツプ形成用マスク被膜）、２ｃはパター
ン位置合わせマーク形成用マスク被膜、３ａは拡
大チツプレジストパターン（半導体チツプ形成用
の第１のレジストパターン）、３ｃはパターン位
置合わせ用レジストマーク、１３は電子線用レジ
スト膜（荷電ビーム用レジスト膜）、１３ａは第
２のレジストパターンである。なお、図中同一符
号はそれぞれ同一もしくは相当部分を示す。
イクルの作製方法の一例の第１段階の状態を示す
平面図、第１図Ｂは第１図ＡのＢ―Ｂ線での
断面図、第２図Ａは上記従来例の第２段階の状態
を示す平面図、第２図Ｂは第２図ＡのＢ―Ｂ
線での断面図、第３図は上記従来例の第３段階の
状態を示す平面図、第４図はこの発明の一実施例
の第２段階の状態を示す平面図、第５図は上記実
施例の第３段階の状態を示す第４図の―線に
対応する線での断面図、第６図は上記実施例の第
４段階の状態を示す第４図の―線に対応する
線での断面図、第７図は上記実施例の第５段階の
状態を示す平面図である。 図において、１はマスク基板、２はマスク被
膜、２ａは拡大チツプパターン形成用マスク被膜
（半導体チツプ形成用マスク被膜）、２ｃはパター
ン位置合わせマーク形成用マスク被膜、３ａは拡
大チツプレジストパターン（半導体チツプ形成用
の第１のレジストパターン）、３ｃはパターン位
置合わせ用レジストマーク、１３は電子線用レジ
スト膜（荷電ビーム用レジスト膜）、１３ａは第
２のレジストパターンである。なお、図中同一符
号はそれぞれ同一もしくは相当部分を示す。
Claims (1)
- １ マスク基板の主面上に形成されたマスク被膜
の表面上に半導体チツプ形成用の第１のレジスト
パターンとパターン位置合わせ用レジストマーク
とを形成する第１の工程、上記第１のレジストパ
ターンと上記パターン位置合わせ用レジストマー
クとを覆い上記マスク被膜の上記表面上に荷電ビ
ーム用レジスト膜を成膜する第２の工程、上記パ
ターン位置合わせ用レジストマークを基準にして
上記第１のレジストパターン上の上記荷電ビーム
用レジスト膜に上記第１のレジストパターンの形
状と同一形状のパターンを荷電ビームを用いて描
画露光する第３の工程、この描画露光された上記
荷電ビーム用レジスト膜に現像処理を施して上記
荷電ビーム用レジスト膜の未露光部分を上記パタ
ーン位置合わせ用レジストマークの表面上と上記
マスク被膜の表面上とから除去し上記荷電ビーム
用レジスト膜の露光部分である上記第１のレジス
トパターンの形状と同一形状の第２のレジストパ
ターンを上記第１のレジストパターン上に残して
ベーキング処理を行う第４の工程、上記第２のレ
ジストパターンが重ね合わされた上記第１のレジ
ストパターンと上記パターン位置合わせ用レジス
トマークとをエツチングマスクに用いた選択エツ
チング処理を上記マスク被膜に施して上記第１の
レジストパターンと上記パターン位置合わせ用レ
ジストマークとで覆うわれていない上記マスク被
膜の部分を上記マスク基板の表面上から除去し上
記第１のレジストパターンおよび上記パターン位
置合わせ用レジストマークの直下の上記マスク基
板の表面上の部分にそれぞれ上記第１のレジスト
パターンに対応する半導体チツプ形成用マスク被
膜、および上記パターン位置合わせ用レジストマ
ークに対応するパターン位置合わせマーク形成用
マスク被膜を残す第５の工程、並びに上記半導体
チツプ形成用マスク被膜および上記パターン位置
合わせマーク形成用マスク被膜の表面上からそれ
ぞれ上記第２のレジストパターンが重ね合わされ
た上記第１のレジストパターンおよび上記パター
ン位置合わせ用レジストマークを除去しベーキン
グ処理を行う第６の工程を備えたパターンマスク
の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135230A JPS5835538A (ja) | 1981-08-27 | 1981-08-27 | パタ−ンマスクの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135230A JPS5835538A (ja) | 1981-08-27 | 1981-08-27 | パタ−ンマスクの作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835538A JPS5835538A (ja) | 1983-03-02 |
| JPS6215854B2 true JPS6215854B2 (ja) | 1987-04-09 |
Family
ID=15146848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135230A Granted JPS5835538A (ja) | 1981-08-27 | 1981-08-27 | パタ−ンマスクの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835538A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842233A (ja) * | 1981-09-07 | 1983-03-11 | Mitsubishi Electric Corp | パタ−ンマスクの作製方法 |
| JPS60176041A (ja) * | 1984-02-23 | 1985-09-10 | Toppan Printing Co Ltd | シヤドウマスク用パタ−ン版の製造方法 |
| JPS60176040A (ja) * | 1984-02-23 | 1985-09-10 | Toppan Printing Co Ltd | シヤドウマスク用パタ−ン版の製造方法 |
-
1981
- 1981-08-27 JP JP56135230A patent/JPS5835538A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5835538A (ja) | 1983-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001022051A (ja) | レチクル及び半導体装置の製造方法 | |
| US4343878A (en) | System for providing photomask alignment keys in semiconductor integrated circuit processing | |
| US4105468A (en) | Method for removing defects from chromium and chromium oxide photomasks | |
| US4603473A (en) | Method of fabricating integrated semiconductor circuit | |
| US5885756A (en) | Methods of patterning a semiconductor wafer having an active region and a peripheral region, and patterned wafers formed thereby | |
| JPS6215854B2 (ja) | ||
| JPH0215612A (ja) | 半導体装置の認識符号形成方法 | |
| US3673018A (en) | Method of fabrication of photomasks | |
| JPH0620903A (ja) | 半導体装置の製造方法 | |
| JPS6235101B2 (ja) | ||
| JPS5839015A (ja) | 半導体装置の製造方法 | |
| JPS62193249A (ja) | 半導体装置の製造方法 | |
| US20030068580A1 (en) | Ceramic shadow-mask in IC process flow | |
| KR100299520B1 (ko) | 반도체 소자의 레티클 및 이를 이용한 마스크 공정 | |
| JPH05165195A (ja) | ガラスマスク並びに該ガラスマスクを使用した半導体装置の製造方法 | |
| JPH06186730A (ja) | 電子ビーム露光によるフォトマスクの製造方法 | |
| JPH0216571B2 (ja) | ||
| JPS5835537A (ja) | パタ−ンマスクの作製方法 | |
| JPS61117832A (ja) | 半導体装置の製造方法 | |
| JPS62229923A (ja) | 半導体チツプにマ−クを形成する方法 | |
| US20030068892A1 (en) | Metal shadow-mask in IC process flow | |
| JPS6359540B2 (ja) | ||
| JPS6373251A (ja) | マスク | |
| JPS6319853B2 (ja) | ||
| JPS59231815A (ja) | 半導体装置の製造方法 |