JPS5835538A - パタ−ンマスクの作製方法 - Google Patents
パタ−ンマスクの作製方法Info
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- JPS5835538A JPS5835538A JP56135230A JP13523081A JPS5835538A JP S5835538 A JPS5835538 A JP S5835538A JP 56135230 A JP56135230 A JP 56135230A JP 13523081 A JP13523081 A JP 13523081A JP S5835538 A JPS5835538 A JP S5835538A
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/76—Patterning of masks by imaging
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は微細パターンを有する半導体集積回路装置（
ＩＣ）々どの半導体チップ（以下「チップ」と呼ぶ）を
製造する際のパターン転写に用いるパターンマスクを作
製する方法に関するものである。
ＩＣ）々どの半導体チップ（以下「チップ」と呼ぶ）を
製造する際のパターン転写に用いるパターンマスクを作
製する方法に関するものである。
以下、ＩＣチップを製造する際に用いるパターンマスク
を例にとり説明する。
を例にとり説明する。
ＩＣチップの製造歩留りを向上させるためＫＩＩｉ、Ｉ
Ｃチップのパターンの欠陥を低減させることが必要であ
る。特に、ＩＣチップを製造する際のパターン転写に用
いるパターンマスクのパターンの欠陥は、工０チップを
形成するすべての半導体ウェーハ（以下「ウェーハ」と
呼ぶ）Ｋ転写されるので、このパターンマスクのパター
ンの欠陥を低減させることは、工０チップの製造歩留シ
の向上に大きな効果がある。
Ｃチップのパターンの欠陥を低減させることが必要であ
る。特に、ＩＣチップを製造する際のパターン転写に用
いるパターンマスクのパターンの欠陥は、工０チップを
形成するすべての半導体ウェーハ（以下「ウェーハ」と
呼ぶ）Ｋ転写されるので、このパターンマスクのパター
ンの欠陥を低減させることは、工０チップの製造歩留シ
の向上に大きな効果がある。
パターンマスクには、ＩＣチップのパターンと同一のパ
ターン（以下「原寸パターン」と呼ぶ）を有しウェーハ
にこの原寸パターンを露光してパターン転写を行う原寸
パターンマスクと、原寸パターンの５〜１０倍の拡大パ
ターンを有しウェー／％にこの拡大パターンを縮小露光
してパターン転写を行う拡大パターンマスク（以下「レ
ティクル」と呼ぶ）とがある。
ターン（以下「原寸パターン」と呼ぶ）を有しウェーハ
にこの原寸パターンを露光してパターン転写を行う原寸
パターンマスクと、原寸パターンの５〜１０倍の拡大パ
ターンを有しウェー／％にこの拡大パターンを縮小露光
してパターン転写を行う拡大パターンマスク（以下「レ
ティクル」と呼ぶ）とがある。
最近、複数個のＩＣチップの拡大パターンが行方向およ
び列方向にそれぞれ互いに順次隣接して電子線で描画し
て作製されたレティクルを用い、このレティクルの拡大
パターンを原寸パターンに縮小し、この原寸パターンを
ウェーハに、このウェーハを上記行方向および上記列方
向に移動させながら、露光して、高解像度のパターン転
写を行う方法が用いられるようになっている。しかし、
この場合においても、レティクルの拡大パターンは、無
欠陥である必要がある。
び列方向にそれぞれ互いに順次隣接して電子線で描画し
て作製されたレティクルを用い、このレティクルの拡大
パターンを原寸パターンに縮小し、この原寸パターンを
ウェーハに、このウェーハを上記行方向および上記列方
向に移動させながら、露光して、高解像度のパターン転
写を行う方法が用いられるようになっている。しかし、
この場合においても、レティクルの拡大パターンは、無
欠陥である必要がある。
次に、電子線描画方法を用いた従来のレティクルの作製
方法の一例をその主要段階の状態を示す第１図ないし第
３図について説明する。
方法の一例をその主要段階の状態を示す第１図ないし第
３図について説明する。
まず、第１段階として、第１図（Ａ）に示す平面図およ
び第１図（Ｂ）に示す第１図（Ａ）のＩＢ−ＩＢ線での
断面図のように１ガラスなどの透明な板状体からなるマ
スク基板（１）の主面上にクロム被膜などのマスク被膜
（２）を形成し、次いで、このマスク被膜（２）の表面
上に電子線用レジスト膜（３）を成膜したのち、この電
子線用レジスト膜（３）にベーキング処理を施す０ 次に１第２段階として、第２図（Ａ）に示す平面図およ
び第２図（Ｂ）に示す第２図（Ａ）の■Ｂ−［ＩＢ線で
の断面図のように、マスク被膜（２）および電子線用レ
ジスト膜（３）が主面上に順次形成されたマスク基板（
１）を電子線描画装置（図示せず）の試料台上に載置し
、コンピュータで制御された電子線を一用いて、電子線
用レジスト膜（３）の表面部に互いに隣接した２行２列
の４個のＩＣチップ形成用の拡大チップパターンを描画
し側光するとともに１電子線用レジスト膜（３）の表面
の相対向する辺に沿う端縁中央部にそれぞれレティクル
使用時に用いるアライメント用のフィデューシャルマー
クを描画し露光する。次いで、この描画露光された電子
線用レジスト膜（３）Ｋ現儂処理を施して、この電子線
用レジスト膜（３）の未露光部分をマスク被膜（２）の
表面上から除去し、この電子線用レジスト膜（３）の霧
光部分である拡大チップレジストパターン（３ａ）およ
びフィデューシャルレジストマーク（３ｂ）をマスクＭ
Ｍ（２）の表面上に残し、ベーキング処理を行う。
び第１図（Ｂ）に示す第１図（Ａ）のＩＢ−ＩＢ線での
断面図のように１ガラスなどの透明な板状体からなるマ
スク基板（１）の主面上にクロム被膜などのマスク被膜
（２）を形成し、次いで、このマスク被膜（２）の表面
上に電子線用レジスト膜（３）を成膜したのち、この電
子線用レジスト膜（３）にベーキング処理を施す０ 次に１第２段階として、第２図（Ａ）に示す平面図およ
び第２図（Ｂ）に示す第２図（Ａ）の■Ｂ−［ＩＢ線で
の断面図のように、マスク被膜（２）および電子線用レ
ジスト膜（３）が主面上に順次形成されたマスク基板（
１）を電子線描画装置（図示せず）の試料台上に載置し
、コンピュータで制御された電子線を一用いて、電子線
用レジスト膜（３）の表面部に互いに隣接した２行２列
の４個のＩＣチップ形成用の拡大チップパターンを描画
し側光するとともに１電子線用レジスト膜（３）の表面
の相対向する辺に沿う端縁中央部にそれぞれレティクル
使用時に用いるアライメント用のフィデューシャルマー
クを描画し露光する。次いで、この描画露光された電子
線用レジスト膜（３）Ｋ現儂処理を施して、この電子線
用レジスト膜（３）の未露光部分をマスク被膜（２）の
表面上から除去し、この電子線用レジスト膜（３）の霧
光部分である拡大チップレジストパターン（３ａ）およ
びフィデューシャルレジストマーク（３ｂ）をマスクＭ
Ｍ（２）の表面上に残し、ベーキング処理を行う。
次に、第３段階として、第３図の平面図に示すよう゛に
１拡大チツプレジストパターン（３ａ）およびフィデュ
ーシャルレジストマーク（ｓｂ）をエツチングマスクに
用いた選択エツチング処理をマスク被膜（２）ｋ施して
、拡大チップレジストパターン（３ａ）およびフィデュ
ーシャルレジストマーク（３ｂ）ｆ［うわれていないマ
スク被膜（２）の部分をマスク基板（１）の表面上から
除去し、拡大チップレジストパターン（３ａ）オヨヒフ
イデューシャルレジストマーク（３ｂ）の直下のマスク
基板（１）の表面上の部分にそれぞれ拡大チップレジス
トパターン（３ａ）Ｋ対応する拡大チップパターン形成
用マスク被膜（２ａ）およびフィデューシャルレジスト
マーク（３ｂ）Ｋ対応するフィデューシャルマーク形成
用マスク被膜（２ｂ）を残す。次いで、これらのマスク
被膜（２ａ）および（２ｂ）の各表面上から拡大チップ
レジストパターン（３ａ）およびフィデューシャルレジ
ストマーク（３ｂ）を除去し、マスク基板（１）にベー
キング処理を施すと、この従来例の方法によるレティク
ルが得られる。
１拡大チツプレジストパターン（３ａ）およびフィデュ
ーシャルレジストマーク（ｓｂ）をエツチングマスクに
用いた選択エツチング処理をマスク被膜（２）ｋ施して
、拡大チップレジストパターン（３ａ）およびフィデュ
ーシャルレジストマーク（３ｂ）ｆ［うわれていないマ
スク被膜（２）の部分をマスク基板（１）の表面上から
除去し、拡大チップレジストパターン（３ａ）オヨヒフ
イデューシャルレジストマーク（３ｂ）の直下のマスク
基板（１）の表面上の部分にそれぞれ拡大チップレジス
トパターン（３ａ）Ｋ対応する拡大チップパターン形成
用マスク被膜（２ａ）およびフィデューシャルレジスト
マーク（３ｂ）Ｋ対応するフィデューシャルマーク形成
用マスク被膜（２ｂ）を残す。次いで、これらのマスク
被膜（２ａ）および（２ｂ）の各表面上から拡大チップ
レジストパターン（３ａ）およびフィデューシャルレジ
ストマーク（３ｂ）を除去し、マスク基板（１）にベー
キング処理を施すと、この従来例の方法によるレティク
ルが得られる。
ところで、この従来例の方法では、第２図に示した第２
段階において、現在の最高の技術を用いても、例えば約
１０ｃｍ角の大きさのマスク基板（１）の主面上に形成
されたマスク被膜（２）の表面上の拡大チップレジスト
パターン（３ａ）には数個のピンホールができるので、
このピンホールによって、第３図に示した第３段階にお
いて、マスク基板（１）の表面上に欠陥のある拡大チッ
プパターン形成用マスク被膜（２ａ）が形成されるから
、無欠陥パターンのレティクルを作製することができな
かった。従って、無欠陥パターンのレティクルを作製す
るためには、第３図に示した第３段階終了後において、
マスク被膜（２ａ）のピンホールによる欠陥部分を、金
属膜の蒸着などの何らかの方法で、修正する必要がある
。しかし、このようなピンホールによる欠陥部分の修正
Ｋｔｆ、多大の時間や手間がかかる上に、ｚ＜ターン寸
法が微小になれば、このピンホールによる欠陥部分の修
正歩留りが低下するという問題があった。
段階において、現在の最高の技術を用いても、例えば約
１０ｃｍ角の大きさのマスク基板（１）の主面上に形成
されたマスク被膜（２）の表面上の拡大チップレジスト
パターン（３ａ）には数個のピンホールができるので、
このピンホールによって、第３図に示した第３段階にお
いて、マスク基板（１）の表面上に欠陥のある拡大チッ
プパターン形成用マスク被膜（２ａ）が形成されるから
、無欠陥パターンのレティクルを作製することができな
かった。従って、無欠陥パターンのレティクルを作製す
るためには、第３図に示した第３段階終了後において、
マスク被膜（２ａ）のピンホールによる欠陥部分を、金
属膜の蒸着などの何らかの方法で、修正する必要がある
。しかし、このようなピンホールによる欠陥部分の修正
Ｋｔｆ、多大の時間や手間がかかる上に、ｚ＜ターン寸
法が微小になれば、このピンホールによる欠陥部分の修
正歩留りが低下するという問題があった。
この発明は、上述の問題点に鑑みてなされたもので、マ
スク基板の主面上に一形成されたマスク被膜の表面上に
、半導体チップ形成用の第１のレジストパターンを形成
し、更にこの第１のレジストパターン上にこの第１のレ
ジストパターンの形状と同一形状の第２のレジストパタ
ーンを重ね合わせて形成するととによって、ピンホール
によるパターン欠陥の極めて少ないパターンマスクを作
製する方法を提供することを目的とする。
スク基板の主面上に一形成されたマスク被膜の表面上に
、半導体チップ形成用の第１のレジストパターンを形成
し、更にこの第１のレジストパターン上にこの第１のレ
ジストパターンの形状と同一形状の第２のレジストパタ
ーンを重ね合わせて形成するととによって、ピンホール
によるパターン欠陥の極めて少ないパターンマスクを作
製する方法を提供することを目的とする。
以下、電子線描画法を用いたこの発明の一実施例のレテ
ィクルの作製方法を第１図ないし第７図について説明す
る。
ィクルの作製方法を第１図ないし第７図について説明す
る。
まず、第１段階として、第１図に示した従来例の第１段
階と同様に１マスク基板（１）の主面上にマスク被膜（
２）および電子線用レジスト膜（３）を順次形成する。
階と同様に１マスク基板（１）の主面上にマスク被膜（
２）および電子線用レジスト膜（３）を順次形成する。
次に１第２段階として、このように形成され九マスク基
板（１）を、第２図に示した従来例の第２段階と同様に
１電子線描画装置（図示せず）Ｋ挿入して、電子線用レ
ジスト膜（３）の表面部に２行２列のＩＣチップ形成用
の拡大チップパターンを描画露光し、電子線用レジスト
膜（３）の表面の相対向する辺に沿う端縁中央部にそれ
ぞれフィデューシャルマークを描画露光するとともに１
更に電子線用レジスト膜（３）の表面の、上記フィデュ
ーシャルマークが描画露光されている側の辺とは別の一
方の辺に沿う端縁中央部とこの辺に対向する他方の辺に
沿う端縁両側部とＫそれぞれ後述の段階において上記Ｉ
Ｃチップ形成用の拡大チップパターンに重ね合わせたパ
ターンを電子線描画するときに用いる十字形状のパター
ン位置合わせ用マークを描画露光する。次に、ｊｌｌＥ
Ｊ図の平面図に示すように１この描画露光された電子線
用レジスト膜（３）Ｋ現儂処理を施して、この電子線用
レジスト膜（３）の未露光部分をマスク被膜（セ）の表
面上から除去し、この電子線用レジスト膜（３）の露光
部分である拡大チップレジストパターン（３ａ）、フィ
デューシャルレジストマーク（３ｂ）およびパターン位
置合わせ用レジストマーク（３Ｃ）をマスク被膜（２）
の表面上に残し、ベーキング処理を行うと、第２図に示
した従来例の第２段階終了後の状態にパターン位置合わ
せ用レジストマーク（３Ｃ）が付加された状態になる。
板（１）を、第２図に示した従来例の第２段階と同様に
１電子線描画装置（図示せず）Ｋ挿入して、電子線用レ
ジスト膜（３）の表面部に２行２列のＩＣチップ形成用
の拡大チップパターンを描画露光し、電子線用レジスト
膜（３）の表面の相対向する辺に沿う端縁中央部にそれ
ぞれフィデューシャルマークを描画露光するとともに１
更に電子線用レジスト膜（３）の表面の、上記フィデュ
ーシャルマークが描画露光されている側の辺とは別の一
方の辺に沿う端縁中央部とこの辺に対向する他方の辺に
沿う端縁両側部とＫそれぞれ後述の段階において上記Ｉ
Ｃチップ形成用の拡大チップパターンに重ね合わせたパ
ターンを電子線描画するときに用いる十字形状のパター
ン位置合わせ用マークを描画露光する。次に、ｊｌｌＥ
Ｊ図の平面図に示すように１この描画露光された電子線
用レジスト膜（３）Ｋ現儂処理を施して、この電子線用
レジスト膜（３）の未露光部分をマスク被膜（セ）の表
面上から除去し、この電子線用レジスト膜（３）の露光
部分である拡大チップレジストパターン（３ａ）、フィ
デューシャルレジストマーク（３ｂ）およびパターン位
置合わせ用レジストマーク（３Ｃ）をマスク被膜（２）
の表面上に残し、ベーキング処理を行うと、第２図に示
した従来例の第２段階終了後の状態にパターン位置合わ
せ用レジストマーク（３Ｃ）が付加された状態になる。
しかるのち、第３段階として、第５図に第４図のマーマ
線に対応する線での断面図を示すように１拡大チツプレ
ジストパターン（３ａ）、フィデューシャルレジストマ
ーク（３１））およびノくターン位置合わせ用レジスト
マーク（３０）（マーク（２）および（３ｏ進第５図で
は図示せず〕を覆いマスク被膜（２）の表面上に電子線
用レジスト膜０１を成膜する０次いで、第４段階として
、この電子線用レジスト膜Ｉが成膜された状態のマスク
基板（１）を電子線描画装置に挿入し、電子線を走査し
て検知器を用いて、パターン位置合わせ用レジストマー
ク（３Ｃ）の位置を求め、このレジストマーク（３Ｃ）
の付値を基準にして、拡大チップレジストパターン（３
ａ）上の電子線用レジスト膜ＨＫ 、この拡大チップレ
ジストパターン（３ａや形状と同一形状のパターンを描
画露光する。次に、第６図に第４図のＶ−マｌ！ＩＫ対
応する線での断面図を示すように、この描画露光された
電子線用レジスト膜０１に現像処理を施して、この電子
線用レジストＭｆＪ３の未露光部分を、フィデューシャ
ルレジストマーク（３ｂ）上、パターン位置合わせ用レ
ジストマーク（３Ｃ）上〔マーク（３ｂ）および（３Ｃ
）は第６図では図示せず〕およびマスク被膜（２）の表
面上から除去、し、仁の電子線用レジス）ＪＩＩＯＩの
露光部分である拡大チップレジストパターン（３ａ）と
同一形状の第２のレジストパターン（１５ａ）を拡大チ
ップレジストパターン（３ａ）上に残し、ベーキング処
理を行う。次に、第５段階として、第７図の平面図に示
すように、第３図に示した従来例の第３段階と同様に、
第２のレジストパターン（１３ａ）が重ね合わされた拡
大チップレジストハターン（３ａ）、フィデューシャル
レジストマーク（３ｂ）およびパターン位置合わせ用レ
ジストマーク（３Ｃ）をエツチングマスクに用いた選択
エツチング処理をマスク被ＩＩ （２）に施して、拡大
チップレジストハターン（３ａ）、フィデューシャルレ
ジストマーク（３１））およびパターン位置合わせ用レ
ジストマーク（３Ｃ）で覆うわれていないマスク被膜（
２）の部分をマスク基板（１）の表面上から除去し、拡
大チップレジストパターン（３ａ）、フィデューシャル
レジストマーク（３ｂ）およびパターン位置合わせ用レ
ジ、ストマーク（３Ｃ）の直下のマスク基板（１）の表
面上の部分にそれぞれ拡大チップレジストパターン（３
ａ）Ｉｃ対応する拡大チップパターン形成用マスク被膜
（２ａ）、フィデューシャルレジ・ストマーク（ｓｂ）
Ｋ対応するフィデューシャルマーク形成用マスク被膜（
２ｂ）およびパターン位置合わせ用レジストマーク（３
Ｃ）に対応するパターン位置合わせマーク形成用マスク
被膜（２Ｃ）を残す。次いで、これらのマスク被膜（２
ａχ（２ｂ）および（２ｏ）の表面上からそれぞれ第２
のレジストパターン（１３ａ）が重ね合わされた拡大チ
ンプレシストパターン（３ａ）、フィデューシャルレジ
ストマーク（３ｂ）およびパターン位置合わせ用レジス
トマーク（３Ｃ）を除去し、マスク基板（１）Ｋベーキ
ング処理を施すと、この実施例の方法によるレティクル
が得られる。
線に対応する線での断面図を示すように１拡大チツプレ
ジストパターン（３ａ）、フィデューシャルレジストマ
ーク（３１））およびノくターン位置合わせ用レジスト
マーク（３０）（マーク（２）および（３ｏ進第５図で
は図示せず〕を覆いマスク被膜（２）の表面上に電子線
用レジスト膜０１を成膜する０次いで、第４段階として
、この電子線用レジスト膜Ｉが成膜された状態のマスク
基板（１）を電子線描画装置に挿入し、電子線を走査し
て検知器を用いて、パターン位置合わせ用レジストマー
ク（３Ｃ）の位置を求め、このレジストマーク（３Ｃ）
の付値を基準にして、拡大チップレジストパターン（３
ａ）上の電子線用レジスト膜ＨＫ 、この拡大チップレ
ジストパターン（３ａや形状と同一形状のパターンを描
画露光する。次に、第６図に第４図のＶ−マｌ！ＩＫ対
応する線での断面図を示すように、この描画露光された
電子線用レジスト膜０１に現像処理を施して、この電子
線用レジストＭｆＪ３の未露光部分を、フィデューシャ
ルレジストマーク（３ｂ）上、パターン位置合わせ用レ
ジストマーク（３Ｃ）上〔マーク（３ｂ）および（３Ｃ
）は第６図では図示せず〕およびマスク被膜（２）の表
面上から除去、し、仁の電子線用レジス）ＪＩＩＯＩの
露光部分である拡大チップレジストパターン（３ａ）と
同一形状の第２のレジストパターン（１５ａ）を拡大チ
ップレジストパターン（３ａ）上に残し、ベーキング処
理を行う。次に、第５段階として、第７図の平面図に示
すように、第３図に示した従来例の第３段階と同様に、
第２のレジストパターン（１３ａ）が重ね合わされた拡
大チップレジストハターン（３ａ）、フィデューシャル
レジストマーク（３ｂ）およびパターン位置合わせ用レ
ジストマーク（３Ｃ）をエツチングマスクに用いた選択
エツチング処理をマスク被ＩＩ （２）に施して、拡大
チップレジストハターン（３ａ）、フィデューシャルレ
ジストマーク（３１））およびパターン位置合わせ用レ
ジストマーク（３Ｃ）で覆うわれていないマスク被膜（
２）の部分をマスク基板（１）の表面上から除去し、拡
大チップレジストパターン（３ａ）、フィデューシャル
レジストマーク（３ｂ）およびパターン位置合わせ用レ
ジ、ストマーク（３Ｃ）の直下のマスク基板（１）の表
面上の部分にそれぞれ拡大チップレジストパターン（３
ａ）Ｉｃ対応する拡大チップパターン形成用マスク被膜
（２ａ）、フィデューシャルレジ・ストマーク（ｓｂ）
Ｋ対応するフィデューシャルマーク形成用マスク被膜（
２ｂ）およびパターン位置合わせ用レジストマーク（３
Ｃ）に対応するパターン位置合わせマーク形成用マスク
被膜（２Ｃ）を残す。次いで、これらのマスク被膜（２
ａχ（２ｂ）および（２ｏ）の表面上からそれぞれ第２
のレジストパターン（１３ａ）が重ね合わされた拡大チ
ンプレシストパターン（３ａ）、フィデューシャルレジ
ストマーク（３ｂ）およびパターン位置合わせ用レジス
トマーク（３Ｃ）を除去し、マスク基板（１）Ｋベーキ
ング処理を施すと、この実施例の方法によるレティクル
が得られる。
この実施例の方法では、拡大チップレジストパターン（
３ａ）Ｋできるピンホールの位置と、仁の拡大チップレ
ジストパターン（３ａ）上に重ね合わせて形成された第
２のレジストパターン（１３ａ）にできるピンホールの
位置とが一致することは極めてまれであるので、この第
２のレジストパターン（ｌム）が重ね合わされた拡大チ
ップレジストパターン（３ａ）をエツチングマスクに用
いた選択エツチングで形成された拡大チップパターン形
成用マスク被膜（２ａ）にはほとんどピンホールがなく
、ピンホールによるパターン欠陥の極めて少ないレティ
クルを得ることができる。
３ａ）Ｋできるピンホールの位置と、仁の拡大チップレ
ジストパターン（３ａ）上に重ね合わせて形成された第
２のレジストパターン（１３ａ）にできるピンホールの
位置とが一致することは極めてまれであるので、この第
２のレジストパターン（ｌム）が重ね合わされた拡大チ
ップレジストパターン（３ａ）をエツチングマスクに用
いた選択エツチングで形成された拡大チップパターン形
成用マスク被膜（２ａ）にはほとんどピンホールがなく
、ピンホールによるパターン欠陥の極めて少ないレティ
クルを得ることができる。
この実施例では、拡大チップレジズトパターン（３ａ）
に重ね合わされる第２のレジストパターン（１３ａ）を
電子線用レジストＭ（１１に電子線描画する際の基準に
、３個の十字形状のパターン位置合わせ用レジストマー
ク（３ｃ）を用いたが、これは第２のレジストパターン
（１３ａ）を電子線用レジスト膜０鴫に電子線描画する
際の基準になり得るものであれば、その形状、個数ＫＦ
ｉ制限がない。また、この実施例では、電子線描画法を
用いる場合について述べたが、この発明はイオンビーム
描画法を用いる場合にも適用することができる。
に重ね合わされる第２のレジストパターン（１３ａ）を
電子線用レジストＭ（１１に電子線描画する際の基準に
、３個の十字形状のパターン位置合わせ用レジストマー
ク（３ｃ）を用いたが、これは第２のレジストパターン
（１３ａ）を電子線用レジスト膜０鴫に電子線描画する
際の基準になり得るものであれば、その形状、個数ＫＦ
ｉ制限がない。また、この実施例では、電子線描画法を
用いる場合について述べたが、この発明はイオンビーム
描画法を用いる場合にも適用することができる。
なお、これまで、レティクルの作製方法を例にとり述べ
九が、この発′明はこれに限らず、原寸パターン脅スク
の作製方法にも適用することができるＯ 以上、・説明したように１この発明のパターンマスクの
作製方法では、マスク基板の主面上に形成されたマスク
被膜の表面上に半導体チップ形成用の第１のレジストパ
ターンを形成し、更にこの第１のレジストパターン上に
この第１のレジストパターンの形状と同一形状の第２の
レジストパターンを重ね合わせて形成するので、上記第
１のレジストパターンにできるピンホールの位置と上記
第１のレジストパターン上に重ね合わせて形成された上
記第２のレジストパターンにできるピンホールの位置と
が一致することが極めてまれである〇従って、上記第２
のレジストパターンが重ね合わされた上記第１のレジス
トパターンをエツチングマスクに用いた選択エツチング
処理を上記マスク被膜に施して形成された半導体チップ
形成用マスク被膜には＃ミとんどピンホールがなく、ピ
ンホールによるパターン欠陥の極めて少ないパターンマ
スクを得ることができる。
九が、この発′明はこれに限らず、原寸パターン脅スク
の作製方法にも適用することができるＯ 以上、・説明したように１この発明のパターンマスクの
作製方法では、マスク基板の主面上に形成されたマスク
被膜の表面上に半導体チップ形成用の第１のレジストパ
ターンを形成し、更にこの第１のレジストパターン上に
この第１のレジストパターンの形状と同一形状の第２の
レジストパターンを重ね合わせて形成するので、上記第
１のレジストパターンにできるピンホールの位置と上記
第１のレジストパターン上に重ね合わせて形成された上
記第２のレジストパターンにできるピンホールの位置と
が一致することが極めてまれである〇従って、上記第２
のレジストパターンが重ね合わされた上記第１のレジス
トパターンをエツチングマスクに用いた選択エツチング
処理を上記マスク被膜に施して形成された半導体チップ
形成用マスク被膜には＃ミとんどピンホールがなく、ピ
ンホールによるパターン欠陥の極めて少ないパターンマ
スクを得ることができる。
第１図（Ａ）は電子線描画方法を用いた従来のレティク
ルの作製方法の一例の第１段階の状態を示す平面図、第
１図（Ｂ）は第１図（Ａ）のＩＢ−ＩＢ線での断面図、
第２図（Ａ）は上記従来例の第２段階の状態を示す平面
図、第２図（功は＃Ｉ２図（Ａ）のＩＩＢ−■Ｂ線での
断面図、３１３図は上記従来例の第３段階の状態を示す
平面図、第４図はこの発明の一実施例の第２段階の状態
を示す平面図、第５図は上記実施例の第３段階の状態を
示す第４図のｖ−ｖ線に対応する線での断面図、第６図
は上記実施例のｊ１４段階の状ａｔ示す第４図のＶ−マ
線に対応する線での断面図、第７図は上記実施例の第５
段階の状態を示す平面図である。 図におもて、（１）はマスク基板、（２）はマスク被膜
、（２ａ）は拡大チップパターン形成用マスク被膜（半
導体チップ形成用マスク被膜）、（２ｅ）Ｈパターン欠
陥合わせマーク形成用マスク被膜％ （３１Ｌ）は拡大
チップレジストパターン（半導体チップ形成用の第１の
レジストパターン）、（３０）はパターン位置合わせ用
レジストマーク、（ＩＩＩは電子線用レジスト膜（荷電
ビーム用レジスト膜）、（１３ａ）は第２のレジストパ
ターンである□ なお、図中同一符号はそれぞれ同一もしくけ相蟲部分を
示す。 第１図 第２図 第３図 ａ 第４図 第５図 第６図 第７図 手続捕正書（自発） 特許庁長官殿 １、事件の表示 特願昭５１６−１！５５２８０
号２、発明の名称 パターンマスクの作製方法３、
補正をする者 事件との関係 特許出願人 ５ 補正の対象 明細書の発明の詳細な説明の欄 ６ 補正の内容 （１）明細書の第６頁第１５行〜第１６行および第１２
頁第５行に「樫うわれていない」とあるのを「覆われて
いない」と訂正する。 以上 −２（
ルの作製方法の一例の第１段階の状態を示す平面図、第
１図（Ｂ）は第１図（Ａ）のＩＢ−ＩＢ線での断面図、
第２図（Ａ）は上記従来例の第２段階の状態を示す平面
図、第２図（功は＃Ｉ２図（Ａ）のＩＩＢ−■Ｂ線での
断面図、３１３図は上記従来例の第３段階の状態を示す
平面図、第４図はこの発明の一実施例の第２段階の状態
を示す平面図、第５図は上記実施例の第３段階の状態を
示す第４図のｖ−ｖ線に対応する線での断面図、第６図
は上記実施例のｊ１４段階の状ａｔ示す第４図のＶ−マ
線に対応する線での断面図、第７図は上記実施例の第５
段階の状態を示す平面図である。 図におもて、（１）はマスク基板、（２）はマスク被膜
、（２ａ）は拡大チップパターン形成用マスク被膜（半
導体チップ形成用マスク被膜）、（２ｅ）Ｈパターン欠
陥合わせマーク形成用マスク被膜％ （３１Ｌ）は拡大
チップレジストパターン（半導体チップ形成用の第１の
レジストパターン）、（３０）はパターン位置合わせ用
レジストマーク、（ＩＩＩは電子線用レジスト膜（荷電
ビーム用レジスト膜）、（１３ａ）は第２のレジストパ
ターンである□ なお、図中同一符号はそれぞれ同一もしくけ相蟲部分を
示す。 第１図 第２図 第３図 ａ 第４図 第５図 第６図 第７図 手続捕正書（自発） 特許庁長官殿 １、事件の表示 特願昭５１６−１！５５２８０
号２、発明の名称 パターンマスクの作製方法３、
補正をする者 事件との関係 特許出願人 ５ 補正の対象 明細書の発明の詳細な説明の欄 ６ 補正の内容 （１）明細書の第６頁第１５行〜第１６行および第１２
頁第５行に「樫うわれていない」とあるのを「覆われて
いない」と訂正する。 以上 −２（
Claims (1)
- （１） マスク基板の主面上に形成されたマスク被膜
の表面上に半導体チップ形成用の第１のレジストパター
ンとパターン位置合わせ用レジストマークとを形成する
第１の工程、上記第１のレジストパターンと上記パター
ン位置合わせ用レジストマークとを機い上記マスク被膜
の上記表面上に荷電ビーム用レジスト膜を成膜する第２
の工程、上記パターン位置合わせ用レジストマークを基
準にして上記第１のレジストパターン上の上記荷電ビー
ム用レジスト膜に上記第１のレジストパターンの形状と
同一形状のパターンを荷電ビームを用いて描画露光する
第３の至程、この描画露光された上記荷電ビーム用レジ
スト膜に現像処理を施して上記荷電ビーム用レジスト膜
の未露光部分を上記ノくターン位置合わせ用レジストマ
ークの表面上と上記マスク被膜の表面上とから除去し上
記荷電ビーム用しジスト属の露光部分である上記第１の
レジストパターンの形状と同一形状の第２のレジストパ
ターンを上記第１のレジストパターン上に残してベーキ
ング処理を行う第４の工程、上記第２のレジストパター
ンが重ね合わされた上記第１のレジストパターンと上記
パターン位置合わせ用レジストマークとをエツチングマ
スクに用いた選択エツチングＩＩＪＩＩｌを上記マスク
被膜に施して上記第１のレジストパターンと上記パター
ン位置合わせ用レジストマークとで覆うわれていない上
記マスク被膜の部分を上記マスク基板の表面上から除去
し上記第１のレジストパターンおよび上記パターン位置
合わせ用レジストマークの直下の上記マスク基板の表面
上の部分にそれぞれ上記第１のレジストパターンに対応
する半導体チップ形成用マスク被膜、および上記パター
ン位置合わせ用レジストマークに対応するパターン位置
合わせマーク形成用マスク被膜を残す第５の工程、並び
に上記半導体チップ形成用マスク被膜、および上記バタ
ー／位置合わせマーク形成用マスク被膜の表面上からそ
れぞれ上記第２のレジストパターンが重ね合わされた上
記第１のレジストパターンおよび上記パターン位置合わ
せ用レジストマークを除去しベーキング処理を行う第６
の工程を備えたパターンマスクの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135230A JPS5835538A (ja) | 1981-08-27 | 1981-08-27 | パタ−ンマスクの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135230A JPS5835538A (ja) | 1981-08-27 | 1981-08-27 | パタ−ンマスクの作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835538A true JPS5835538A (ja) | 1983-03-02 |
| JPS6215854B2 JPS6215854B2 (ja) | 1987-04-09 |
Family
ID=15146848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135230A Granted JPS5835538A (ja) | 1981-08-27 | 1981-08-27 | パタ−ンマスクの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835538A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842233A (ja) * | 1981-09-07 | 1983-03-11 | Mitsubishi Electric Corp | パタ−ンマスクの作製方法 |
| JPS60176040A (ja) * | 1984-02-23 | 1985-09-10 | Toppan Printing Co Ltd | シヤドウマスク用パタ−ン版の製造方法 |
| JPS60176041A (ja) * | 1984-02-23 | 1985-09-10 | Toppan Printing Co Ltd | シヤドウマスク用パタ−ン版の製造方法 |
-
1981
- 1981-08-27 JP JP56135230A patent/JPS5835538A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842233A (ja) * | 1981-09-07 | 1983-03-11 | Mitsubishi Electric Corp | パタ−ンマスクの作製方法 |
| JPS6235101B2 (ja) * | 1981-09-07 | 1987-07-30 | Mitsubishi Electric Corp | |
| JPS60176040A (ja) * | 1984-02-23 | 1985-09-10 | Toppan Printing Co Ltd | シヤドウマスク用パタ−ン版の製造方法 |
| JPS60176041A (ja) * | 1984-02-23 | 1985-09-10 | Toppan Printing Co Ltd | シヤドウマスク用パタ−ン版の製造方法 |
| JPS6319861B2 (ja) * | 1984-02-23 | 1988-04-25 | Toppan Printing Co Ltd | |
| JPS6319860B2 (ja) * | 1984-02-23 | 1988-04-25 | Toppan Printing Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6215854B2 (ja) | 1987-04-09 |
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