JPS5842233A - パタ−ンマスクの作製方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は微細パターンを有する半導体集積回路装置（
工Ｃ）などの半導体チップＣ以下「チップ」と呼ぶ）を
調造する際のパターン転写に用いるパターンマスクを作
製する方法に関するものである。

以下、：ＩＣチップを製造する際に用いるパターンマス
クを例にとル説明する。

Ｘａテップの製造歩留シを向上宮せるためｋは、ＩＣチ
ップのパターンの欠陥を低減させることが必賛である。

特に、工０チップを製造する際のパターン転写に用いる
パターンマスクのパターンの欠陥は、ＩＣチップを形成
するすべての半導体ウェーハ（以下「ウェーハ」と呼ぶ
）Ｋ転写されるので、このパターンマスクのパターンの
欠陥を低減させることは、工Ｃチップの製造歩留ｉｏ内
向上大きな効果がめる。

パターンマスクには、ＩＣチップのパターンと同一のパ
ターン（以下「原寸パターン」と呼ぶ）を有しウェーハ
にこの原寸パターンを露光してパターン転写を行う原寸
パターンマスクド、原寸パターンの６〜１０倍の拡大パ
ターンを有しウェーハにこの拡大パターンを縮小露光し
てパターン転写を行５拡大パターンマスク（以下「レテ
ィクル」と呼ぶ）とがめる〇 最近、複数個のＩＣチップの拡大パターンが行方向およ
び列方向にそれぞれ互いＫＪｉ次隣接して電子線で描画
して作製されたレティクルを用い、このレティクルの拡
大パターンを原寸パターンに縮小し、この原寸パターン
をウェーハに、このウェーハを上記行方向および上記列
方向に移動させながら、露光して、高解像度のパターン
転写を行う方法が周込られるようＫなっている。しかし
、この場合においても、レティクルの拡大パターンは、
無欠陥である必要がある。

次に、電子Ｓ描画方法を用い喪従来のレティクルの作製
方法の一例をその主要段階の状態を示す第１図ないし第
３図について説明する。

壕ず、第１段階として、第１図（Ａ）　ＩＣ示す平面図
および第１図（１））に示す第１図（Ａ）のＩ　Ｂ−Ｉ
　Ｂ　Ｍでの断面図のように１ガラスなどの透明な板状
体からなるマスク基板（１）の主面上にクロム被膜など
のマスク被膜（２）を形成し、次いで、このマスク被膜
（２）の表面上に電子線用レジスト膜（３）を成膜した
のち、この電子線用レジス）Ｍ（３）Ｋベーキング処理
を施すＯ 次に１第２段階として、第２図（Ａ）Ｋ示す平面図およ
び第２図（→に示す第２図（４）の［Ｂ−ｌＢ線での断
面図のように１マスク被膜（２）および電子線用レジス
ト膜（３）が主面上に順次形成されたマスク基板（１）
を電子線描画装置（図示せず）の試料台上に載置し、コ
ンピュータで制御され走電子線を用いて、電子線用レジ
スト膜（３）の表面部に互いに隣接した２行２列の４個
のＩＣチップ形成用の拡大チップパターンを描画し露光
するとともに、電子線用レジスト膜（３）の表面の相対
向する辺に沿う端縁中央部にそれぞれレティクル使用時
に用いるアクイメント用のフィデューシャルマークを描
画し露光する０次いで、この描画露光された電子線用レ
ジスト膜（３）Ｋ現像処理を施して、この電子線用レジ
スト膜（３）の未露光部分をマスク被膜（２）の表面上
から除去し、この電子線用レジスト膜（３）の露光部分
である拡大チップレジストパターン（３ａ）およびフィ
ｆｚ−シャルレジストマーク（３１））をマスク被ＩＫ
　（２）の表面上に残し、べ一中ング鵡理を行う０次に
１第３Ｒ階として、第３図の平面図に示すように１拡大
チツプレジストパターン（３ａ）およびフィデューシャ
ルレジストマーク（３１））ｔ−エツチングマスクに用
いた選択エツチング処理をマスク被膜（２）Ｋ施して、
拡大チップレジストパターン（３ａ）およびフィデュー
シャルレジストマーク（３ｂ）で覆うわれていないマス
ク被ｊｌｌ（２）の部分をマスク基板（１）の表面上か
ら除去し、拡大チップレジストパターン（Ｓｍ）および
フィデューシャルレジストマーク（３１））の直下のマ
スク基板（１）の表面上の部分にそれぞれ拡大チップレ
ジストパターン（３ａ）Ｋ対応する拡大チンプパターン
形成用マスク被ｊｌ（２ａ）およびフイデュ−シャルレ
ジストマーク（３ｂ）ｉ（対応するフィデューシャルマ
ーク形成用マスク被膜（２ｂ）を残すα次いで、これら
のマスク被膜（２ａ）および（２ｂ）　／Ｊ各各面面上
ら拡大チップレジストパターン（３ａ）およびフィデュ
ーシャルレジストマーク（ｓｂ）を除去Ｌ、マスク基板
（１）　Ｋベーキング処理を施すと、この従来例の方法
によるレティクルが得られる。

ところで、この従来例の方法では、ｌＦ、２図に示した
第２段階において、現在の最高の技術を用いても、例え
ば約ｌｏａｍ角の大きさのマスク基板（１）の主面上く
形成されたマスク被膜（２）の表面上の拡大チップレジ
ストパターン（３ａ）には数個のピンホールができるの
で、このピンホールによって、第３図に示し九Ｍ３段階
において、マスク基板（１）の表面上に欠陥のめる拡大
チップパターン形成用マスク被膜（２ａ）が形成される
から、無欠陥パターンのレティクルを作製することがで
きなかった。従って、無欠陥パターンのレティクルを作
製するためには、第３図に示した第３段階終了後におい
て、マスク被膜（２ａ）のピンホールによる欠陥部分を
、金属層の蒸着などの何らかの方法で、修正する必ｌ！
がめる。しかし、このようなピンホールによる欠陥部分
の修正には、多大の時間や手間がががる上に、パターン
寸法が微小になれば、このピンホールによる欠陥部分の
修正歩留りが低下するという問題があった。

この発明は、上述の問題点に艦みてなされたもので、マ
スク基板の主面上に形成されたマスク被膜の表面上に１
半導体チップ形成用の第１のレジストパターンを形成し
、更にこの第１のレジストパターン上にこの第１のレジ
ストパターンの形状と実質的に同一形状でパターンを形
成する線（点を含む）の幅が小さい第２のレジストパタ
ーンを重ね合わせて形成することＫよって、ピンホール
によるパターン欠陥の極めて少ないパターンマスクを作
製する方法を提供することを目的とする。

以下、電子線描画法を用いたこの発明の一実施例のレテ
ィクルの作製方法をＪｌ１図ないし第７図について説明
する。

まず、！！１段階として、第１図に示した従来例の第１
段階と同様Ｋ、マスク基板（１）の主面上にマスク被膜
（２）および電子線用レジスト膜（３）を順次形成する
。次に、第２段階として、このように形成されたマスク
基板（１）を、第２図に示した従来例の第２段階と同様
Ｋ、電子線描画装置（図示せず）ｋ挿入して、電子線用
レジスト膜（３）の表面部に２行２列の工Ｏチップ形成
用のｔａｉｏ拡大チ拡大バンプパターン露光し、電子線
用レジスト膜（３）の表面の相対向する辺に沿う端縁中
央部にそれぞれフィデューシャルマークを描画露光する
とともに、更に電子線用レジスト膜（３）の表面の、上
記フィデューシャルマークが描画露光されている側の辺
とは別の一方の辺に沿う端縁中央部とこの辺に対向する
他方の辺に沿う端縁両側部とにそれぞれ後述の段階にお
いて上記第１の拡大チップパターンに重ね合わせたパタ
ーンを電子線描画するときに用いる十字形状のパターン
位置合わせ用マークを描画露光する。次に、１８４図の
平面図に示すように、この描画露光された電子線用レジ
スト膜（３）Ｋ現像処理を施して、この電子線用レジス
ト膜（３）の未露光部分をマスク被膜（２）の表面上か
ら除去し、この電子線用レジスト膜（８）の露光部分で
めるＭｌの拡大チップレジストパターン（３！Ｌ）、フ
ィデューシャルレジストマーク（３ｂ）およびパターン
位置合わせ用レジストマーク（３Ｃ）をマスク被膜（２
）の表面上に！し、ベーキング外層を行うと、第２図に
示した従来例の第２段階終了後の状態にパターン位置合
わせ用レジストマーク（３Ｃ）が付加された状態になる
ｏしかるのち、第３段階として、７１５図に第４図のＶ
−マ線に対応する線での断面図を示すように１第１の拡
大チップレジストパターン（３ａ）、フィデューシャル
レジストマーク（３１））およびパターン位置合わせ用
レジストマーク（３（り（マーク（３ｂ）および（３ａ
は第５図では図示せず）を覆いマスク被膜（２）の表面
上に電子線用レジスト膜ｔｔＳを成膜する０次いで、第
４段階として、この電子線用レジスト膜ａ場が成膜され
た状態のマスク基板（１）を電子線描画装置に挿入し、
電子線を走査して検知器を用いて、パターン位置合わせ
用レジストマーク（３Ｃ）の位置を求め、このレジスト
マーク（３０）の位置を基準にして、第１の拡大チップ
レジストパターン（３ａ）上の電子線用レジストｍａ場
に、この第１の拡大チップレジストパターン（３ａ）の
形状と実質的に同一形状でパターンを形成する線（点を
含む）の幅が小さい第２の拡大チップパター／を描画露
光する０次に、この描画露光された電子線用レジスト膜
■に現像処理を施して、この電子線用レジスト膜（Ｉ場
の未鱈光部分をフィデューシャルレジストマーク（３ｂ
）上、パターン位置合わせ用レジストマーク（３Ｃ）上
およびマスク被膜（２）の表面上から除去し、第６図の
拡大チップレジストパターンの拡大平面図に示すように
１一点鎖線で示す第２の拡大チップレジストパターン（
１３ａ）を第１の拡大チップレジストパターン（３ａ）
上に重ね合わせて残し、ベーキング処理を行う０次に１
第５段階として、第７図の平面図に示すように、第３図
に示した従来例の第３段階と同様に、第２のレジストパ
ターン（１３ａ）が重ね合わされたｗ＆１の拡大チップ
レジストパターン（３ａ　）、フィデューシャルレジス
トマーク（３ｂ）およびバター？位置合わせ用レジスト
マーク（３０）をマスク被膜（２）に施して、第１の拡
大チンプレジス）　パルーン（３ａ）、フィデューシャ
ルレジストマーク（３１））およびパターン位置合わせ
用レジストマーク（３Ｃ）で覆うわれていないマスク被
膜（２）の部分をマスク基板（１）の表面上から除去し
、第１の拡大チップレジストパターン（３３）、フィデ
ューシャルレジストマーク（３ｂ）およびパターン位置
合わせ用レジストマーク（３ｃ）の直下のマスク基板（
１）の表面上の部分にそれぞれ第１の拡大チップレジス
トパターン（３ａ）に対応する拡大テンプパターン形成
用マス／　被Ｋ　（２ａ）、７　イテューシャルレジス
トマーク（３ｂ）Ｋ対応するフィデューシャルマーク形
成用マスク被膜（２ｂ）およびパターン位置合わせ用レ
ジストマーク（３０）Ｋ対応するパターン位置合わせマ
ーク形成用マスク被膜（２Ｇ）を残す。次いで、これら
のマスク被膜（２ａ）、（２ｂ）および（２ｃ）の課面
上からそれぞれ第２の拡大チップレジストパターン（ｍ
）が重ね合わされたＩｌｌの拡大チンプレシストパター
ン（３＆）、フィデューシャルレジストマーク（３ｂ）
およびパターン位置合わせ用レジストマーク（３Ｃ）を
除去し、マスク基板（１）にベーキング処理を施すと、
この実施例の方法によるレティクルが得られる０ この実施例の方法では、第１の拡大チップレジストパタ
ーン（３ａ）にできるピンホールの位置と、この第１の
拡大チンプレジストノくターン（３ａ）上に重ね合わせ
て形成された第２のレジスト膜（ターン（１３ａ）にで
きるピンホールの位置とが一致することは極めてまれで
あるので、この第２のレジストパターン（１３ａ）が重
ね合わされた第１の拡大チップレジストパターン（３＆
）をエツチングマスクに用いた選択エツチングで形成さ
れたマスク被膜（２ａ）にはほとんどピンホールがなく
、ピンホールによるパターン欠陥の極めて少ないレティ
クルを得ることができる。なお、その上、例えば第２の
拡大ｆｙプレシストパターン（１３ａ）のノくターンを
形成する線（点を含む）の幅が第１の拡大チップレジス
トパターン（３ａ）のノ（ターンを形成するｍ（点を含
む）の幅より１μｍ程度小さくしておけば、マスク基板
（１）の温度変化による伸び縮み、第２の拡大チップレ
ジストパターン（１３ａ）の電子線用レジスト膜輌への
描画露光時に生ずる第１の拡大チップレジストパターン
（３ａ）との重ね合わせ誤差などによって、第２の拡大
チップレジスト膜くターン（１３ａ）が第１の拡大チン
プレジストノくターン（３ａ）に対して０．５Ｇｍ　程
度位置ずれしても、この位置ずれによって第２の拡大チ
ップレジスト膜（ターン（１３ａ）のパターンを形成す
るＩｉ［（点を含む）が第１の拡大チップレジスト膜く
ターン（３ａ）のノくターンを形成する線（点を當む）
の幅内から外へはみ出すこと７５玉なく、第１の拡大チ
ップレジスト膜（ターン（３ａ）の第２の拡大チップレ
ジスト膜くターン（１３ａ）との重ね合わせＫよ逮変形
を防止するための重ね合わせマージンを得ることができ
る０ この実施例では、第１の拡大チップレジストツクターン
（３ａ　）Ｋ重ね合わされる第２の拡大チンプレシスト
パターン（１３ａ）を電子線用レジスト膜θ場に電子線
１！画する際の基準に、３個の十字状のノくターン位置
合わせ用レジストマーク（３Ｃ）を用いたｉｓ、これは
１ｇ２の拡大チンプレシストパターン（１３ｍ）を電子
線用レジスト膜θ′４に電子線描画する際の基準になり
得るものであれば、その形状、個数には制限がない。ま
た、この実施例では、電子線描画法を用いる場合につい
て述べたが、この発明はイオンビーム描画法を用いる場
合にも適用することができる。

なお、これまで、レティクルの作製方法を例にとシ述べ
たが、この発明はこれに限らず、原寸パターンマスクの
作製方法にも適用することができる０ 以上、説明したように１この発明のパターンマスクの作
製方法では、マスク基板の主面上に形成されたマスク被
膜の表面上に半導体チップ形成用の第１のレジストパタ
ーンを形成し、更にこの第１のレジストパターン上に１
この第１のレジストパターンの形状と実質的に同一形状
でパターンを形成する線（点を含む）の幅が小さい第２
のレジストパターンを重ね合わせて形成するので、上記
第１のレジストパターンにできるピンホールの位置と上
記第２のレジストパターンにできるピンホールの位置と
が一致することが極めてまれである。

従って、上記第２のレジストパターンが重ね合わされた
上記第１のレジストパターンをエツチングマスクに用い
九選択エツチング処理を上記マスク被膜に施して形成さ
れた半導体チップ形成用マスク被膜にはほとんどピンホ
ールがなく、ピンホールによるパターン欠陥の極めて少
ないパターンマスクを得ることができる。しかも、上記
マスク基板の温度変化による伸び縮み、上記第２のレジ
ストパターンの上記Ｎ１のレジストパターンへの重ね合
わせ誤差などによって、上記第２のレジストパターンが
上記第１のレジストパターンに対して位置ずれしても、
この位置ずれによって上記第２のレジストパターンのパ
ターンを形成する線（点を含む）が上記ｊｌｌのレジス
トパターンのパターンを形成する線（点を含む）の幅内
から外へはみ出すむとがなく、上記第１のレジストパタ
ーンの上記第２のレジストパターンとの重ね合わせによ
る変形を防止するための重ね合わせマージンを得ること
かできる。

【図面の簡単な説明】

第１図（４）は電子線描画方法を用いた従来のレティク
ルの作製方法の一例の第１段階の状態を示す平面図、第
１図（Ｂ）は第１図（Ａ）の１Ｂ−ｉＢ線での断面図、
第２図（ム）は上記従来例の第２段階の状態を示す平面
図、１ｇ２図（Ｂ）は第２図（３）の■Ｂ−ｌＢ線での
断面図、第３図は上記従来例の第３の段階の状態を示す
平面図、第４図はこの発明の一実施例の第２段階の状態
を示す平面図、第５図は上記実施例の第３段階の状態を
示す＃Ｉ４図のＶ−ＶＭＫ対応する線での断面図、ｆａ
Ｇ図は上記実施例のｆｓ４段階における拡大チップレジ
ストパターンの状態を示す拡大平面図、第７図は上記実
施例の第５段階の状態を示す平面図である。 図において、（１）はマスク基板、（２）はマスク被膜
、（２ａ）は拡大チップパターン形成用マスク被膜（半
導体チップ形成用マスク被膜）、（２Ｃりはパターン位
置合わせマーク形成用マスク被膜、（３ａ）は第１の拡
大チップレジストパターン（Ａｌｌのレジストパターン
）、（３０）はパターン位置合わせ用レジストマーク、
霞は電子線用レジスト膜（荷電ビーム用レジスト膜）、
（１３ａ）は第２の拡大チップレジストパターン（第２
のレジストパターン）である。 なお、図中同一符号はそれぞれ同一もしくは和尚部分を
示す。 代理人　葛野信　−（外１名） 第１図 第２図 第３図 ２を 第４１図 第５図 第６図 第７図 手続補正書（自発） 特許庁長官殿 １、事件Ｏ表示特１ｉ１Ｍ（”−”０６１４号２、発明
の名称　　　パターンマスクの作製方法３、補正をする
者 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄。 ６、補正の内容 （１）　明細書の特許請求の範囲を全文別紙のとお９に
訂正する。 （２）明細書の第７頁第５行〜第６行に「除去しマスク
基板ｆｌ＋にベーキング処理を施すと」とあるのを「除
去すると」と訂正する。 （３）　　同、第１２頁第５行に「覆うゎれて」とある
のを「覆われて」と訂正する。 ７、添付書類の目録 訂正後の特許請求の範囲を示す書面　　　　１通以上 特許請求の範囲 １０　　マスク基板の主面上に形成されたマスク被膜の
表面上に半導体チップ形成用の第１のレジストパターン
とパターン位置合わせ用レジストマークとを形成する第
１の工程、上記第１のレジストパターンと上記パターン
位置合わせ用レジストマークとを覆い上記マスク被膜の
上記表面上に荷電ビーム用レジスト膜を成膜する第２の
工程、上記パターン位置合わせ用レジストマークを基準
にして上記第１のレジストパターン上の上記荷電ビーム
用レジスト膜に上記第１のレジストパターンの形状と実
質的に同一形状でパターンを形成する線（点を含む）の
幅が小さいパターンを荷電ビームを用いて描画露光する
第３の工程、この描画露光された上記荷電ビーム用レジ
スト膜に現像処理を施して上記荷電ビーム用レジスト膜
の未露光部分を上記位置合わせ用レジストマークの表面
上と上記マスク被膜の表面上とから除去し上記荷電ビー
ム用レジスト膜の露光部分である第２のレジストパター
ンを上記第１のレジストパターン上に残してベーキング
処理を行う第４の工程、上記第２のレジストパターンが
重ね合わされた上記第１のレジストパターンと上記位置
合わせ用レジストマークとをエツチングマスクに用いた
選択エツチング処理を上記マスク被ＭＫ施して上記第１
のレジストパターンと上記パターン位置合わせ用レジス
トマークとで覆われていない上記マスク被膜の部分を上
記マスク基板の表面上から除去し上記第１のレジストパ
ターンおよび上記パターン位置合わせ用レジストマーク
の直下の上記マスク基板の表面上の部分にそれぞれ上記
第１のレジストパターンに対応する半導体チップ形成用
マスク被膜、および上記位置合わせ用レジストマークに
対応するパターン位置合わせ用マーク形成用マスク被膜
を残す第５の工程、並びに上記半導体チップ形成用マス
ク被膜および上記パターン位置合わせマーク形成用マス
ク被膜の表面上からそれぞれ上記第２のレジストパター
ンが重ね合わされた上記第１のレジストパターンおよび
上記位置合わせ用レジストマークを除去してベーキング
処理を行う第６の工程を備えたパターンマスクの作製方
法。

Claims (1)

【特許請求の範囲】
1. （１）　　マスク基板の主面上に形成されたマスク被膜
   の表面上に半導体チップ形成用の第１のレジストパター
   ンとパターン位置合わせ用レジス）−ｒ−りとを形成す
   る＃１１の工程、上記第１のレジストパターンと上記パ
   ターン位置合わせ用レジストマークとを覆い上記マスク
   被膜の上記表面上に荷電ビーム用レジスト膜を成膜する
   ｊ１２の工程、上記パターン位置合わせ用レジストマー
   クを基準にして上記第１のレジストパターン上の上記荷
   電ビーム用レジスト膜に上記第１のレジストパターンの
   形状と実質的に同一形状でパターンを形成する線（点を
   含む）の幅が小さいパターンを荷電ビームを用いて描画
   無光する第３の工程、この描画露光された上記荷電ビー
   ム用レジスト膜に現像処理を施して上記荷電ビーム用レ
   ジスト膜の未無光部分を上記位置合わせ用レジストマー
   クの表面上と上記マスク被膜の表面上とから除去し上記
   荷電ビーム用しジスト属の露光部分である第２のレジス
   トパターンを上記第１のレジストパターン上に残してベ
   ーキング熟思を行う第４の工程、上記第２のレジストパ
   ターンが重ね合わされ九上記第１のレジストパターンと
   上記位置合わせ用レジストマークとをエツチングマスク
   に用いた選択エツチング処理を上記マスク被膜に施して
   上記ｊ［１のレジストパターンと上記パターン位置合わ
   せ用レジストマークとで覆うわれでいない上記マスク被
   膜の部分を上記マスク基板の表面上から除去し上記第１
   のレジストパターンおよび上記パターン位置合わせ用レ
   ジストマークの直下の上記マスク基板の表面上の部分に
   それぞれ上記第１のレジストパターンに対応する半導体
   チップ形成用マスク被膜および上記位置合わせ用レジス
   トマークに対応するパターン位置合わせ用！−り形成用
   マスク被膜を残す第５の工程、並びに上記半導体チップ
   形成用マスク被膜および上記パターン位置合わせマーク
   形成用マスク被膜の表面上からそれぞれ上記＠２のレジ
   ストパターンが重ね合わされた上記ＩＩＩのレジストパ
   ターンおよび上記位置合わせ用レジストマークを除去し
   てベーキング処理を行う＃Ｉ６の工程を備えたパターン
   マスクの作製方法。