JPH03155612A - 合わせマーク形成方法 - Google Patents
合わせマーク形成方法Info
- Publication number
- JPH03155612A JPH03155612A JP29587989A JP29587989A JPH03155612A JP H03155612 A JPH03155612 A JP H03155612A JP 29587989 A JP29587989 A JP 29587989A JP 29587989 A JP29587989 A JP 29587989A JP H03155612 A JPH03155612 A JP H03155612A
- Authority
- JP
- Japan
- Prior art keywords
- marks
- wafer
- chip
- alignment
- reticles
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 238000000609 electron-beam lithography Methods 0.000 abstract description 9
- 230000003287 optical effect Effects 0.000 abstract description 8
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- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010894 electron beam technology Methods 0.000 description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は荷電ビーム描画における合わせマークの形成方
法に関すａ 従来の技術 電子線描画などの荷電ビーム描画により半導体ウェハ上
に半導体デバイスを製造する場合、各層間でのパターン
の合わせが重要であも 半導体ウェハ上の多数の半導体
デバイスチップを重ね合せて描画する場合、ウェハセツ
ティングの回Ｌ シフトやプロセス工程に伴うウェハの
変形等があり、描画にあたってはこれらの情報を読みと
り補正を加えて描画する必要があム すなわ板 ウェハ
の回転量、シフト量および変形量を計測するために次の
ような方法で行なわれも まずウェハ内に最低３ケ所以
上形成されたウェハアライメント用マークの座標を荷電
ビームを用いて検出し理想格子を計算すム さらに半導
体デバイスチップの４隅に形成されたチップアライメン
ト用マークの座標を同様に荷電ビームにより検出すも
このチップアライメント用マーク座標と理想格子の座標
のずれにより回転量、シフト監 変形量が算出され荷電
ビームの偏向補正系に補正が加えられ描画が行なわれも
このような荷電ビーム描画はアライメント精度は高い
がスループットが低ｔ〜 このためアライメント精度の
要求されない層（戴 スループットを高めるためしばし
ば 光ステッパなどの描画方法との混在使用が行なわれ
る。すなわち光ステッパなどで荷電ビーム描画用のウエ
ハアライメント用マークとチップアライメント用マーク
を同一のレチクルを用いて形成しておき、既マークを読
みとるものであも 発明が解決しようとする課題 従来上記の混在使用を行なう場色 光ステッパなどのレ
チクルに半導体デバイスの回路パターンとともへ 荷電
ビーム描画用のウェハアライメント用マークとチップア
ライメント用マークを同時に形成する必要があっ九 こ
のような場合ウェハアライメント用マークは一般的には
数ｍｍ角と大きくスペースをとるという欠点があっ九
本発明は上述の課題に鑑みてなされたちのて 荷電ビー
ム描画とステッパとの混在使用を任意のレイヤより可能
とし 荷電ビーム描画用のウェハアライメントマークを
ウェハに配置されたチップの周辺に配置しスペースを節
約する合わせマーク形成方法を提供することを目的とす
も 課題を解決するための手段 本発明ζ戴 従来の問題点を解決するためになされたち
の玄 荷電ビーム描画用のウェハアライメント用マーク
とチップアライメント用マークのレチクルをそれぞれ作
製しておき、それぞれのレチクルを用いて荷電ビーム描
画用のマークを形成するものであａ 作用 本発明（上 荷電ビーム描画用のウェハアライメント用
マークとチップアライメント用マークを形成するための
レチクルをそれぞれ作製しておき、ウェハアライメント
用マークはウェハ内のチップの空きスペースに必要な数
だけレチクルを用いて光ステッパにより露光し またチ
ップアライメント用マークは各チップの四隅にレチクル
を用いて露光することにより荷電ビーム描画用のウェハ
アライメント用マークのスペースを削減することができ
も また品種が異なってもウェハアライメント用マーク
形成用のレチクルは同一ステッパを用いれＥ 作製す
る必要がなく、レチクルコストを削減できも さらには
半導体チップ内には荷電ビーム描画用のアライメントマ
ークを作りこむ必要がなく任意のレイヤより荷電ビーム
描画を行なうことができも 実施例 以下に本発明の実施例を図面を用いて詳細に説明すも
第１図（ａ）に示すようく 半導体ウニ／％ １にはあ
らかじめ光ステッパなどで途中工程まで半導体デバイス
チップパターン２が形成されていもこの半導体ウェハｌ
に電子ビーム描画により、前記半導体デバイスチップパ
ターン２に次の層である半導体デバイスチップパターン
を形成する場合の電子ビーム描画用のアライメントキー
を形成する方法について以下説明すも ま哄 第１図（
ｂ）に示すように前記半導体ウェハｌに光ステツパ用の
レジストを塗布し既に形成されている半導体デバイスチ
ップパターン２内にある光ステツパ用のアライメント用
マーク３を用いて、電子ビーム描画用のウェハアライメ
ント用マーク４をレチクルにて３ケ所形成すも 続いて
、第１図（ｃ）に示すようにレジストはそのままにして
光ステツパ用のアライメントマーク３を用いて電子ビー
ム描画用のチップアライメント用マーク５を前記レチク
ルと異なるレチクルにて各半導体チップ周辺のスクライ
ブラインに形成すも 次にこの半導体ウェハ１を現像Ｕ
パターンニングし 被エツチング膜（例えば５ｉｄｅ
膜、 ＳｉＮ膜、ＡＬ膜、Ｓｉなど）をエツチングし電
子ビーム描画用のウェハアライメント用マーク４とチッ
プアライメント用マーク５を形成すも次に前記電子ビー
ム描画用マークの形成された基板に電子ビーム用レジス
トを塗布し 前記電子ビーム描画用のウェハアライメン
ト用マーク４を用いてウェハアライメントを行な一入
チップアライメント用マーク５を用いてチップアライメ
ントをし 既データにより補正し 次の層である半導体
デバイスパターンを電子ビームにより描画し レジスト
を現像後、被エツチング膜をエツチングしパターンを形
成すも なお本実施例においては電子ビーム描画法を用
いて説明した方丈 イオンビーム描画法などのマスクを
用いない描画法を用いても可能であａ またウェハアラ
イメント用マークはウェハ内に３ケ所形成した力＜、
４ケ所以上形成してもよ１．％ またマーク形状は特
に制限されるものではな− 発明の効果 以上のように本発明によれ（瓜 簡単な構成で荷電ビー
ム描画用のウェハアライメント用マークおよびチップア
ライメント用マークを形成することができも また ス
テッパの半導体回路パターン形成用レチクルに荷電ビー
ム描画用のウェハアライメント用マークを入れる必要が
なくスペースを削減できも またウェハアライメント用
マークを形成するためのレチクルは半導体回路パターン
が異なっても使用できも またステッパなどで途中のレ
イヤまで形成した半導体ウェハに対して任意のレイヤよ
り荷電ビーム描画を適用することが可能であも
法に関すａ 従来の技術 電子線描画などの荷電ビーム描画により半導体ウェハ上
に半導体デバイスを製造する場合、各層間でのパターン
の合わせが重要であも 半導体ウェハ上の多数の半導体
デバイスチップを重ね合せて描画する場合、ウェハセツ
ティングの回Ｌ シフトやプロセス工程に伴うウェハの
変形等があり、描画にあたってはこれらの情報を読みと
り補正を加えて描画する必要があム すなわ板 ウェハ
の回転量、シフト量および変形量を計測するために次の
ような方法で行なわれも まずウェハ内に最低３ケ所以
上形成されたウェハアライメント用マークの座標を荷電
ビームを用いて検出し理想格子を計算すム さらに半導
体デバイスチップの４隅に形成されたチップアライメン
ト用マークの座標を同様に荷電ビームにより検出すも
このチップアライメント用マーク座標と理想格子の座標
のずれにより回転量、シフト監 変形量が算出され荷電
ビームの偏向補正系に補正が加えられ描画が行なわれも
このような荷電ビーム描画はアライメント精度は高い
がスループットが低ｔ〜 このためアライメント精度の
要求されない層（戴 スループットを高めるためしばし
ば 光ステッパなどの描画方法との混在使用が行なわれ
る。すなわち光ステッパなどで荷電ビーム描画用のウエ
ハアライメント用マークとチップアライメント用マーク
を同一のレチクルを用いて形成しておき、既マークを読
みとるものであも 発明が解決しようとする課題 従来上記の混在使用を行なう場色 光ステッパなどのレ
チクルに半導体デバイスの回路パターンとともへ 荷電
ビーム描画用のウェハアライメント用マークとチップア
ライメント用マークを同時に形成する必要があっ九 こ
のような場合ウェハアライメント用マークは一般的には
数ｍｍ角と大きくスペースをとるという欠点があっ九
本発明は上述の課題に鑑みてなされたちのて 荷電ビー
ム描画とステッパとの混在使用を任意のレイヤより可能
とし 荷電ビーム描画用のウェハアライメントマークを
ウェハに配置されたチップの周辺に配置しスペースを節
約する合わせマーク形成方法を提供することを目的とす
も 課題を解決するための手段 本発明ζ戴 従来の問題点を解決するためになされたち
の玄 荷電ビーム描画用のウェハアライメント用マーク
とチップアライメント用マークのレチクルをそれぞれ作
製しておき、それぞれのレチクルを用いて荷電ビーム描
画用のマークを形成するものであａ 作用 本発明（上 荷電ビーム描画用のウェハアライメント用
マークとチップアライメント用マークを形成するための
レチクルをそれぞれ作製しておき、ウェハアライメント
用マークはウェハ内のチップの空きスペースに必要な数
だけレチクルを用いて光ステッパにより露光し またチ
ップアライメント用マークは各チップの四隅にレチクル
を用いて露光することにより荷電ビーム描画用のウェハ
アライメント用マークのスペースを削減することができ
も また品種が異なってもウェハアライメント用マーク
形成用のレチクルは同一ステッパを用いれＥ 作製す
る必要がなく、レチクルコストを削減できも さらには
半導体チップ内には荷電ビーム描画用のアライメントマ
ークを作りこむ必要がなく任意のレイヤより荷電ビーム
描画を行なうことができも 実施例 以下に本発明の実施例を図面を用いて詳細に説明すも
第１図（ａ）に示すようく 半導体ウニ／％ １にはあ
らかじめ光ステッパなどで途中工程まで半導体デバイス
チップパターン２が形成されていもこの半導体ウェハｌ
に電子ビーム描画により、前記半導体デバイスチップパ
ターン２に次の層である半導体デバイスチップパターン
を形成する場合の電子ビーム描画用のアライメントキー
を形成する方法について以下説明すも ま哄 第１図（
ｂ）に示すように前記半導体ウェハｌに光ステツパ用の
レジストを塗布し既に形成されている半導体デバイスチ
ップパターン２内にある光ステツパ用のアライメント用
マーク３を用いて、電子ビーム描画用のウェハアライメ
ント用マーク４をレチクルにて３ケ所形成すも 続いて
、第１図（ｃ）に示すようにレジストはそのままにして
光ステツパ用のアライメントマーク３を用いて電子ビー
ム描画用のチップアライメント用マーク５を前記レチク
ルと異なるレチクルにて各半導体チップ周辺のスクライ
ブラインに形成すも 次にこの半導体ウェハ１を現像Ｕ
パターンニングし 被エツチング膜（例えば５ｉｄｅ
膜、 ＳｉＮ膜、ＡＬ膜、Ｓｉなど）をエツチングし電
子ビーム描画用のウェハアライメント用マーク４とチッ
プアライメント用マーク５を形成すも次に前記電子ビー
ム描画用マークの形成された基板に電子ビーム用レジス
トを塗布し 前記電子ビーム描画用のウェハアライメン
ト用マーク４を用いてウェハアライメントを行な一入
チップアライメント用マーク５を用いてチップアライメ
ントをし 既データにより補正し 次の層である半導体
デバイスパターンを電子ビームにより描画し レジスト
を現像後、被エツチング膜をエツチングしパターンを形
成すも なお本実施例においては電子ビーム描画法を用
いて説明した方丈 イオンビーム描画法などのマスクを
用いない描画法を用いても可能であａ またウェハアラ
イメント用マークはウェハ内に３ケ所形成した力＜、
４ケ所以上形成してもよ１．％ またマーク形状は特
に制限されるものではな− 発明の効果 以上のように本発明によれ（瓜 簡単な構成で荷電ビー
ム描画用のウェハアライメント用マークおよびチップア
ライメント用マークを形成することができも また ス
テッパの半導体回路パターン形成用レチクルに荷電ビー
ム描画用のウェハアライメント用マークを入れる必要が
なくスペースを削減できも またウェハアライメント用
マークを形成するためのレチクルは半導体回路パターン
が異なっても使用できも またステッパなどで途中のレ
イヤまで形成した半導体ウェハに対して任意のレイヤよ
り荷電ビーム描画を適用することが可能であも
第１図は本発明の一実施例による合わせマーク形成方法
を示す図であも １・・・・半導体ウエノ＼ ２・・・・半導体デバイス
チップパターン、 ３・・・・光ステッパ用アライメン
トマー久 ４・・・・電子ビーム描画用ウェハアライメ
ントマー久 ５・・・・電子ビーム描画用チップアライ
メントマーク。
を示す図であも １・・・・半導体ウエノ＼ ２・・・・半導体デバイス
チップパターン、 ３・・・・光ステッパ用アライメン
トマー久 ４・・・・電子ビーム描画用ウェハアライメ
ントマー久 ５・・・・電子ビーム描画用チップアライ
メントマーク。
Claims (1)
- 半導体ウェハの表面にウェハアライメント用のマークと
チップアライメント用マークを形成し、検出された合わ
せマークの位置情報に基づいてアライメントを行なう荷
電ビームの描画において、前記ウェハアライメント用の
マークとチップアライメント用マークを別の手段により
形成することを特徴とする合わせマーク形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29587989A JPH03155612A (ja) | 1989-11-14 | 1989-11-14 | 合わせマーク形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29587989A JPH03155612A (ja) | 1989-11-14 | 1989-11-14 | 合わせマーク形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155612A true JPH03155612A (ja) | 1991-07-03 |
Family
ID=17826359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29587989A Pending JPH03155612A (ja) | 1989-11-14 | 1989-11-14 | 合わせマーク形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03155612A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649617A (en) * | 1987-07-02 | 1989-01-12 | Nec Corp | Exposure method |
-
1989
- 1989-11-14 JP JP29587989A patent/JPH03155612A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649617A (en) * | 1987-07-02 | 1989-01-12 | Nec Corp | Exposure method |
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