JPS6217373B2 - - Google Patents
Info
- Publication number
- JPS6217373B2 JPS6217373B2 JP1729978A JP1729978A JPS6217373B2 JP S6217373 B2 JPS6217373 B2 JP S6217373B2 JP 1729978 A JP1729978 A JP 1729978A JP 1729978 A JP1729978 A JP 1729978A JP S6217373 B2 JPS6217373 B2 JP S6217373B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- pattern
- film
- semiconductor substrate
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229920002120 photoresistant polymer Polymers 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000002904 solvent Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 238000001259 photo etching Methods 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000008096 xylene Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、集積回
路が高密度化した場合の微細電極配線パターンを
高歩留りに形成する方法を提供するものである。
路が高密度化した場合の微細電極配線パターンを
高歩留りに形成する方法を提供するものである。
本出願人は特願昭50−43969号にて特に表面段
差を有する半導体基板上に微細な電極配線パター
ンを形成するに有効な方法を提案した。まずこの
内容ならびにその後見い出された問題点を第１図
をみながら説明する。
差を有する半導体基板上に微細な電極配線パター
ンを形成するに有効な方法を提案した。まずこの
内容ならびにその後見い出された問題点を第１図
をみながら説明する。
半導体基板（例えばシリコン）１に絶縁膜（例
えばシリコン酸化膜）２が形成され、さらに第１
の保護膜（例えばポジタイプフオトレジスト商品
名AZ−1350J、膜厚1.5ミクロン）３が塗布され
ている状態で、フオトマスク４を第１のフオトレ
ジスト３の表面にコンタクト方式あるいはノンコ
ンタクト方式で合わせ例えば紫外光線５を照射し
ａ、現像処理して第１のフオトレジストパターン
６を形成するｂ。これは電極配線領域の第１のフ
オトレジスト３を選択的に除去したパターンであ
る。
えばシリコン酸化膜）２が形成され、さらに第１
の保護膜（例えばポジタイプフオトレジスト商品
名AZ−1350J、膜厚1.5ミクロン）３が塗布され
ている状態で、フオトマスク４を第１のフオトレ
ジスト３の表面にコンタクト方式あるいはノンコ
ンタクト方式で合わせ例えば紫外光線５を照射し
ａ、現像処理して第１のフオトレジストパターン
６を形成するｂ。これは電極配線領域の第１のフ
オトレジスト３を選択的に除去したパターンであ
る。
ところがポジレジストの性質として微細加工が
容易ということ以外にパターンのコントラストが
良好ということがある。つまりパターンエツジが
非常に急峻（基板表面からの角度が通常80〜85度
程度）ということから、次の電極金属７（例えば
Al膜、膜厚1.2ミクロン）を真空蒸着した場合、
特に蒸着に方向性があると斜め蒸着により上記第
１のフオトレジストパターン６の片方のエツジに
は厚く蒸着され、もう一方は非常に薄く、ｃに示
すごとくところどころピンホール８ができる。７
a1，７a2はレジストパターン６間の配線となる金
属膜、７ｂは同パターン６上の後に除去されるべ
き金属膜である。
容易ということ以外にパターンのコントラストが
良好ということがある。つまりパターンエツジが
非常に急峻（基板表面からの角度が通常80〜85度
程度）ということから、次の電極金属７（例えば
Al膜、膜厚1.2ミクロン）を真空蒸着した場合、
特に蒸着に方向性があると斜め蒸着により上記第
１のフオトレジストパターン６の片方のエツジに
は厚く蒸着され、もう一方は非常に薄く、ｃに示
すごとくところどころピンホール８ができる。７
a1，７a2はレジストパターン６間の配線となる金
属膜、７ｂは同パターン６上の後に除去されるべ
き金属膜である。
この状態で第２のフオトレジスト（例えばネガ
タイプフオトレジスト商品名KTFR）９を全面に
塗布するとピンホール８から第２のフオトレジス
ト９であるネガレジストの溶剤（例えばキシレ
ン）が溶け込み上記第１のフオトレジストパター
ン６であるポジレジストの一部を溶解するため、
第２のフオトレジスト９中に第１のフオトレジス
トパターン６が溶けだし異常パターン１０が第１
のフオトレジストパターン６上の金属膜７ｂ上に
まで形成されることが明らかとなつた。この状態
で先回用いたフオトマスク４を第１のフオトレジ
ストパターン６にマスク合わせし、露光、現像処
理するとｄ、異常パターン１０はそのまま残り第
２のフオトレジストパターン１１，１２２は異常
パターン１０により短絡状態に形成されるｅ。
タイプフオトレジスト商品名KTFR）９を全面に
塗布するとピンホール８から第２のフオトレジス
ト９であるネガレジストの溶剤（例えばキシレ
ン）が溶け込み上記第１のフオトレジストパター
ン６であるポジレジストの一部を溶解するため、
第２のフオトレジスト９中に第１のフオトレジス
トパターン６が溶けだし異常パターン１０が第１
のフオトレジストパターン６上の金属膜７ｂ上に
まで形成されることが明らかとなつた。この状態
で先回用いたフオトマスク４を第１のフオトレジ
ストパターン６にマスク合わせし、露光、現像処
理するとｄ、異常パターン１０はそのまま残り第
２のフオトレジストパターン１１，１２２は異常
パターン１０により短絡状態に形成されるｅ。
次に例えばリン酸系のエツチング液で露出され
たAl膜７ｂをエツチングオフしても異常パター
ン１０の下のAl膜７ｂの一部はエツチングオフ
されないｆ。最後に上記第１、第２のフオトレジ
ストパターン６，１１，１２及び上記異常パター
ンを適当な方法で除去してもｇのごとく電極配線
７a1，７a2は相互に７b1の一部で短絡した状態で
形成されることになる。
たAl膜７ｂをエツチングオフしても異常パター
ン１０の下のAl膜７ｂの一部はエツチングオフ
されないｆ。最後に上記第１、第２のフオトレジ
ストパターン６，１１，１２及び上記異常パター
ンを適当な方法で除去してもｇのごとく電極配線
７a1，７a2は相互に７b1の一部で短絡した状態で
形成されることになる。
第１図ｃに示すごとく第１のフオトレジストパ
ターンのエツジに蒸着されるAl膜にピンホール
が生じるいまひとつの原因は、Al膜７を例えば
電子ビーム法あるいは抵抗加熱法で1.2ミクロン
の厚さに被着させる場合Al粒子の衝突、ボート
からの熱の対流により第１のフオトレジストパタ
ーンの温度が、軟化点以上たとえば約150℃以上
に上昇するため、第１のフオトレジストパターン
中の溶剤がガス化して外部に出ようとするからで
あると思われる。すなわち第１フオトレジストパ
ターンの周辺はAl膜でおおわれているため、エ
ツジに被着されている非常にうすいAl膜を膨張
により溶剤が破る形となり結果としてピンホール
が発生する。
ターンのエツジに蒸着されるAl膜にピンホール
が生じるいまひとつの原因は、Al膜７を例えば
電子ビーム法あるいは抵抗加熱法で1.2ミクロン
の厚さに被着させる場合Al粒子の衝突、ボート
からの熱の対流により第１のフオトレジストパタ
ーンの温度が、軟化点以上たとえば約150℃以上
に上昇するため、第１のフオトレジストパターン
中の溶剤がガス化して外部に出ようとするからで
あると思われる。すなわち第１フオトレジストパ
ターンの周辺はAl膜でおおわれているため、エ
ツジに被着されている非常にうすいAl膜を膨張
により溶剤が破る形となり結果としてピンホール
が発生する。
このように第１図の方法では第１のフオトレジ
ストパターンにポジレジストを用い、現像後、
Al膜を蒸着していたためレジストパターンエツ
ジにピンホールが生じ、ポジレジストが流出して
結果的にAl電極配線パターンの短絡が起り、微
細パターンの高歩留り形成が非常に困難であつ
た。なお、第１図の方法において、蒸着方法の改
良によりピンホールの発生を防ぐことも考えられ
るが、Al膜が第１のフオトレジストパターンよ
り薄い場合には非常に困難であつた。
ストパターンにポジレジストを用い、現像後、
Al膜を蒸着していたためレジストパターンエツ
ジにピンホールが生じ、ポジレジストが流出して
結果的にAl電極配線パターンの短絡が起り、微
細パターンの高歩留り形成が非常に困難であつ
た。なお、第１図の方法において、蒸着方法の改
良によりピンホールの発生を防ぐことも考えられ
るが、Al膜が第１のフオトレジストパターンよ
り薄い場合には非常に困難であつた。
本発明はこのような問題点の認識の結果なされ
たもので、半導体基板上に第１のフオトレジスト
パターンを形成したのち、このフオトレジストパ
ターンを軟化させる方法を適用することにより、
第１図の方法で発生した不都合を除去できる微細
パターンの形成方法を実現したものである。すな
わち、本発明の方法により、高密度集積回路にお
ける電極相互間の短絡をなくし微細パターンを高
歩留りで形成することができる。
たもので、半導体基板上に第１のフオトレジスト
パターンを形成したのち、このフオトレジストパ
ターンを軟化させる方法を適用することにより、
第１図の方法で発生した不都合を除去できる微細
パターンの形成方法を実現したものである。すな
わち、本発明の方法により、高密度集積回路にお
ける電極相互間の短絡をなくし微細パターンを高
歩留りで形成することができる。
第３図は本発明の一実施例にかかる電極配線パ
ターンの形成工程を示す。
ターンの形成工程を示す。
まず、半導体シリコン基板３１上のシリコン酸
化膜３２の表面に電極配線領域以外にフオトマス
クを用いて第１のフオトレジスト（例えばポジタ
イプフオトレジスト商品名AZ−1350J、膜厚1.5
ミクロン）のパターン３３を形成した後ａ、上記
第１のフオトレジスト３３をそのフオトレジスト
の軟化点以上にて熱処理をする（例えば150℃、
10分）ｂ。
化膜３２の表面に電極配線領域以外にフオトマス
クを用いて第１のフオトレジスト（例えばポジタ
イプフオトレジスト商品名AZ−1350J、膜厚1.5
ミクロン）のパターン３３を形成した後ａ、上記
第１のフオトレジスト３３をそのフオトレジスト
の軟化点以上にて熱処理をする（例えば150℃、
10分）ｂ。
そうすると第１のフオトレジスト３３のパター
ンエツジ３３′が熱により傾斜する。この熱処理
温度に対する第１のフオトレジスト３３の傾斜角
度３４の関係を第４図の曲線Ｉに示す（但し上記
第１のフオトレジスト３３のパターン巾は３ミク
ロンである）。つづいて全面に真空蒸着法により
Al膜３５を例えば1.2ミクロンの厚さに蒸着する
ｃ。ここでAl膜３５a1，３５a2は第１のレジスト
パターン３３間に形成された後の配線となる部
分、３５ｂは後に除去される第１のレジストパタ
ーン上のAl膜、３５ｃはパターンエツジ３３′の
傾斜部に被着したAl膜である。ここで、第１の
フオトレジストパターン３３の傾斜部のAl膜３
５ｃと平面部に形成されたAl膜３５a1，３５a2，
３５ｂの膜厚比と熱処理温度の関係を同じく第４
図の曲線に示す。この図からわかるように熱処
理温度がポジレジストの軟化温度110℃前後より
高くなると上記傾斜角度３４が小さくなり、また
それにともなつて傾斜部に蒸着されるAl膜３５
ｃの膜厚も厚くなる。このように例えば第１のフ
オトレジスト３３の膜厚を1.5ミクロン、熱処理
温度を150℃にすると上記傾斜角度３４は約50度
となり傾斜部に付着するAl膜３５ｃの膜厚は0.77
ミクロンと非常に厚くなる。ここで真空蒸着の方
向性が多少あつても第１図のごとくピンホールが
生じて第１のフオトレジスト３３の表面が一部露
出することはない。また軟化点以上の熱処理によ
り第１のフオトレジスト３３中の溶剤はほとんど
蒸発しているため、Al蒸着時に第１のフオトレ
ジスト３３が膨張することなく、Al膜３５にピ
ンホールを発生させることがない。
ンエツジ３３′が熱により傾斜する。この熱処理
温度に対する第１のフオトレジスト３３の傾斜角
度３４の関係を第４図の曲線Ｉに示す（但し上記
第１のフオトレジスト３３のパターン巾は３ミク
ロンである）。つづいて全面に真空蒸着法により
Al膜３５を例えば1.2ミクロンの厚さに蒸着する
ｃ。ここでAl膜３５a1，３５a2は第１のレジスト
パターン３３間に形成された後の配線となる部
分、３５ｂは後に除去される第１のレジストパタ
ーン上のAl膜、３５ｃはパターンエツジ３３′の
傾斜部に被着したAl膜である。ここで、第１の
フオトレジストパターン３３の傾斜部のAl膜３
５ｃと平面部に形成されたAl膜３５a1，３５a2，
３５ｂの膜厚比と熱処理温度の関係を同じく第４
図の曲線に示す。この図からわかるように熱処
理温度がポジレジストの軟化温度110℃前後より
高くなると上記傾斜角度３４が小さくなり、また
それにともなつて傾斜部に蒸着されるAl膜３５
ｃの膜厚も厚くなる。このように例えば第１のフ
オトレジスト３３の膜厚を1.5ミクロン、熱処理
温度を150℃にすると上記傾斜角度３４は約50度
となり傾斜部に付着するAl膜３５ｃの膜厚は0.77
ミクロンと非常に厚くなる。ここで真空蒸着の方
向性が多少あつても第１図のごとくピンホールが
生じて第１のフオトレジスト３３の表面が一部露
出することはない。また軟化点以上の熱処理によ
り第１のフオトレジスト３３中の溶剤はほとんど
蒸発しているため、Al蒸着時に第１のフオトレ
ジスト３３が膨張することなく、Al膜３５にピ
ンホールを発生させることがない。
ついで全面に第２のフオトレジスト（例えばネ
ガタイプフオトレジスト商品名KTFR）を塗布し
ｄ、第１のフオトレジスト３３を形成したと同一
のフオトマスクを用いてマスク合わせ、露光、現
像処理をして第１のフオトレジスト３３と反転の
位置に第２のフオトレジストパターン３６を形成
ｅ、上記第１、第２のフオトレジスト３３，３６
をエツチングマスクとして例えばリン酸系のエツ
チング液にてAl膜３５の露出部をエツチングオ
フし、Al膜３５ｂを選択的に除去しAl膜パター
ン３５a1，３５a2を得る。最後に第１、第２のフ
オトレジスト３３，３６を除去するｆ。こうして
半導体基板上にAl膜パターン３５a1，３５a2を選
択的に形成することができる。
ガタイプフオトレジスト商品名KTFR）を塗布し
ｄ、第１のフオトレジスト３３を形成したと同一
のフオトマスクを用いてマスク合わせ、露光、現
像処理をして第１のフオトレジスト３３と反転の
位置に第２のフオトレジストパターン３６を形成
ｅ、上記第１、第２のフオトレジスト３３，３６
をエツチングマスクとして例えばリン酸系のエツ
チング液にてAl膜３５の露出部をエツチングオ
フし、Al膜３５ｂを選択的に除去しAl膜パター
ン３５a1，３５a2を得る。最後に第１、第２のフ
オトレジスト３３，３６を除去するｆ。こうして
半導体基板上にAl膜パターン３５a1，３５a2を選
択的に形成することができる。
ちなみに熱処理温度を上げすぎると第１のフオ
トレジストの傾斜角度が小さくなり、そこに被着
されるAl膜が厚くなつてAl膜をエツチングオフ
する際サイドエツチングによりAlパターンがせ
まくなつてAl断線の可能性があるため、熱処理
温度としては110〜160℃が適当と思われる。また
微細加工になれば第２のフオトレジスト３６がう
すいフオトレジストでブリツジすることがある
が、その場合は、上記第２のフオトレジスト３６
の表面全体をうすくプラスマエツチあるいはスパ
ツタエツチしてやればブリツジを除去することは
容易である。
トレジストの傾斜角度が小さくなり、そこに被着
されるAl膜が厚くなつてAl膜をエツチングオフ
する際サイドエツチングによりAlパターンがせ
まくなつてAl断線の可能性があるため、熱処理
温度としては110〜160℃が適当と思われる。また
微細加工になれば第２のフオトレジスト３６がう
すいフオトレジストでブリツジすることがある
が、その場合は、上記第２のフオトレジスト３６
の表面全体をうすくプラスマエツチあるいはスパ
ツタエツチしてやればブリツジを除去することは
容易である。
以上の説明から明らかなごとく、本発明のよう
にたとえば第１のフオトレジストパターン形成後
にそのフオトレジストの軟化点以上の温度で熱処
理することにより、第１のフオトレジストパター
ンのエツジに適当な傾斜をもたせ、また、レジス
ト中の溶剤を蒸発させてしまうため、電極金属を
被着させた場合、多少蒸着に方向性が生じても傾
斜部に蒸着される金属膜にピンホールを生ずるこ
とがない。このことから従来のように第２のフオ
トレジストを塗布した際に、金属膜のピンホール
から第１のフオトレジストが溶出してパターン短
絡を起こすことがなく微細電極配線のパターン形
成歩留りを向上させることが可能である。
にたとえば第１のフオトレジストパターン形成後
にそのフオトレジストの軟化点以上の温度で熱処
理することにより、第１のフオトレジストパター
ンのエツジに適当な傾斜をもたせ、また、レジス
ト中の溶剤を蒸発させてしまうため、電極金属を
被着させた場合、多少蒸着に方向性が生じても傾
斜部に蒸着される金属膜にピンホールを生ずるこ
とがない。このことから従来のように第２のフオ
トレジストを塗布した際に、金属膜のピンホール
から第１のフオトレジストが溶出してパターン短
絡を起こすことがなく微細電極配線のパターン形
成歩留りを向上させることが可能である。
第１図ａ〜ｇは特願昭50−43969号にて提案さ
れた微細配線パターンの工程断面図、第２図は第
１図の工程ｇの平面図で第１図ｇはＩ−I′線断面
図、第３図ａ〜ｆは本発明の一実施例にかかる微
細電極配線パターンの形成工程断面図、第４図は
本発明における熱処理温度とレジスト傾斜角度お
よびレジスト傾斜部への付着Al膜厚の関係を示
す曲線図である。 ３１…シリコン半導体基板、３２…シリコン酸
化膜、３３…第１のフオトレジスト（ポジタイプ
フオトレジスト）、３５…Al膜、３５a1，３５a2
…Al膜パターン、３６，３７…第２のフオトレ
ジスト（ネガタイプフオトレジスト）。
れた微細配線パターンの工程断面図、第２図は第
１図の工程ｇの平面図で第１図ｇはＩ−I′線断面
図、第３図ａ〜ｆは本発明の一実施例にかかる微
細電極配線パターンの形成工程断面図、第４図は
本発明における熱処理温度とレジスト傾斜角度お
よびレジスト傾斜部への付着Al膜厚の関係を示
す曲線図である。 ３１…シリコン半導体基板、３２…シリコン酸
化膜、３３…第１のフオトレジスト（ポジタイプ
フオトレジスト）、３５…Al膜、３５a1，３５a2
…Al膜パターン、３６，３７…第２のフオトレ
ジスト（ネガタイプフオトレジスト）。
Claims (1)
- １ 半導体基板上の電極配線領域以外にポジタイ
プの第１のフオトレジストを設置する工程と、該
第１のフオトレジストの軟化点以上の温度で該半
導体基板を熱処理する工程と、該半導体基板上及
び該第１のフオトレジスト上に導体膜を被着する
工程と、前記導体膜上にネガタイプの第２のフオ
トレジストを塗布し、前記第１のフオトレジスト
と反転の位置にフオトエツチング技術により第２
のフオトレジストを残す工程と、前記工程で露出
された前記導体膜を、前記第１、第２のフオトレ
ジストをエツチングマスクとしてエツチング除去
し、前記第１のフオトレジスト表面を露出させる
工程と、前記第１、第２のフオトレジストを除去
することにより前記半導体基板上に選択的に前記
導体膜のパターンを形成する工程とを備え、前記
第１のフオトレジストは、前記第２のフオトレジ
ストの溶剤に可溶である半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1729978A JPS54109775A (en) | 1978-02-16 | 1978-02-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1729978A JPS54109775A (en) | 1978-02-16 | 1978-02-16 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54109775A JPS54109775A (en) | 1979-08-28 |
| JPS6217373B2 true JPS6217373B2 (ja) | 1987-04-17 |
Family
ID=11940116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1729978A Granted JPS54109775A (en) | 1978-02-16 | 1978-02-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54109775A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140735A (ja) * | 1983-12-28 | 1985-07-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6177337B1 (en) | 1998-01-06 | 2001-01-23 | International Business Machines Corporation | Method of reducing metal voids in semiconductor device interconnection |
-
1978
- 1978-02-16 JP JP1729978A patent/JPS54109775A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54109775A (en) | 1979-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4218532A (en) | Photolithographic technique for depositing thin films | |
| KR100206597B1 (ko) | 반도체 장치의 미세패턴 제조방법 | |
| US4275286A (en) | Process and mask for ion beam etching of fine patterns | |
| US4529686A (en) | Method for the manufacture of extremely fine structures | |
| EP0031463B1 (en) | Process for depositing a pattern of material on a substrate and use of this process for forming a patterned mask structure on a semiconductor substrate | |
| US4076860A (en) | Method of forming electrode wirings in semiconductor devices | |
| JP2701765B2 (ja) | 半導体装置の製造方法 | |
| US4108717A (en) | Process for the production of fine structures consisting of a vapor-deposited material on a base | |
| JP2723476B2 (ja) | 位相反転マスクの製造方法 | |
| US4259369A (en) | Image hardening process | |
| JPS6217373B2 (ja) | ||
| JPS5828735B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPH0364758A (ja) | フォトレジスト剥離方法 | |
| JPS5850026B2 (ja) | 半導体装置の製造方法 | |
| JP2666383B2 (ja) | 半導体装置 | |
| JP2626234B2 (ja) | 半導体装置の製造方法 | |
| KR0172735B1 (ko) | 노광용 정렬 키 제조방법 | |
| JPS5857908B2 (ja) | 薄膜構造体の形成方法 | |
| JPH08148403A (ja) | 半導体装置の製造方法 | |
| JPS5950053B2 (ja) | 写真蝕刻方法 | |
| JPH081884B2 (ja) | レジストパタ−ンの形成方法 | |
| JP2830636B2 (ja) | 半導体装置の製造方法 | |
| JPS6030101B2 (ja) | パタ−ン形成方法 | |
| KR100575083B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH0513401A (ja) | 半導体基板加工方法 |