JPS60140735A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60140735A JPS60140735A JP24528983A JP24528983A JPS60140735A JP S60140735 A JPS60140735 A JP S60140735A JP 24528983 A JP24528983 A JP 24528983A JP 24528983 A JP24528983 A JP 24528983A JP S60140735 A JPS60140735 A JP S60140735A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- hole
- resist
- metal
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置の製造方法に関し、特に多層配線
の形成方法に関する。
の形成方法に関する。
従来技術と問題点
板に形成され−ft、、複数個の半導体素子を互いに接
続した半導体装置を製造する場合、その集積密度を増加
させるため多層配線を用いるのが一般的である。多層配
線では、下層金属と、それに隣接した上層金属間に層間
絶縁膜を形成する。
続した半導体装置を製造する場合、その集積密度を増加
させるため多層配線を用いるのが一般的である。多層配
線では、下層金属と、それに隣接した上層金属間に層間
絶縁膜を形成する。
従来の半導体装置の製造方法では、下層金属の上に層間
絶縁膜を形成した後その上に上層金属を直接に形成して
いた。これを第1図に基いて具体的に説明すると次のよ
うになる。
絶縁膜を形成した後その上に上層金属を直接に形成して
いた。これを第1図に基いて具体的に説明すると次のよ
うになる。
即ち、基板l上の第1層金属2.3の上に絶縁膜4をそ
の上に直接に第2鳴金属5を形成していた0 従って、絶縁膜4に成長異常によるクラックやピンホー
ル6があると、第2啼金属5がその中に入シ込む。
の上に直接に第2鳴金属5を形成していた0 従って、絶縁膜4に成長異常によるクラックやピンホー
ル6があると、第2啼金属5がその中に入シ込む。
この結果、第2囚の一点鎖線Aで取囲んだように、第2
層金属どうし5と5′が短絡する。この順向は第2層の
金属どうし父、第1層の金属どうしが接近している程著
しくすなわち、半導体素子の集積密度が高い程顕著とな
る。
層金属どうし5と5′が短絡する。この順向は第2層の
金属どうし父、第1層の金属どうしが接近している程著
しくすなわち、半導体素子の集積密度が高い程顕著とな
る。
発明の目的
本発明の目的は、レジストを介して絶縁膜の上に第2層
金属を形成することによシ、@間絶縁膜の状態にかかわ
らず高精度高歩留シの配線パターンを形成することにあ
る。
金属を形成することによシ、@間絶縁膜の状態にかかわ
らず高精度高歩留シの配線パターンを形成することにあ
る。
発明の構成
本発明によれば、第1層金属とのコンタクトホールが形
成された層間絶縁膜上に該コンタクトホールを包含する
開口を有する141のレジストパターンを形成し、該開
口を含み該レジストパターンの全表面に第2層金属を積
層し、該第2層金属上の該開口に対応する位置にm2の
レジストパターンを形成し、該第2のレジストパターン
をマスクにして該第2−金属をエツチングすることを特
徴とする半導体装置の製造方法が提供される。
成された層間絶縁膜上に該コンタクトホールを包含する
開口を有する141のレジストパターンを形成し、該開
口を含み該レジストパターンの全表面に第2層金属を積
層し、該第2層金属上の該開口に対応する位置にm2の
レジストパターンを形成し、該第2のレジストパターン
をマスクにして該第2−金属をエツチングすることを特
徴とする半導体装置の製造方法が提供される。
発明の実施例
以下、本発明を実施例によシ添付図面を参照して説明す
る。
る。
第3図は本発明に係る半導体装置の製造方法の工程図で
ある。
ある。
先ず、第3図(1)に示すように、基板10上に第1層
金属11と、階間絶縁膜12を形成し、更にコンタクト
ホール16を形成する。その上にポジレジストI3を塗
布し、これに第2層金属用パターンを露光し、現像する
ことで第2層金属用レジストパターン17を形成する。
金属11と、階間絶縁膜12を形成し、更にコンタクト
ホール16を形成する。その上にポジレジストI3を塗
布し、これに第2層金属用パターンを露光し、現像する
ことで第2層金属用レジストパターン17を形成する。
次に、第2層金属14を全面に形成する(第3図(2)
)口 この全面に形成された金属14上に更に第2層用のレジ
ストパターンをネガレジスト15で形成する(第3図(
3))。
)口 この全面に形成された金属14上に更に第2層用のレジ
ストパターンをネガレジスト15で形成する(第3図(
3))。
その後、エクチングすることにより、第2層金属14だ
けを残しボジレジス)13、ネガレジス)15を@シ除
く(第3図(4))。
けを残しボジレジス)13、ネガレジス)15を@シ除
く(第3図(4))。
以上の工程によシ半導体装置は製造される。
発明の効果
上記のとおり、本発明によればmerit金属j4金属
酸4に絶縁膜12上にボジレジス)13を形成するので
絶縁膜にクラックやピンホールが存在していても金属は
流れ込まず、従来のように金属どうしの短絡が生じない
で高精度高歩留シのパターンが得られる。
酸4に絶縁膜12上にボジレジス)13を形成するので
絶縁膜にクラックやピンホールが存在していても金属は
流れ込まず、従来のように金属どうしの短絡が生じない
で高精度高歩留シのパターンが得られる。
第1図と@2図は従来技術の説明図、第3図は本発明方
法の工程図であるO 1O・・・・・・基板、11・・・・・・第1@金属、
12・・・・・・層間絶縁[I6!、13・・・・・・
ポジレジスト、14・・・・・・第2層金属、15・・
・・・・ネガレジスト。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 円 1)幸 男 弁理士 山 口 昭 之 第 1図 第2図 第3図 1o7 11 11,4 第3図
法の工程図であるO 1O・・・・・・基板、11・・・・・・第1@金属、
12・・・・・・層間絶縁[I6!、13・・・・・・
ポジレジスト、14・・・・・・第2層金属、15・・
・・・・ネガレジスト。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 円 1)幸 男 弁理士 山 口 昭 之 第 1図 第2図 第3図 1o7 11 11,4 第3図
Claims (1)
- 鞘1層金属とのコンタクトホールが形成された層間絶縁
膜上に該コンタクトホールを包含する開口を有する第1
のレジストパターンを形成し、該開口を含み該レジスト
パターンの全表面に第2層金属を積層し、該第2層金属
上の該開口に対応する位置に第2のレジストパターンを
形成し、該第2のレジストパターンをマスクにして該第
2瞥金属をエツチングすることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24528983A JPS60140735A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24528983A JPS60140735A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60140735A true JPS60140735A (ja) | 1985-07-25 |
Family
ID=17131446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24528983A Pending JPS60140735A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60140735A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54109775A (en) * | 1978-02-16 | 1979-08-28 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1983
- 1983-12-28 JP JP24528983A patent/JPS60140735A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54109775A (en) * | 1978-02-16 | 1979-08-28 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0450381B1 (en) | Multilayer interconnection structure | |
JPH0517708B2 (ja) | ||
JPS60140735A (ja) | 半導体装置の製造方法 | |
JPS5833854A (ja) | 半導体装置の製造方法 | |
JPH05226475A (ja) | 半導体装置の製造方法 | |
JPH0621240A (ja) | 半導体装置の配線接続構造及びその製造方法 | |
JPS60124950A (ja) | 多層配線構造を有する半導体装置 | |
JPS61256742A (ja) | 多層配線構造体及びその製造方法 | |
JPH0228324A (ja) | 半導体装置の製造方法 | |
JPS5966150A (ja) | 半導体装置およびその製造方法 | |
JPH0587973B2 (ja) | ||
JPS62293644A (ja) | 半導体装置の製造方法 | |
JPH05275543A (ja) | 半導体装置の製造方法 | |
JPS5932153A (ja) | 半導体装置の製造方法 | |
JPS61172350A (ja) | 半導体装置の製造方法 | |
JPH05109901A (ja) | 多層配線構造を備えた半導体装置及びその製造方法 | |
JPS6235537A (ja) | 半導体装置及びその製造方法 | |
JPS60192348A (ja) | 半導体集積回路の多層配線の形成方法 | |
JPS63207153A (ja) | 半導体装置の製造方法 | |
JPS63107043A (ja) | 半導体装置の導電線路の形成方法 | |
JPH03155635A (ja) | 半導体装置の製造方法 | |
JPH0542139B2 (ja) | ||
JPS63126248A (ja) | 半導体装置の製造方法 | |
JPS62145842A (ja) | 半導体装置の製造方法 | |
JPS6197946A (ja) | 半導体装置の製造方法 |