JPS5975673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5975673A JPS5975673A JP18561082A JP18561082A JPS5975673A JP S5975673 A JPS5975673 A JP S5975673A JP 18561082 A JP18561082 A JP 18561082A JP 18561082 A JP18561082 A JP 18561082A JP S5975673 A JPS5975673 A JP S5975673A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にシ言ットキ
ーバリアゲート型電界効果トランジスタを含む半導体装
置の製造方法に関する。
ーバリアゲート型電界効果トランジスタを含む半導体装
置の製造方法に関する。
一般に、′″QaAs半導体は、81に較べて5〜6倍
と大きな電子移動度を有し、この高速性に大きな特徴が
あるために、最近、超高速集積回路(IC)に応用する
研究開発が活発に行なわれている。
と大きな電子移動度を有し、この高速性に大きな特徴が
あるために、最近、超高速集積回路(IC)に応用する
研究開発が活発に行なわれている。
このQaAs・ICの能動素子としては、基本的に第1
図に示すようなショットキーバリアゲート型筒。
図に示すようなショットキーバリアゲート型筒。
界効果トランジスタ(MESFET)が提案されている
。これは、プレーナ構造と呼ばれ、半絶縁性GaAs基
板4上にエピタキシャル成長やイオン注入により厚さ約
0.2μmのn形動作層5を形成し、ホトレジスト11
2のリフトオフ法などによりゲート電極1を形成し、マ
スクの位置合せを行ない同様にリフトオフ法などにより
ソース及びドレインのオーミック性電極2,3を形成し
た比較的簡単な構造のものである。
。これは、プレーナ構造と呼ばれ、半絶縁性GaAs基
板4上にエピタキシャル成長やイオン注入により厚さ約
0.2μmのn形動作層5を形成し、ホトレジスト11
2のリフトオフ法などによりゲート電極1を形成し、マ
スクの位置合せを行ない同様にリフトオフ法などにより
ソース及びドレインのオーミック性電極2,3を形成し
た比較的簡単な構造のものである。
しかしこのようなプレーナ構造の半導体装置の製造では
、オーミック性電極を形成するために目合せが必要であ
り、目合せ精度は最良の飯器においても±0.5μmぐ
らいであり、実用機では±1.0μmぐらいである。こ
のような目合せ装置を用いて製造するMESFETでは
オーミック性電極とゲート電極との電極間隔を1.0μ
m 以下にすることは実際上困難である。一方、ゲート
電極間のQaAs動作層表面では、表面での結晶性の乱
れや気体の吸着などにより、第2図に示すように1表面
空乏層6が発生し、実効的な動作層が薄くなジ、オーミ
ック電極とゲート電極との電極間隔が長い場合にはゲー
ト・ソース量の動作層抵抗(ソース直列抵抗)が増大し
て相互コンダクタンス/1mが著しく低下し、良好なF
ET特性を得ることが難しいという欠点があった。
、オーミック性電極を形成するために目合せが必要であ
り、目合せ精度は最良の飯器においても±0.5μmぐ
らいであり、実用機では±1.0μmぐらいである。こ
のような目合せ装置を用いて製造するMESFETでは
オーミック性電極とゲート電極との電極間隔を1.0μ
m 以下にすることは実際上困難である。一方、ゲート
電極間のQaAs動作層表面では、表面での結晶性の乱
れや気体の吸着などにより、第2図に示すように1表面
空乏層6が発生し、実効的な動作層が薄くなジ、オーミ
ック電極とゲート電極との電極間隔が長い場合にはゲー
ト・ソース量の動作層抵抗(ソース直列抵抗)が増大し
て相互コンダクタンス/1mが著しく低下し、良好なF
ET特性を得ることが難しいという欠点があった。
本発明の目的は上記欠点を除去し、表面空乏層に、オー
ミック性電極とゲート電極との′a電極間隔1.0μm
以下にすることを可能にし、かつ、ゲート電極とソース
及びドレインのオーミック性電極を自己整合的に形成す
る電界効果トランジスタを含む半導体装置の製造方法を
提供することにある。
ミック性電極とゲート電極との′a電極間隔1.0μm
以下にすることを可能にし、かつ、ゲート電極とソース
及びドレインのオーミック性電極を自己整合的に形成す
る電界効果トランジスタを含む半導体装置の製造方法を
提供することにある。
本発明の半導体装置の製造方法は、半導体基板上に該半
導体基板に対して選択エツチング性を有する物質の第1
層を設け、その上に該第1層に対してマスク性のある物
質の第2層を設け、その上に該第2層に対してマスク性
のある物質の第3層を設ける工程と、該第3層に開口を
設ける工程と、該第3層をマスクとして前記第2Nを選
択除去して前記第3層の開口よりも大きい開口を設ける
工程と、前記第2層をマスクにして前記第1層を選択除
去して前記第2層の開口より大きい開口を設ける工程と
、ゲート金属を上方がら被着し前記第3層の上及び前記
哨3層の開口の直下の前記半導体基板上にゲート金属層
を形成する工程と、前記e143層と該第3層の上のゲ
ート金属層とを除去する工程と、上方から絶縁体の第1
被f71層を被着し、該第1被拐層に対してオ」4択エ
ツチング性のある物質の第2被稙層を前記第1被覆層の
上に設けて前記ゲート金祠層及び前記@2層を覆う工程
と、前記第1層とその上に被着されている第27iW、
第1被覆層、第2被伊層とを除去する工程と、オーミッ
ク性金属を上方から被着する工程と、前記第2被a層と
その上のオーミック性金属を除去し前記半導体基板上に
前記オーミック性金属を残す工程とを含んで構成される
。
導体基板に対して選択エツチング性を有する物質の第1
層を設け、その上に該第1層に対してマスク性のある物
質の第2層を設け、その上に該第2層に対してマスク性
のある物質の第3層を設ける工程と、該第3層に開口を
設ける工程と、該第3層をマスクとして前記第2Nを選
択除去して前記第3層の開口よりも大きい開口を設ける
工程と、前記第2層をマスクにして前記第1層を選択除
去して前記第2層の開口より大きい開口を設ける工程と
、ゲート金属を上方がら被着し前記第3層の上及び前記
哨3層の開口の直下の前記半導体基板上にゲート金属層
を形成する工程と、前記e143層と該第3層の上のゲ
ート金属層とを除去する工程と、上方から絶縁体の第1
被f71層を被着し、該第1被拐層に対してオ」4択エ
ツチング性のある物質の第2被稙層を前記第1被覆層の
上に設けて前記ゲート金祠層及び前記@2層を覆う工程
と、前記第1層とその上に被着されている第27iW、
第1被覆層、第2被伊層とを除去する工程と、オーミッ
ク性金属を上方から被着する工程と、前記第2被a層と
その上のオーミック性金属を除去し前記半導体基板上に
前記オーミック性金属を残す工程とを含んで構成される
。
次に、本発明の実施例について図面を用いて説明する。
第3図(a)〜(h)は本発明の一実施例を説明するた
めの製造工程順に示した断面図である。
めの製造工程順に示した断面図である。
まず、第3図(a)に示すように、半絶縁性QaAs基
板上に不純物を2X1o17crrL−3の濃度になる
ようにイオン注入して埋さ0.2μmのn型動作層21
を形成し、その上に第1層22としてAt層22を2.
0μmの厚さにスパッタ蒸着し、次に第2層23として
8102層22を0.3μmの厚さにスパッタ蒸着し、
次に第3層24としてホトレジスト膜24を1.0μm
の厚さに塗布し、1.0μm長のゲート電極パターン形
成用の開口25を設ける。
板上に不純物を2X1o17crrL−3の濃度になる
ようにイオン注入して埋さ0.2μmのn型動作層21
を形成し、その上に第1層22としてAt層22を2.
0μmの厚さにスパッタ蒸着し、次に第2層23として
8102層22を0.3μmの厚さにスパッタ蒸着し、
次に第3層24としてホトレジスト膜24を1.0μm
の厚さに塗布し、1.0μm長のゲート電極パターン形
成用の開口25を設ける。
次に、第3図(b)に示すように、SiO2層23をバ
ッファド弗酸によ#)0.5μm程度サイドエツチング
して開口25より広い開口26を設け、さらにAt層2
2を60’C(7)リン酸にょf) 1.5 μm程度
サイドエツチングして開口26より広い開口27を設け
る。
ッファド弗酸によ#)0.5μm程度サイドエツチング
して開口25より広い開口26を設け、さらにAt層2
2を60’C(7)リン酸にょf) 1.5 μm程度
サイドエツチングして開口26より広い開口27を設け
る。
次に、第3図(C)に示すように、ゲート金属28とし
てAt層28を0.3μmの厚さにヒータ蒸着して開口
25により決まるゲート電極29を形成する。
てAt層28を0.3μmの厚さにヒータ蒸着して開口
25により決まるゲート電極29を形成する。
次に、第3図(dlに示すように、アセトンでホトレジ
スト膜24を溶してホトレジスト膜24の上のゲート金
属28も同時に除去する。
スト膜24を溶してホトレジスト膜24の上のゲート金
属28も同時に除去する。
次に第3図(e)に示すように、ゲート電極29の上に
第1の被梼層30としてSlOを0.8μmの厚さにヒ
ータ蒸着して第1被覆層30を形成し、続いて第2被桂
層31として同じ蒸着位置から5IO2を0.2μmの
厚さにヒータ蒸着する。
第1の被梼層30としてSlOを0.8μmの厚さにヒ
ータ蒸着して第1被覆層30を形成し、続いて第2被桂
層31として同じ蒸着位置から5IO2を0.2μmの
厚さにヒータ蒸着する。
次に1第3図(f)に示すように、A/=層22を60
℃のリン酸で溶かしてその上にある第1被覆層30゜第
2被咎層31を除去する。ゲート電極29は第1被棲層
30及び第2被覆層31で覆われた形となる。
℃のリン酸で溶かしてその上にある第1被覆層30゜第
2被咎層31を除去する。ゲート電極29は第1被棲層
30及び第2被覆層31で覆われた形となる。
次に、第3図(g)に示すように、オーミック快音Wi
t AuGe −ptを垂直に蒸着することにより厚さ
2000Aのオーミック金属層32を形成する。
t AuGe −ptを垂直に蒸着することにより厚さ
2000Aのオーミック金属層32を形成する。
次に、第3図(hJに示すように、第1被a層30のS
IOはバッファド弗酸に溶けにくいことを利用して81
02層31を溶かしてその上のオーミック性金属と共に
除去することによりソース及びドレイン電極33.34
が被覆層30により分離さ。
IOはバッファド弗酸に溶けにくいことを利用して81
02層31を溶かしてその上のオーミック性金属と共に
除去することによりソース及びドレイン電極33.34
が被覆層30により分離さ。
れて自己整合的に形成され、GaAs−MESFETが
完成する。
完成する。
上記実施例において、810□層23をサイドエツチン
グするバッファド弗酸液としては、50%弗酸水:40
%弗化アンモニウム水=1 : 14で混合したものを
10℃で用いると、0.5μmサイドエツチングされる
までの時間は8分であり、ばらつきは±0.1μmと小
さく精度がよい。また、被覆層の横幅を小さくするため
にヒータ蒸着のSlOを用いたが、二酸化シリコン、窒
化シリコン、窒化チタンなどであってもよく、これらを
1に子ビーム蒸着、スパッタ蒸着してもよい。第2被覆
層31としては、 5io2に限ったことはなく、チ
タン、モリブデン、窒化モリブデン、プルミニラムなど
であってもよいが、第1被覆層30に対して選択エツチ
ング性のあるものでなければならない。第1被覆層と第
2被棟層とは同一物質であってはならない。
グするバッファド弗酸液としては、50%弗酸水:40
%弗化アンモニウム水=1 : 14で混合したものを
10℃で用いると、0.5μmサイドエツチングされる
までの時間は8分であり、ばらつきは±0.1μmと小
さく精度がよい。また、被覆層の横幅を小さくするため
にヒータ蒸着のSlOを用いたが、二酸化シリコン、窒
化シリコン、窒化チタンなどであってもよく、これらを
1に子ビーム蒸着、スパッタ蒸着してもよい。第2被覆
層31としては、 5io2に限ったことはなく、チ
タン、モリブデン、窒化モリブデン、プルミニラムなど
であってもよいが、第1被覆層30に対して選択エツチ
ング性のあるものでなければならない。第1被覆層と第
2被棟層とは同一物質であってはならない。
以上詳細に説明したように、本発明によれば、ゲート電
極とソース及びドレイン電極とゲート電極との電極間隔
を1.0μm以下にでき、かつ自己整合的に形成され、
表面空乏層の影響を小さくして良好な特性を有する電界
効果トランジスタを含む半導体装置を製造することがで
きるのでその効果は大きい。
極とソース及びドレイン電極とゲート電極との電極間隔
を1.0μm以下にでき、かつ自己整合的に形成され、
表面空乏層の影響を小さくして良好な特性を有する電界
効果トランジスタを含む半導体装置を製造することがで
きるのでその効果は大きい。
第1図は従来のショットキーバリアゲート型電界効果ト
ランジスタの一例の断面図、第2図は表面空乏層が発生
した状態のショットキーバリアゲート型電界効果トラン
ジスタの断面図、第3図(aJ〜(h)は本発明の一実
施例を説明するための製造工程順(示した断面図である
。 ■・・・・・・ゲート電極s 2 p 3・・・・・
・オーミック性電極、4・・・・・・半絶縁性QaAs
基板、5・・・・・・n型動作層、6・・・・・・表面
空乏層、21・・・・・・n型動作層、22・・・・・
・第1層(At)、23・・・・・・第2層(8102
)、24・・・・・・第3層(ホトレジスト)、25,
26゜27・・・・・・開口、28・・・・・・ゲート
金属、29・・・・・・ゲート電極、30・・・・・・
第1被覆層(810)、31・・・・;・第2被覆層(
,5iO2)、32・・・・・・オーミック性金属13
3.34・・・・・・ソース及びドレイン電極。 第1図 第2図 と72)
(eン第 3図
ランジスタの一例の断面図、第2図は表面空乏層が発生
した状態のショットキーバリアゲート型電界効果トラン
ジスタの断面図、第3図(aJ〜(h)は本発明の一実
施例を説明するための製造工程順(示した断面図である
。 ■・・・・・・ゲート電極s 2 p 3・・・・・
・オーミック性電極、4・・・・・・半絶縁性QaAs
基板、5・・・・・・n型動作層、6・・・・・・表面
空乏層、21・・・・・・n型動作層、22・・・・・
・第1層(At)、23・・・・・・第2層(8102
)、24・・・・・・第3層(ホトレジスト)、25,
26゜27・・・・・・開口、28・・・・・・ゲート
金属、29・・・・・・ゲート電極、30・・・・・・
第1被覆層(810)、31・・・・;・第2被覆層(
,5iO2)、32・・・・・・オーミック性金属13
3.34・・・・・・ソース及びドレイン電極。 第1図 第2図 と72)
(eン第 3図
Claims (1)
- 半導体基板上に該半導体基板に対して選択エツチング性
を有する物質の第1層を設け、その上に該第1層に対し
でマスク性のある物質の第2層を設け、その上に該第2
層に対してマスク性のある物質の第3層を設ける工程と
、該第3層に開口を設ける工程と、該第3層をマスクと
して前記第2層を選択除去して前記第3層の開口よりも
大きい開口を設ける工程と、前記第2層をマスクにして
前記第1胸を選択除去して前記第2層の開口より大きい
開口を設ける工程と、ゲート金属を上方から被着し前M
L 框3層の上及び前記第3層の開口の直下の前記半導
体基板上にゲート金属層を形成する工程と、前記第3層
と該第3層の上のゲート金4層とを除去する工程と、上
方から絶縁体の第1被覆層を被着し、該第1被覆層に対
して選択エツチング性のある物質の第2被覆層を前記第
1被覆層の上に設けて前記ゲート金属層及び前記第2層
を覆う工程と、前記第1層とその上に被着されている第
2層、第1被覆層、第2被覆層とを除去する工程と、オ
ーミック性金属を上方から被着する工程と、前記第2被
覆層とその上のオーミック性金属を除去し前記半導体基
板上に前記オーミック性金属を残す工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18561082A JPS5975673A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18561082A JPS5975673A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5975673A true JPS5975673A (ja) | 1984-04-28 |
Family
ID=16173809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18561082A Pending JPS5975673A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5975673A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5362677A (en) * | 1988-06-20 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a field effect transistor with a gate recess structure |
-
1982
- 1982-10-22 JP JP18561082A patent/JPS5975673A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5362677A (en) * | 1988-06-20 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a field effect transistor with a gate recess structure |
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