JPS5975673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5975673A JPS5975673A JP18561082A JP18561082A JPS5975673A JP S5975673 A JPS5975673 A JP S5975673A JP 18561082 A JP18561082 A JP 18561082A JP 18561082 A JP18561082 A JP 18561082A JP S5975673 A JPS5975673 A JP S5975673A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- aperture
- opening
- gate electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010410 layer Substances 0.000 claims abstract description 100
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 7
- 239000011247 coating layer Substances 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 7
- 230000000873 masking effect Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 210000000481 breast Anatomy 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 2
- 230000000694 effects Effects 0.000 abstract description 2
- 239000011248 coating agent Substances 0.000 abstract 2
- 238000000576 coating method Methods 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000002344 surface layer Substances 0.000 abstract 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000005669 field effect Effects 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にシ言ットキ
ーバリアゲート型電界効果トランジスタを含む半導体装
置の製造方法に関する。
ーバリアゲート型電界効果トランジスタを含む半導体装
置の製造方法に関する。
一般に、′″ＱａＡｓ半導体は、８１に較べて５〜６倍
と大きな電子移動度を有し、この高速性に大きな特徴が
あるために、最近、超高速集積回路（ＩＣ）に応用する
研究開発が活発に行なわれている。
と大きな電子移動度を有し、この高速性に大きな特徴が
あるために、最近、超高速集積回路（ＩＣ）に応用する
研究開発が活発に行なわれている。
このＱａＡｓ・ＩＣの能動素子としては、基本的に第１
図に示すようなショットキーバリアゲート型筒。
図に示すようなショットキーバリアゲート型筒。
界効果トランジスタ（ＭＥＳＦＥＴ）が提案されている
。これは、プレーナ構造と呼ばれ、半絶縁性ＧａＡｓ基
板４上にエピタキシャル成長やイオン注入により厚さ約
０．２μｍのｎ形動作層５を形成し、ホトレジスト１１
２のリフトオフ法などによりゲート電極１を形成し、マ
スクの位置合せを行ない同様にリフトオフ法などにより
ソース及びドレインのオーミック性電極２，３を形成し
た比較的簡単な構造のものである。
。これは、プレーナ構造と呼ばれ、半絶縁性ＧａＡｓ基
板４上にエピタキシャル成長やイオン注入により厚さ約
０．２μｍのｎ形動作層５を形成し、ホトレジスト１１
２のリフトオフ法などによりゲート電極１を形成し、マ
スクの位置合せを行ない同様にリフトオフ法などにより
ソース及びドレインのオーミック性電極２，３を形成し
た比較的簡単な構造のものである。
しかしこのようなプレーナ構造の半導体装置の製造では
、オーミック性電極を形成するために目合せが必要であ
り、目合せ精度は最良の飯器においても±０．５μｍぐ
らいであり、実用機では±１．０μｍぐらいである。こ
のような目合せ装置を用いて製造するＭＥＳＦＥＴでは
オーミック性電極とゲート電極との電極間隔を１．０μ
ｍ 以下にすることは実際上困難である。一方、ゲート
電極間のＱａＡｓ動作層表面では、表面での結晶性の乱
れや気体の吸着などにより、第２図に示すように１表面
空乏層６が発生し、実効的な動作層が薄くなジ、オーミ
ック電極とゲート電極との電極間隔が長い場合にはゲー
ト・ソース量の動作層抵抗（ソース直列抵抗）が増大し
て相互コンダクタンス／１ｍが著しく低下し、良好なＦ
ＥＴ特性を得ることが難しいという欠点があった。
、オーミック性電極を形成するために目合せが必要であ
り、目合せ精度は最良の飯器においても±０．５μｍぐ
らいであり、実用機では±１．０μｍぐらいである。こ
のような目合せ装置を用いて製造するＭＥＳＦＥＴでは
オーミック性電極とゲート電極との電極間隔を１．０μ
ｍ 以下にすることは実際上困難である。一方、ゲート
電極間のＱａＡｓ動作層表面では、表面での結晶性の乱
れや気体の吸着などにより、第２図に示すように１表面
空乏層６が発生し、実効的な動作層が薄くなジ、オーミ
ック電極とゲート電極との電極間隔が長い場合にはゲー
ト・ソース量の動作層抵抗（ソース直列抵抗）が増大し
て相互コンダクタンス／１ｍが著しく低下し、良好なＦ
ＥＴ特性を得ることが難しいという欠点があった。
本発明の目的は上記欠点を除去し、表面空乏層に、オー
ミック性電極とゲート電極との′ａ電極間隔１．０μｍ
以下にすることを可能にし、かつ、ゲート電極とソース
及びドレインのオーミック性電極を自己整合的に形成す
る電界効果トランジスタを含む半導体装置の製造方法を
提供することにある。
ミック性電極とゲート電極との′ａ電極間隔１．０μｍ
以下にすることを可能にし、かつ、ゲート電極とソース
及びドレインのオーミック性電極を自己整合的に形成す
る電界効果トランジスタを含む半導体装置の製造方法を
提供することにある。
本発明の半導体装置の製造方法は、半導体基板上に該半
導体基板に対して選択エツチング性を有する物質の第１
層を設け、その上に該第１層に対してマスク性のある物
質の第２層を設け、その上に該第２層に対してマスク性
のある物質の第３層を設ける工程と、該第３層に開口を
設ける工程と、該第３層をマスクとして前記第２Ｎを選
択除去して前記第３層の開口よりも大きい開口を設ける
工程と、前記第２層をマスクにして前記第１層を選択除
去して前記第２層の開口より大きい開口を設ける工程と
、ゲート金属を上方がら被着し前記第３層の上及び前記
哨３層の開口の直下の前記半導体基板上にゲート金属層
を形成する工程と、前記ｅ１４３層と該第３層の上のゲ
ート金属層とを除去する工程と、上方から絶縁体の第１
被ｆ７１層を被着し、該第１被拐層に対してオ」４択エ
ツチング性のある物質の第２被稙層を前記第１被覆層の
上に設けて前記ゲート金祠層及び前記＠２層を覆う工程
と、前記第１層とその上に被着されている第２７ｉＷ、
第１被覆層、第２被伊層とを除去する工程と、オーミッ
ク性金属を上方から被着する工程と、前記第２被ａ層と
その上のオーミック性金属を除去し前記半導体基板上に
前記オーミック性金属を残す工程とを含んで構成される
。
導体基板に対して選択エツチング性を有する物質の第１
層を設け、その上に該第１層に対してマスク性のある物
質の第２層を設け、その上に該第２層に対してマスク性
のある物質の第３層を設ける工程と、該第３層に開口を
設ける工程と、該第３層をマスクとして前記第２Ｎを選
択除去して前記第３層の開口よりも大きい開口を設ける
工程と、前記第２層をマスクにして前記第１層を選択除
去して前記第２層の開口より大きい開口を設ける工程と
、ゲート金属を上方がら被着し前記第３層の上及び前記
哨３層の開口の直下の前記半導体基板上にゲート金属層
を形成する工程と、前記ｅ１４３層と該第３層の上のゲ
ート金属層とを除去する工程と、上方から絶縁体の第１
被ｆ７１層を被着し、該第１被拐層に対してオ」４択エ
ツチング性のある物質の第２被稙層を前記第１被覆層の
上に設けて前記ゲート金祠層及び前記＠２層を覆う工程
と、前記第１層とその上に被着されている第２７ｉＷ、
第１被覆層、第２被伊層とを除去する工程と、オーミッ
ク性金属を上方から被着する工程と、前記第２被ａ層と
その上のオーミック性金属を除去し前記半導体基板上に
前記オーミック性金属を残す工程とを含んで構成される
。
次に、本発明の実施例について図面を用いて説明する。
第３図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの製造工程順に示した断面図である。
めの製造工程順に示した断面図である。
まず、第３図（ａ）に示すように、半絶縁性ＱａＡｓ基
板上に不純物を２Ｘ１ｏ１７ｃｒｒＬ−３の濃度になる
ようにイオン注入して埋さ０．２μｍのｎ型動作層２１
を形成し、その上に第１層２２としてＡｔ層２２を２．
０μｍの厚さにスパッタ蒸着し、次に第２層２３として
８１０２層２２を０．３μｍの厚さにスパッタ蒸着し、
次に第３層２４としてホトレジスト膜２４を１．０μｍ
の厚さに塗布し、１．０μｍ長のゲート電極パターン形
成用の開口２５を設ける。
板上に不純物を２Ｘ１ｏ１７ｃｒｒＬ−３の濃度になる
ようにイオン注入して埋さ０．２μｍのｎ型動作層２１
を形成し、その上に第１層２２としてＡｔ層２２を２．
０μｍの厚さにスパッタ蒸着し、次に第２層２３として
８１０２層２２を０．３μｍの厚さにスパッタ蒸着し、
次に第３層２４としてホトレジスト膜２４を１．０μｍ
の厚さに塗布し、１．０μｍ長のゲート電極パターン形
成用の開口２５を設ける。
次に、第３図（ｂ）に示すように、ＳｉＯ２層２３をバ
ッファド弗酸によ＃）０．５μｍ程度サイドエツチング
して開口２５より広い開口２６を設け、さらにＡｔ層２
２を６０’Ｃ（７）リン酸にょｆ） １．５ μｍ程度
サイドエツチングして開口２６より広い開口２７を設け
る。
ッファド弗酸によ＃）０．５μｍ程度サイドエツチング
して開口２５より広い開口２６を設け、さらにＡｔ層２
２を６０’Ｃ（７）リン酸にょｆ） １．５ μｍ程度
サイドエツチングして開口２６より広い開口２７を設け
る。
次に、第３図（Ｃ）に示すように、ゲート金属２８とし
てＡｔ層２８を０．３μｍの厚さにヒータ蒸着して開口
２５により決まるゲート電極２９を形成する。
てＡｔ層２８を０．３μｍの厚さにヒータ蒸着して開口
２５により決まるゲート電極２９を形成する。
次に、第３図（ｄｌに示すように、アセトンでホトレジ
スト膜２４を溶してホトレジスト膜２４の上のゲート金
属２８も同時に除去する。
スト膜２４を溶してホトレジスト膜２４の上のゲート金
属２８も同時に除去する。
次に第３図（ｅ）に示すように、ゲート電極２９の上に
第１の被梼層３０としてＳｌＯを０．８μｍの厚さにヒ
ータ蒸着して第１被覆層３０を形成し、続いて第２被桂
層３１として同じ蒸着位置から５ＩＯ２を０．２μｍの
厚さにヒータ蒸着する。
第１の被梼層３０としてＳｌＯを０．８μｍの厚さにヒ
ータ蒸着して第１被覆層３０を形成し、続いて第２被桂
層３１として同じ蒸着位置から５ＩＯ２を０．２μｍの
厚さにヒータ蒸着する。
次に１第３図（ｆ）に示すように、Ａ／＝層２２を６０
℃のリン酸で溶かしてその上にある第１被覆層３０゜第
２被咎層３１を除去する。ゲート電極２９は第１被棲層
３０及び第２被覆層３１で覆われた形となる。
℃のリン酸で溶かしてその上にある第１被覆層３０゜第
２被咎層３１を除去する。ゲート電極２９は第１被棲層
３０及び第２被覆層３１で覆われた形となる。
次に、第３図（ｇ）に示すように、オーミック快音Ｗｉ
ｔ ＡｕＧｅ −ｐｔを垂直に蒸着することにより厚さ
２０００Ａのオーミック金属層３２を形成する。
ｔ ＡｕＧｅ −ｐｔを垂直に蒸着することにより厚さ
２０００Ａのオーミック金属層３２を形成する。
次に、第３図（ｈＪに示すように、第１被ａ層３０のＳ
ＩＯはバッファド弗酸に溶けにくいことを利用して８１
０２層３１を溶かしてその上のオーミック性金属と共に
除去することによりソース及びドレイン電極３３．３４
が被覆層３０により分離さ。
ＩＯはバッファド弗酸に溶けにくいことを利用して８１
０２層３１を溶かしてその上のオーミック性金属と共に
除去することによりソース及びドレイン電極３３．３４
が被覆層３０により分離さ。
れて自己整合的に形成され、ＧａＡｓ−ＭＥＳＦＥＴが
完成する。
完成する。
上記実施例において、８１０□層２３をサイドエツチン
グするバッファド弗酸液としては、５０％弗酸水：４０
％弗化アンモニウム水＝１ ： １４で混合したものを
１０℃で用いると、０．５μｍサイドエツチングされる
までの時間は８分であり、ばらつきは±０．１μｍと小
さく精度がよい。また、被覆層の横幅を小さくするため
にヒータ蒸着のＳｌＯを用いたが、二酸化シリコン、窒
化シリコン、窒化チタンなどであってもよく、これらを
１に子ビーム蒸着、スパッタ蒸着してもよい。第２被覆
層３１としては、 ５ｉｏ２に限ったことはなく、チ
タン、モリブデン、窒化モリブデン、プルミニラムなど
であってもよいが、第１被覆層３０に対して選択エツチ
ング性のあるものでなければならない。第１被覆層と第
２被棟層とは同一物質であってはならない。
グするバッファド弗酸液としては、５０％弗酸水：４０
％弗化アンモニウム水＝１ ： １４で混合したものを
１０℃で用いると、０．５μｍサイドエツチングされる
までの時間は８分であり、ばらつきは±０．１μｍと小
さく精度がよい。また、被覆層の横幅を小さくするため
にヒータ蒸着のＳｌＯを用いたが、二酸化シリコン、窒
化シリコン、窒化チタンなどであってもよく、これらを
１に子ビーム蒸着、スパッタ蒸着してもよい。第２被覆
層３１としては、 ５ｉｏ２に限ったことはなく、チ
タン、モリブデン、窒化モリブデン、プルミニラムなど
であってもよいが、第１被覆層３０に対して選択エツチ
ング性のあるものでなければならない。第１被覆層と第
２被棟層とは同一物質であってはならない。
以上詳細に説明したように、本発明によれば、ゲート電
極とソース及びドレイン電極とゲート電極との電極間隔
を１．０μｍ以下にでき、かつ自己整合的に形成され、
表面空乏層の影響を小さくして良好な特性を有する電界
効果トランジスタを含む半導体装置を製造することがで
きるのでその効果は大きい。
極とソース及びドレイン電極とゲート電極との電極間隔
を１．０μｍ以下にでき、かつ自己整合的に形成され、
表面空乏層の影響を小さくして良好な特性を有する電界
効果トランジスタを含む半導体装置を製造することがで
きるのでその効果は大きい。
第１図は従来のショットキーバリアゲート型電界効果ト
ランジスタの一例の断面図、第２図は表面空乏層が発生
した状態のショットキーバリアゲート型電界効果トラン
ジスタの断面図、第３図（ａＪ〜（ｈ）は本発明の一実
施例を説明するための製造工程順（示した断面図である
。 ■・・・・・・ゲート電極ｓ ２ ｐ ３・・・・・
・オーミック性電極、４・・・・・・半絶縁性ＱａＡｓ
基板、５・・・・・・ｎ型動作層、６・・・・・・表面
空乏層、２１・・・・・・ｎ型動作層、２２・・・・・
・第１層（Ａｔ）、２３・・・・・・第２層（８１０２
）、２４・・・・・・第３層（ホトレジスト）、２５，
２６゜２７・・・・・・開口、２８・・・・・・ゲート
金属、２９・・・・・・ゲート電極、３０・・・・・・
第１被覆層（８１０）、３１・・・・；・第２被覆層（
，５ｉＯ２）、３２・・・・・・オーミック性金属１３
３．３４・・・・・・ソース及びドレイン電極。 第１図 第２図 と７２）
（ｅン第 ３図
ランジスタの一例の断面図、第２図は表面空乏層が発生
した状態のショットキーバリアゲート型電界効果トラン
ジスタの断面図、第３図（ａＪ〜（ｈ）は本発明の一実
施例を説明するための製造工程順（示した断面図である
。 ■・・・・・・ゲート電極ｓ ２ ｐ ３・・・・・
・オーミック性電極、４・・・・・・半絶縁性ＱａＡｓ
基板、５・・・・・・ｎ型動作層、６・・・・・・表面
空乏層、２１・・・・・・ｎ型動作層、２２・・・・・
・第１層（Ａｔ）、２３・・・・・・第２層（８１０２
）、２４・・・・・・第３層（ホトレジスト）、２５，
２６゜２７・・・・・・開口、２８・・・・・・ゲート
金属、２９・・・・・・ゲート電極、３０・・・・・・
第１被覆層（８１０）、３１・・・・；・第２被覆層（
，５ｉＯ２）、３２・・・・・・オーミック性金属１３
３．３４・・・・・・ソース及びドレイン電極。 第１図 第２図 と７２）
（ｅン第 ３図
Claims (1)
- 半導体基板上に該半導体基板に対して選択エツチング性
を有する物質の第１層を設け、その上に該第１層に対し
でマスク性のある物質の第２層を設け、その上に該第２
層に対してマスク性のある物質の第３層を設ける工程と
、該第３層に開口を設ける工程と、該第３層をマスクと
して前記第２層を選択除去して前記第３層の開口よりも
大きい開口を設ける工程と、前記第２層をマスクにして
前記第１胸を選択除去して前記第２層の開口より大きい
開口を設ける工程と、ゲート金属を上方から被着し前Ｍ
Ｌ 框３層の上及び前記第３層の開口の直下の前記半導
体基板上にゲート金属層を形成する工程と、前記第３層
と該第３層の上のゲート金４層とを除去する工程と、上
方から絶縁体の第１被覆層を被着し、該第１被覆層に対
して選択エツチング性のある物質の第２被覆層を前記第
１被覆層の上に設けて前記ゲート金属層及び前記第２層
を覆う工程と、前記第１層とその上に被着されている第
２層、第１被覆層、第２被覆層とを除去する工程と、オ
ーミック性金属を上方から被着する工程と、前記第２被
覆層とその上のオーミック性金属を除去し前記半導体基
板上に前記オーミック性金属を残す工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18561082A JPS5975673A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18561082A JPS5975673A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975673A true JPS5975673A (ja) | 1984-04-28 |
Family
ID=16173809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18561082A Pending JPS5975673A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975673A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362677A (en) * | 1988-06-20 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a field effect transistor with a gate recess structure |
-
1982
- 1982-10-22 JP JP18561082A patent/JPS5975673A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362677A (en) * | 1988-06-20 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a field effect transistor with a gate recess structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5384479A (en) | Field effect transistor with T-shaped gate electrode | |
| JPS5999776A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS6351550B2 (ja) | ||
| JPS6292481A (ja) | 半導体装置の製造方法 | |
| JPS5975673A (ja) | 半導体装置の製造方法 | |
| JPH0543291B2 (ja) | ||
| JPS60144980A (ja) | 半導体装置 | |
| JPS6037172A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6112079A (ja) | 半導体素子の製造方法 | |
| JPH0213929B2 (ja) | ||
| JPS5833714B2 (ja) | 砒化ガリウムショットキ障壁ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS5965485A (ja) | 半導体装置の製造方法 | |
| JPS5965484A (ja) | 半導体装置の製造方法 | |
| JPS59172776A (ja) | 半導体装置の製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPS6038883A (ja) | ショットキゲ−ト型ｆｅｔの製造方法 | |
| JPS6347982A (ja) | 半導体装置 | |
| JPS6037176A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0439772B2 (ja) | ||
| JPS6086871A (ja) | 電界効果トランジスタの製造方法 | |
| JPS58145161A (ja) | 半導体装置の製造方法 | |
| JPS6050966A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6037175A (ja) | 電界効果トランジスタの製造方法 | |
| JPS63142872A (ja) | 自己整合型電界効果トランジスタの製造方法 | |
| JPS62150888A (ja) | 電界効果トランジスタの製造方法 |