JPS5965485A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法、特にシロ、ソトキーバ
リアゲート型電界効果トランジスタの製造方法に関する
。

ＧａＡｓ半導体はＳｉに比べＣ５〜６倍と大きな電子移
動度を有し、この高速性に大きな特徴があるために、最
近超高速の集積回路（以下ＩＣと称す）に応用する研究
開発が活発に行なわれている。このＧａＡｓＩＣの能動
素子としては、基本的に第１図に示すようなレヨットキ
ーバリアゲート型電界効果トランジスタ（以下ＭＥＳＦ
ＥＴと称す）が提案されている。

とれはプレーナ構造と呼ばれ、第１図に示すよう半絶縁
性Ｑ　ａ　Ａ　ｓ基板４上にエピタキシャル成長やイオ
ン注入によシ厚さ約０．２μｍのｎ形動作層５を形成し
、ホトレジスト膜を用いたリフトオフ法などによりゲー
ト電極１ｆ、形成し、マスクの位置合せ全行ない同様に
リフトオフ法などによシソースおよびドレインのオーミ
ック性電極２．３ヲ形成した比較的簡単な構造のもので
ある。

しかし、どのようなプレーナ構造の製造方法では、オー
ミック性電極を形成するには目合せが必要であシ、目合
せ精度は最良の機器においても±０＝５μｍ位であり、
実用機では±１．０μｍ位である。このような目合せ装
置を用いて製造するＭＥＳＦＥＴでは、ソース電□極と
ゲート電極との電極間隔ｆ、１．０μｍ以下にすること
は実際上困難である。

一方ゲート電極間のＧＩＬＡＢ動作層表面では、表面で
の結晶性の乱れや気体の吸着などにょシ、第２図に示す
ように表面空乏層６が発生［７て実効的な動作層が薄く
なり、オーミック性電極２．３とゲート電極１との電極
間隔が長い場合には、ゲート・ソース間の動作層抵抗（
以下ソース直列抵抗と称す）が増大して、相互コンダク
タンスｆｍが著しく低下する。そこで、これを防ぐＫ　
ｉ、ｌ：ソース電極２とゲート電極１の間隔を小さくし
、ソース直列抵抗を小さくするようにすればよい。しか
し、同じようにゲート電極１とドレイン電極３０間隔を
小さくすると、ドレイン耐圧が低下し７、ドレインコン
ダクタンスが大きくなるために好すしくない。

本発明の目的は上記のような問題点に鑑みてなされたも
のであり、表面空乏層の影ｗｉ小さくして良好なＦＥＴ
特性金得るために、ソース電極とゲート電極との間隔ｅ
１．ＯＩｔｍ以下にすることを可能にし、かつ、ゲート
電極とソースおよびドレインのオーミック性電極を自己
整合的に形成し、その上、ドレイン耐圧が高いオフセッ
トグー　ト電極の電界効果トランジスタの製造方法を提
供することにある。

本発明によれば、半導体基板動作層上にゲート電極を形
成する工程と、該ゲート電極の近傍を絶縁層で覆う工程
と、オーミック性金Ｒを斜め方向から被着してソースお
よびドレイン電極を形成する工程とを含むことを特徴と
する半導体装置の製造方法が得られる。

次に本発明の実施例を図面を用いて説明する。

第３図ｆａｔ〜ｆｇ）は本発明半導体装置の久造方法の
一実施例を示す工程図である。

第３図（ａｌのように牛絶縁性ＱａＡｇ基板にイオン注
入法によシ形成した不純物濃度的２×１０　α。

厚さ約０．２μｍのｎ形動作層２４の上に第１層２１と
してアルミニウムＡｔ！ｔ”２．０μｍスパッタ蒸着し
、第２層２２として二酸化シリコンＳｊＯ□ヲ０３μｍ
スパッタ蒸着し、第３層２３としてホトレジスト膜１．
０μｍを塗布し１．０μｍ長のゲート電極パターンの開
口２５ｆｔ設ける。

そして第３図（ｂｌのように５ｉ０２層２２をバッファ
ド弗酸により０．５μｍサイドエツチングして開口２５
よシ広い開口２６を設け、更にＡＩ層２１ｔ−６０℃リ
ン酸によ９１．５μｍサイドエツチングして開口２６よ
り広い開口２７ｔ−設け、第：１図（Ｃ１の。

ようにゲート金属としてアルミニウムＡ　１　ｔ−０，
３μｍヒータ蒸着して開口２５により決まるゲート電極
１を形成する。

次に第３図（ｄｉのようにアセトンでホトレジスト膜２
３を溶してこの上のゲート金属層２９も同時に除去し、
第３図ｔｅｌのようにゲート電極ｌの上に一酸化シリコ
ン５ｔｏｔｏ、ａμｍヒータ蒸着して第２層の開口２６
により決まる被覆層２８を形成し、′　　第３図（ｆ＞
のようにＡ１層２１’に６０℃濃リン酸で溶してこの上
の層を除去すると、ゲート電極１が被覆層２８で覆われ
たも、のが残り、第３図（ｇ）のようにオーミック性金
属ＡｕＧｅ−Ｐｔ２０００＾會４５°傾けて蒸着するこ
とによりソ、−スおよびドレイン電極２，３が被覆層２
８により分離されて自己整合的に形成され、ゲート・ソ
ース間とゲート・ドレイン間の距離の異なったオフセッ
トゲート電極のＧａＡｓ５　ＭＥＳＦＥＴが完成する。

ソース・ゲート間距離は被覆層の横幅Ｑｃであり、ドレ
イン・ゲート間距離は被覆層の高さｈｃと蒸着傾斜角θ
から、約ｈｅ　＠　ｔａｎθ、もしくは。

約（ｈｃ＊ｔａｎθ＋ｆｆ１ｃ）になる。

尚完成したＭＥＳＦＥＴでは、被覆層２８の上にソース
電極２のオ、−ミック性金属がかぶさり、ゲート・ソー
ス間容量が大きくなり易い。これを防ぐには、ホトレジ
スト膜をかぶせてイオンε−リングで被覆層２８上のオ
ーミック性金Ｊｌ削り取ることによりゲート・ソース間
容量を小さくすることができる。

ＳｉＯ□層２２全２２ドエノチングするバッファド弗酸
液としては、５０％弗酸水と４０％弗化アンモニウム水
ｔ−１：１４で混合したものｔ−１０℃で用いると、０
．５μｍサイドエツチングされるまでの時間は８分であ
り、ばらつきは１０．１１１ｍと小さく精度よく行なわ
れる。

また、被覆層の横幅を小さくするためにヒータ蒸着の一
般化シリコンＳｉＯを用いたが、二酸化シリコン５ｔＯ
２，窒化シリコン、窒化チタ゛／、アルミナＡ１２ｏａ
などあってもよく、これらを電子ビーム蒸着、スパッタ
蒸着してもよい。

この実施例のようにすれば、ゲート・ソース電極間距離
は被覆層の横幅によシ決まる。本実施例では、被覆層の
横幅は第２層２２のサイドエツチング量により決定され
る。第２層２２姓：用いた５ｉ０２膜はエツチング液の
組成と液温などの条件により、サイドエツチング量をエ
ツチング時間で制御することが可能である。

そして、このように形成し次ゲート幅２０μｍ。

ゲート長１．０μｍ、ゲート・ソース間０．５μｍ、ゲ
ートΦドレイン間１．　ＯｔｉｍのＭＥＳＦＥＴ　０）
相互コンダクタンス２ｍは３．１ｍＳであυ、従来のよ
うに目金せて電極間隔１．２μｍで形成したもののｔｍ
は１．８ｍＳであり、本発明のゲート・ソース間隔が短
かいＭＥＳＦＥＴの２ｍは、従来のものに較べて２倍近
い値となっている。ま九、ゲート・ソース間距離が短か
いもので、オフセソトゲ−１・しない電極間隔が同じも
のと較べて、ドレイン・コンダクタンスｆＤは０．２ｍ
Ｓから０．１　ｍｓに減少し、ドレイン耐圧は９ｖから
１７ＶＫ向上している。

本発明によると、ソース電極とゲート電極との間隔全１
．０μｍ以下にすることを可能にし、かつ、ドレイン耐
圧が高い電界効果トランジスタが得られる。

【図面の簡単な説明】

Claims (1)

1. 【特許請求の範囲】 半導体基板動作層上にゲート電極を形成する工程と、該
   ゲート電極の近傍を絶縁層で覆う工程と、オーミック性
   金属を斜め方向から被着Ｌ７てソース□ およびドレイン電極を形成す□るニーとを含むことｔ−
   ％徴とする半導体装置の製造方法。