JPH1027902A

JPH1027902A - ゲート電極の形成方法

Info

Publication number: JPH1027902A
Application number: JP18206796A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-07-11
Filing date: 1996-07-11
Publication date: 1998-01-27

Abstract

(57)【要約】【課題】ＭＯＳトランジスタのゲート電極を金属シリ
サイドを主体として構成する場合にも、ゲート酸化膜に
対する良好な密着性と良好なゲート耐圧を得る。【解決手段】ゲート電極形状にパターニングされたポ
リシリコン膜とＷＳｉｘ膜との積層体を、ストッパ酸化
膜パターン６ｂとＬＤＤサイドウォール９で包囲し、乾
燥Ｏ₂雰囲気下で酸化アニールを行うと、下層側のポリ
シリコン膜からＳｉ原子がＷＳｉｘ膜中を拡散してスト
ッパ酸化膜パターン６ｂとの界面へ供給され、そこで酸
化される。ポリシリコン膜が消失するまでこの酸化アニ
ールを行うことで、ＷＳｉｘ膜単層よりなるゲート電極
１０が形成できる。このＷＳｉｘ膜は、予めゲート電極
形状にパターニングされたポリシリコン膜をＷ膜で被覆
し、シリサイド化アニールを行って自己整合的に形成し
ても良い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳトランジスタ
等の半導体素子に用いられるゲート電極の形成方法に関
し、特にこのゲート電極を金属シリサイドを主体として
構成した場合にも、ゲート酸化膜に対する良好な密着性
と良好なゲート耐圧を得る方法に関する。

【０００２】

【従来の技術】ＬＳＩのデザイン・ルールが２〜１μｍ
であった世代までは、ＭＯＳトランジスタのゲート電極
材料はもっぱらポリシリコンであり、そのシート抵抗は
リンを大量にドープする（ｎ⁺型化する）ことで低減さ
れてきた。しかし、そのシート抵抗は１００ｎｍの膜厚
で約１００Ω／□もあり、ＬＳＩの微細化や高集積化の
進展と共に、ゲート電極の配線抵抗による信号の遅延が
ＬＳＩの動作速度に対して無視できないレベルとなって
きた。

【０００３】このような背景から、不純物含有ポリシリ
コンに比べてアニール後のシート抵抗が１桁以上低下で
きる金属シリサイドが、ゲート電極材料として有力視さ
れている。しかも、一般に金属シリサイドは仕事関数を
Ｓｉのバンド・ギャップの中央付近に持つので、これを
用いてＭＯＳトランジスタのゲート電極を構成すれば、
特にゲート電極に不純物を導入しなくても、ｎＭＯＳト
ランジスタ，ｐＭＯＳトランジスタの双方についてチャ
ネル不純物濃度を比較的低く（１０¹⁶／ｃｍ³のオーダ
ー）維持しながら、閾値電圧Ｖ_thを０．５Ｖ程度に調整
することができる。上記のチャネル不純物濃度は、ポリ
シリコン・ゲート電極を用いた場合に比べて約１桁低
い。このことは、不純物による電子の散乱を減少させて
電子の移動度μ_nを高め、これに比例してＭＯＳトラン
ジスタの電流駆動能力が改善できることを意味してい
る。また、ゲート電極に不純物を導入することが必須で
はなくなるので、従来のいわゆるデュアルゲート型ＣＭ
ＯＳにみられたゲート不純物のチャネルへの突き抜け
や、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの相
互間での拡散といった問題も生じない。

【０００４】以上のような理由からゲート電極材料とし
ての実用化が期待される金属シリサイドであるが、その
単独使用にはゲート酸化膜に対する密着性やゲート耐圧
の不足が大きな障害となっている。このため、近年のサ
ブミクロン，ハーフミクロン，サブハーフミクロンの各
クラスのＬＳＩでは専ら、従来より使用実績がありゲー
ト酸化膜に対する密着性に優れ、ゲート酸化膜の耐圧も
確保しやすいポリシリコン膜を金属シリサイド膜の下に
介在させ、いわゆるポリサイド膜の形でゲート電極材料
として使用されているのが実情である。

【０００５】たとえば、金属シリサイドの代表例である
ＷＳｉｘ（タングステン・シリサイド）について説明す
ると、ゲート酸化膜に対するその密着性の不足は、成膜
方法に起因している。すなわち、ＷＳｉｘ膜は通常、Ｗ
Ｆ₆／ＳｉＨ₄混合ガス系を用いるいわゆるシラン還元
ＬＰＣＶＤで成膜されるが、この方法で成膜されたＷＳ
ｉｘには１×１０²⁰原子／ｃｍ³ものオーダーでＦ原子
が含有されており、ＳｉＯｘ膜のＯ原子と結合すべきＳ
ｉ原子の結合手がＦ原子で消費されているために、密着
性の不足が生じていると考えられている。ＷＳｉｘ膜の
密着性の不足は、その成膜をスパッリング法で行えば、
高速運動粒子の基板入射による下地の表面荒れを利用し
てある程度は解消されると考えられる。しかし、厚さが
１０ｎｍ以下に薄膜化される今後のゲート酸化膜に対し
ては、わずかな照射損傷も許容されず、また金属不純物
の混入のリスクも大きい。したがって、単に密着性の良
さだけをもってスパッタ膜がＣＶＤ膜に置き換わる可能
性は極めて少ない。

【０００６】また、ＷＳｉｘ膜の単独使用に伴うさらに
他の問題として、ゲート耐圧確保の難しさが挙げられ
る。サブハーフミクロン以降の世代ではゲート酸化膜の
厚さが１０ｎｍ以下となるため、ゲート酸化膜の耐圧確
保が従来にも増して重要となる。しかし、ＷＳｉｘ膜の
単独使用によりゲート酸化膜上にＷＳｉｘ膜が直接被着
されると、タングステンの組成比が高い場合ほどストレ
スが増大し、この結果、ゲート酸化膜とＳｉ基板との間
の界面準位密度が増大してゲート耐圧が低下してしま
う。そこで、シリコンの組成比を高めてこの問題を回避
しようとすると、今度はシート抵抗が上昇し、動作高速
化に不利となる。しかし、ＷＳｉｘ膜の下層側にポリシ
リコン膜が介在されていれば、ゲート酸化膜に対する密
着性が改善され、またゲート酸化膜にかかるストレスを
緩和することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、かかる
経緯で実用化されてきたポリサイド膜にも、以下のよう
な様々な問題がある。これらの問題を、ポリサイド膜の
代表例であるタングステン（Ｗ）−ポリサイド膜につい
て説明する。

【０００８】まず、Ｗ−ポリサイド膜の下層側を構成す
るポリシリコン膜は、低抵抗化にはほとんど寄与してい
ない。たとえば、Ｗ−ポリサイド膜の全体的なシート抵
抗は、膜厚１００ｎｍの場合（ＷＳｉｘ膜５０ｎｍ＋ポ
リシリコン膜５０ｎｍ）におおよそ２０Ω／□が限度で
ある。つまり、ポリシリコン膜はゲート電極を厚膜化さ
せるだけの存在であり、ＬＳＩの高さ方向の微細化を図
る観点から不利である。

【０００９】第二に、デュアルゲート構造の採用に伴う
ゲート不純物のチャネルへの突き抜け、およびｐＭＯＳ
トランジスタとｎＭＯＳトランジスタ間における不純物
の相互拡散の問題がある。デュアルゲート構造とは、Ｃ
ＭＯＳの製造において、ｎＭＯＳトランジスタのゲート
電極の導電型をｎ⁺型、ｐＭＯＳトランジスタのゲート
電極の導電型をｐ⁺型とする構造であり、チャネル不純
物濃度を高めることなく両トランジスタ間の閾値電圧Ｖ
_thの差異を解消し、これによりＣＭＯＳインバータとし
て基本ゲートを構成した場合の信号伝達特性の対称性を
改善することを目的として提案されたものである。ゲー
ト電極の導電型は、実際にはＷ−ポリサイド膜中のポリ
シリコン膜に不純物を導入することにより付与される。

【００１０】しかし、ｐ型不純物としてポリシリコン膜
に導入されたホウ素（Ｂ）はシリコン酸化膜中における
拡散速度が速いため、半導体プロセス途中の熱処理条件
によっては薄いゲート酸化膜を容易に突き抜けてチャネ
ル領域へ達し、閾値電圧Ｖ_thを大きく変化させてしまう
問題がある。また、高集積化されたデュアルゲート型Ｃ
ＭＯＳの製造プロセスでは、ポリシリコン膜のｎ⁺型領
域とｐ⁺型領域とがレジスト・マスクを介したイオンの
打ち分けにより隣接して形成される。この後、ポリシリ
コン膜上にＷＳｉｘ膜を積層すると、このＷＳｉｘ膜が
不純物を拡散させる速度がポリシリコン膜よりも速いた
めに、ポリシリコン膜中の不純物がこのＷＳｉｘ膜を介
して移動してしまう。この結果、ｎ型不純物とｐ型不純
物の濃度が一部補償され、仕事関数が目標値から外れて
しまう。

【００１１】ポリサイド膜に関してはこの他にも、ＷＳ
ｉｘ膜中に取り込まれたＦ原子がゲート酸化膜とポリシ
リコン膜との間の界面へ拡散して酸化膜を成長させるこ
とによるゲート酸化膜厚の変動、２層構造ゆえの工程数
の増加、ＷＳｉｘ膜の成膜前の厳密なポリシリコン表面
の洗浄等、解決すべき問題が多い。以上述べたように、
ポリサイド膜はシート抵抗，工程の複雑化，不純物の相
互拡散をある程度犠牲にしながら用いられてきたもので
あり、その２層構造に特有の問題点も抱えている。した
がって、ゲート酸化膜に対する密着性やゲート耐圧の問
題が解決されれば、ＷＳｉｘ膜を単独でゲート電極とし
て使用する方が、動作速度やコストの面からはるかに有
利である。同様のことは、ＷＳｉｘ膜以外の高融点金属
シリサイド膜についても言える。

【００１２】このように、従来のゲート電極形成におい
ては、動作高速化の観点から金属シリサイド膜単独によ
るゲート電極が望まれながらも、プロセス上，あるいは
信頼性の観点からこれが実現できず、ポリサイド膜を使
用せざるを得ない状況が生じていた。そこで本発明は、
これらの問題を解決し、ゲート電極の低抵抗化、これに
よる動作高速化、ゲート酸化膜に対する密着性の向上、
高耐圧化を実現するゲート電極の形成方法を提供するこ
とを目的とする。

【００１３】

【課題を解決するための手段】本発明のゲート電極の形
成方法は、最終的には金属シリサイド単層膜、あるいは
少なくともゲート酸化膜との接触部位を金属シリサイド
膜主体で構成したゲート電極を形成するが、その形成過
程ではゲート酸化膜との接触部位にポリシリコン膜を介
在させ、後工程でこのポリシリコン膜を消失またはシリ
サイド膜に変化させることにより、ゲート酸化膜に対す
る密着性不足やゲート耐圧劣化の問題を回避しようとす
るものである。

【００１４】このために、本発明では大別して次の２通
りの方法を提案する。第一は、半導体膜上に金属シリサ
イド膜が積層されてなる積層体に酸化的雰囲気下で熱処
理を施して該半導体膜を選択的に消失させることによ
り、該金属シリサイド膜単独よりなるゲート電極を形成
する方法である。第二は、シリコン膜上に金属膜が堆積
されてなる積層体に不活性ガス雰囲気下で熱処理を施し
て該シリコン膜全体を金属シリサイド膜に変化させ、こ
の金属シリサイド膜を主体とするゲート電極を形成する
方法である。

【００１５】

【発明の実施の形態】本発明の第一の方法では、半導体
膜上に金属シリサイド膜が積層されてなる積層体に酸化
的雰囲気下で熱処理を施して該半導体膜を選択的に消失
させる。ここで、上記半導体膜がポリシリコン膜であれ
ば、この積層体は従来公知のポリサイド膜であるから、
この第一の方法はポリサイド膜を金属シリサイド膜へ変
化させる方法と言える。金属シリサイド膜は一般に半導
体膜よりも原子を拡散させる速度が速く、このことはＳ
ｉ原子についても当てはまる。ここで、Ｓｉ原子はＷＳ
ｉｘ膜中のＷ原子よりも熱力学的に酸化され易いため、
ポリサイド膜のような積層系が適度な酸化速度を有する
酸化的雰囲気下に置かれると、下層側のポリシリコン膜
からＷＳｉｘ膜を通して表面へ供給されたＳｉ原子が順
次酸化され、ＷＳｉｘ膜の表面がＳｉＯｘ膜で被覆され
ることになる。この酸化を下層側のポリシリコン膜がす
べて消失するまで行えば、最終的には金属シリサイドの
単層膜が得られる。

【００１６】ここで、上記の熱処理はパイロジェニック
酸化のようなウェット酸化により行っても構わないが、
乾燥酸素雰囲気下でいわゆるドライ酸化を行う方が、酸
化速度の制御は容易である。

【００１７】ところで、金属シリサイド膜は、半導体膜
上にＣＶＤ等の方法により気相中から堆積させたもので
あっても、あるいは予めゲート電極パターンに半導体膜
を加工した後、これをシリサイド化金属膜で被覆してシ
リサイド化熱処理を行い、該半導体膜の表面に自己整合
的に形成させたものであっても良い。なお、金属シリサ
イド膜としては、たとえばＷＳｉｘ膜，ＣｏＳｉｘ膜，
ＴｉＳｉｘ膜，ＭｏＳｉｘ膜，ＴａＳｉｘ膜，ＰｔＳｉ
ｘ膜，ＶＳｉｘ膜を用いることができる。上記第一の方
法では、半導体膜がすべて消費された後に金属シリサイ
ド中の金属原子の酸化が始まる可能性がある。したがっ
て、生成する酸化物が熱力学的に安定な金属を含む金属
シリサイド膜を選択することが、特に望ましい。

【００１８】いずれにしても、前記酸化的雰囲気下にお
ける熱処理は、ゲート電極パターンに加工された前記積
層体を酸化シリコン膜で包囲した状態で行うことが、プ
ロセス途中におけるゲート電極パターンの剥離を防止す
る上で有効である。前記半導体膜としては、アモルファ
ス・シリコン膜またはポリシリコン膜の少なくともいず
れかを用いることができる。この場合、前記半導体酸化
物膜としては酸化シリコン膜が生成することになる。な
お、上記のＳｉ系膜はＧｅを含有していても良い。

【００１９】一方、本発明の第二の方法では、シリコン
膜上に金属膜が堆積されてなる積層体に不活性ガス雰囲
気下で熱処理を施して該シリコン膜全体を金属シリサイ
ド膜に変化させ、この金属シリサイド膜を主体とするゲ
ート電極を形成する。ここで、上記半導体膜がポリシリ
コン膜であれば、この積層体は従来公知のポリメタル膜
であるから、この第二の方法はポリメタル膜を金属シリ
サイド膜へ変化させる方法と言える。Ｓｉ等の半導体と
金属とを反応させてシリサイドを形成する際には、金属
の種類や反応条件を適切に選択すると、金属とシリコン
酸化膜との反応を抑制しながらシリサイド化反応を優先
的に進行させることができる。したがって、ゲート酸化
膜上にポリメタル膜を成膜する際に、ポリシリコン膜の
膜厚をシリサイド化ですべて消費されるように十分に薄
く設定しておけば、下地のゲート酸化膜にダメージを与
えずに、該ゲート酸化膜に接する部分をすべてシリサイ
ド化させることが可能となる。

【００２０】上記金属膜は、典型的にはスパッタリング
法や蒸着法により半導体膜上に被着させることができ
る。特に、上記のシリサイド化をゲート酸化膜上で行う
場合には、Ｗ，Ｃｏ，Ｐｔ，Ｍｏ，Ｔａ，Ｔｉ，Ｖ等の
ような、酸化膜と比較的反応し難い金属を選択すること
が、プロセス・マージンを大きく確保する上で有効であ
る。

【００２１】上記の熱処理は、ゲート電極パターンに加
工された前記積層体を酸化シリコン膜で包囲した状態で
行っても、あるいはゲート電極形状にパターニングされ
た前記シリコン膜とこれを被覆する金属膜からなる積層
体について行っても良い。後者は、いわゆる自己整合的
シリサイド化（サリサイド）プロセスである。また、シ
リサイド化反応は一般に、金属（Ｍ）組成比が多いＭ₂
Ｓｉ，ＭＳｉといった準安定相を経てＭＳｉ₂のような
安定相へと進む場合が多く、どの相で反応が停止するか
は温度制御に依存している。そこで、特にサリサイド・
プロセスを採用する場合には、熱処理を金属シリサイド
の準安定相を形成する低温熱処理と金属シリサイドの安
定相を形成する高温熱処理との少なくとも２段階に分け
ることにより、下地のポリシリコン膜の消費をより精密
に制御することができる。

【００２２】以上、本発明には大別して２通りの方法が
あることを説明したが、いずれの方法においてもゲート
電極をＭＯＳトランジスタのゲート電極として形成した
場合には、ポリシリコン・ゲート電極あるいはＷ−ポリ
サイド・ゲート電極を用いる場合に比べて約１桁低いチ
ャネル不純物濃度（１０¹⁶／ｃｍ³のオーダー）でも、
トランジスタの閾値電圧Ｖ_thを適当な値（約０．５Ｖ）
に調整することができ、不純物による電子の散乱が少な
くなる分、電子の移動度μ_nを増大させて電流駆動能力
を改善することができる。また、デュアルゲート型ＣＭ
ＯＳを作製する際にも、金属シリサイド単層からなるゲ
ート電極であれば特に不純物を含有する必要がないの
で、従来のＷ−ポリサイド膜を用いた場合のような不純
物のチャネルへの突き抜けや、逆導電型のＭＯＳトラン
ジスタ領域への不純物の相互拡散といった問題が、いず
れも生じない。

【００２３】また、ＭＯＳトランジスタの製造プロセス
では、ゲート電極の形成後に必ずソース／ドレイン領域
に導入された不純物を活性化するための熱処理が行われ
るが、この熱処理温度はたとえばＲＴＡ（ラピッド・サ
ーマル・アニール）を適用した場合、一般に１０５０
℃，１０秒間程度の条件で行われる。この温度は、通常
の酸化温度やシリサイド化温度よりも高いので、この不
純物活性化のための熱処理で酸化やシリサイド化を兼ね
るようにしても良い。これにより、工程数の増加を最小
限に抑えることができる。サリサイド・プロセスを適用
する場合には、この不純物活性化のための熱処理が、金
属シリサイド膜の安定相を得るための高温熱処理を兼ね
るようにしても良い。

【００２４】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２５】実施例１本実施例では、ＭＯＳトランジスタの製造プロセスにお
いて、薄いポリシリコン膜を介して形成されたＷＳｉｘ
膜パターンをＳｉＯｘ膜で包囲した状態で酸化アニール
を行うことにより該ポリシリコン膜を消失させ、最終的
にＷＳｉｘ膜単層よりなるゲート電極を形成した。この
プロセスをを、図１ないし図７を参照しながら説明す
る。なお、デザイン・ルールは０．３５μｍとする。ま
ず、図１に示されるように、Ｓｉ基板１にＬＯＣＯＳ法
により厚さ約４００ｎｍのフィールド酸化膜２（ＳｉＯ
₂）を形成し、さらに熱酸化により厚さ１１ｎｍのゲー
ト酸化膜３（ＳｉＯ₂）を形成した。

【００２６】続いて、基体の全面に厚さ約３０ｎｍの薄
いポリシリコン膜４（ｐｏｌｙＳｉ）を公知のＬＰＣＶ
Ｄにより成膜した。ポリシリコン膜４の成膜条件は、た
とえばＳｉＨ₄流量４００ＳＣＣＭ圧力２０Ｐａ基板温度６１０℃ とした。このポリシリコン膜４は、後述の酸化アニール
により残らず酸化して消失させるものであるから、スル
ープットを向上させるためには薄い方が良い。しかしポ
リシリコン膜は、その成膜初期において核形成に続き島
状成長が進行するため、膜厚が余り薄い段階では連続膜
ではなく、ピンホールのある膜しか得られない。これを
避けるためにはアモルファス・シリコン膜を成膜させる
ことが考えられるが、アモルファス・シリコン膜の成膜
は成膜条件の制御が一般にポリシリコン膜よりも難し
く、所要時間も長い。上述のようにポリシリコン膜４の
膜厚を３０ｎｍ程度としたのは、連続膜を得る方法が確
立されているからである。

【００２７】次に、基体の全面に厚さ約１００ｎｍのＷ
Ｓｉｘ膜５を、ＬＰＣＶＤ法により成膜した。このとき
の成膜条件は、たとえばＷＦ₆流量３．２ＳＣＣＭＳｉＨ₂Ｃｌ₂流量１２０ＳＣＣＭガス圧９３Ｐａ基板温度５８５℃ とした。この成膜プロセスは、いわゆるＤＣＳ（ジクロ
ロシラン）還元法と呼ばれるものであり、おそらくその
成膜温度の高さによる結晶性の良さに起因して、シラン
還元ＣＶＤによるＷＳｉｘ膜よりもＦ原子の取り込み量
が３桁も低減（１×１０¹⁷原子／ｃｍ³のオーダー）で
きる。

【００２８】また、ここで得られたＷＳｉｘ膜５のＳｉ
組成比ｘは約２．５であり、特に大幅なシリコン・リッ
チとは言えず、シート抵抗の増大も問題とならない。従
来、ＭＯＳトランジスタのゲート電極をＷＳｉｘ膜単層
で構成しようとすると、ゲート耐圧の劣化を防止するた
めにその組成をシリコン・リッチにする必要があり、シ
ート抵抗が増大する問題があった。しかし、本発明では
この段階で下地にポリシリコン膜が存在しているので、
このような考慮が不要となることもメリットのひとつで
ある。

【００２９】次に、基体の全面にＳｉＯｘ膜を堆積さ
せ、膜厚約１５０ｎｍのストッパ酸化膜６（ＳｉＯｘ）
を成膜した。この成膜は、Ｏ₂−ＴＥＯＳプラズマＣＶ
Ｄ，Ｈ₂Ｏ−ＴＥＯＳプラズマＣＶＤ，Ｏ₃−ＴＥＯＳ
常圧ＣＶＤ等の公知のＣＶＤ法で行うことができる。こ
のストッパ酸化膜６は、後述のＬＤＤ領域やソース／ド
レイン領域へ不純物を導入するためのイオン注入時にゲ
ート電極へ不純物が導入されるのを防ぐ役割と、後工程
で形成されるＬＤＤサイドウォールと共同してゲート電
極を包囲することにより後述の酸化アニール時のＷＳｉ
ｘ膜の剥離を防止する役割を果たす。また、コンタクト
ホール形成に自己整合プロセスが適用される場合には、
このストッパ酸化膜６がオフセット絶縁膜としても機能
する。

【００３０】さらに、上記ストッパ酸化膜６の上でレジ
スト・パターニングを行い、ゲート電極パターンに倣っ
たレジスト・パターン７（ＰＲ）を形成した。図１に
は、ここまでの工程を終了した状態が示されている。

【００３１】次に、上記レジスト・パターン７をマスク
とし、一例としてマグネトロンＲＩＥ装置とＣＨＦ₃／
Ｏ₂混合ガスを用いた上記マスクＳｉＯｘ膜６のドライ
エッチングを行い、図２に示されるようなストッパ酸化
膜パターン６ａを形成した。この後、レジスト・アッシ
ングを行ってレジスト・パターン７を除去した。なお、
このレジスト・パターン７は、続くＷＳｉｘ膜５とポリ
シリコン膜４のドライエッチングの段階まで残しておい
てもＭＯＳトランジスタ製造プロセスそのものに支障は
無いが、この段階で除去することにより、カーボン系ポ
リマーによる汚染やレジスト・パターン７のエッジ後退
による寸法変換差の発生を未然に防止することができ
る。また、レジスト・パターン７は一般にプラズマ照射
により硬化するとアッシングによる除去が困難となる
が、本実施例のような方法であればレジスト・パターン
７はそれほど硬化が進行しないうちに除去されることに
なり、アッシング残渣の問題も解決し易くなる。

【００３２】次に、基板を有磁場マイクロ波プラズマ・
エッチング装置に搬入し、図３に示されるように、スト
ッパ酸化膜パターン６ａを介してＷＳｉｘ層５とポリシ
リコン膜４のドライエッチングを行った。このときのエ
ッチング条件はたとえば、Ｃｌ₂流量７２ＳＣＣＭＯ₂流量８ＳＣＣＭガス圧０．４Ｐａマイクロ波パワー８５０Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー４０Ｗ（１３．５６ＭＨｚ）基板温度０℃ とした。このエッチングにより、異方性形状を有する線
幅約０．３５μｍのＷＳｉｘ膜パターン６ａおよびポリ
シリコン膜パターン５ａを形成した。

【００３３】次に、ＬＤＤイオン注入を行った。図３で
は単独のＭＯＳトランジスタを図示しているが、本発明
によりＣＭＯＳトランジスタを作製する際には、ｎＭＯ
Ｓトランジスタ形成領域にはｎ型不純物としてたとえば
砒素（Ａｓ⁺），ｐＭＯＳトランジスタ形成領域にはｐ
型不純物としてたとえばホウ素（ＢＦ²⁺）をそれぞれ打
ち分ける。このＬＤＤイオン注入により、Ｓｉ基板１の
表層部にＬＤＤ領域８が形成された。

【００３４】次に、通常のＳｉＯｘ膜の全面堆積および
ＲＩＥによるエッチバックを行い、上記ＷＳｉｘ膜パタ
ーン６ａとポリシリコン膜パターン４ａの側壁面にＬＤ
Ｄサイドウォール９を形成した。このエッチバックは、
Ｓｉ基板１が露出するまで行った。この段階で、後にゲ
ート電極となるパターンの全体がＳｉＯｘ膜で被覆され
たことになる。

【００３５】次に、本発明の特色ある工程として酸化ア
ニールを行った。アニールには通常の縦型酸化炉を用
い、たとえば乾燥Ｏ₂流量１０ＳＬＭヒータ設定温度９００℃ 時間２４０分とした。この過程では、ポリシリコン膜パターン４ａか
ら供給されるＳｉ原子がＷＳｉｘ膜パターン５ａの内部
を拡散して該ＷＳｉｘ膜パターン５ａとストッパ酸化膜
パターン６ａとの界面に達し、ここでＳｉ原子が酸化さ
れて厚さ約６０ｎｍのＳｉＯｘ膜を形成する。この結
果、図５に示されるように、ＷＳｉｘ膜単層よりなるゲ
ート電極１０が形成され、その上のストッパ酸化膜６ｂ
の膜厚が増大した。また、Ｓｉ基板１の露出面には熱酸
化膜１１（ＳｉＯ₂）が形成された。

【００３６】なお、上述のようなドライ酸化条件を採用
したのは、酸化速度を抑えることで、熱力学的に優勢な
反応を（ここではＷ原子の酸化反応と比較した場合のＳ
ｉ原子の酸化反応）をより進行させ易くするためであ
る。また、上記の時間は、厚さ約３０ｎｍのポリシリコ
ン膜パターン４ａのすべてが残らず酸化されるように設
定されているが、この時間はＷＳｉｘ膜の原子組成比や
成膜方法、あるいは仕事関数の制御を目的として導入さ
れる不純物の有無にに応じて変化するので、プロセスご
とに最適化することが特に望ましい。さらに、この酸化
アニールは、ＷＳｉｘ膜パターン５ａをＳｉＯｘ膜で包
囲した状態で行われるので、熱履歴によるストレス変化
が生じても、ＷＳｉｘ膜パターン５ａが剥離することは
なかった。

【００３７】次に、図６に示されるようにイオン注入を
行い、ソース／ドレイン領域１２を形成した。このイオ
ン注入では、前工程で形成された熱酸化膜１１を通過し
て不純物を基板へ打ち込むために、通常のイオン注入に
比べてイオン加速電圧を若干高める必要があるが、ＷＳ
ｉｘ膜よりなるゲート電極１０のイオン阻止能は比較的
大きいので、チャネル領域に不純物が導入される虞れは
ない。さらに、この基体に対してＮ₂雰囲気中，１０５
０℃，１０秒間のアニールを行い、基板へ導入された不
純物を活性化させた。

【００３８】この後は、常法にしたがって上層配線を形
成し、ＭＯＳトランジスタを完成させた。すなわち、図
７に示されるように、基体の全面にＳｉＯｘからなる層
間絶縁膜１３を堆積させ、この層間絶縁膜１３をパター
ニングして上記ソース／ドレイン領域１２に臨むコンタ
クトホール１４を開口し、基体の全面をＴｉＮ密着層
（図示せず。）で被覆した後、ブランケットＷ膜の堆積
とそのエッチバックを経て形成したプラグ１５（ＴｉＮ
／Ｗ）で上記コンタクトホール１４を埋め込み、さらに
基体の全面を被覆するＴｉＮバリヤメタル（図示せず）
とＡｌ−１％Ｓｉ膜からなる積層膜をパターニングして
上層配線パターン１（ＴｉＮ／Ａｌ）を形成した。

【００３９】実施例２本実施例では、ポリシリコン膜パターンをＣｏ膜で被覆
した状態でまずシリサイド化アニールを行ってＣｏＳｉ
ｘ層を形成し、続いて未反応のまま残ったポリシリコン
残膜を酸化アニールにより消失させることにより、Ｃｏ
Ｓｉｘ膜単層よりなるゲート電極を形成した。このプロ
セスをを、図８ないし図１５を参照しながら説明する。
なお、図中の符号は前掲の図１ないし図７と一部共通で
ある。

【００４０】まず、ゲート酸化膜３の形成までを実施例
１と同様に行った後、図８に示されるように基体の全面
にポリシリコン膜１７（ｐｏｌｙＳｉ）膜を約１００ｎ
ｍの膜厚に成膜した。続いて、ゲート電極パターンにな
らったレジスト・パターン７（ＰＲ）を形成した。

【００４１】次に、上記レジスト・パターン７をマスク
としてポリシリコン膜１７をドライエッチングし、図９
に示されるようなポリシリコン膜パターン１７ａを形成
した。このエッチングは、たとえば有磁場マイクロ波プ
ラズマ・エッチング装置とＣｌ₂／Ｏ₂混合ガスを用
い、実施例１で前述したような条件を用いて行った。続
いて、基体の全面を厚さ約２０ｎｍのＣｏ膜１８で被覆
した。このＣｏ膜１８は、スパッタリングにより成膜で
きる。

【００４２】次に、ＲＴＡ（ラピッド・サーマル・アニ
ール）による自己整合的シリサイド化（サリサイド）を
行い、図１０に示されるように、ポリシリコン膜パター
ン１７ａの表層部にＣｏＳｉｘ層１９を形成した。この
シリサイド化アニールは、たとえばＮ₂雰囲気中，６５
０℃，６０秒間の条件で行った。ゲート酸化膜３上とフ
ィールド酸化膜２上のＣｏ膜１８は、未反応のまま残っ
た。

【００４３】このときのシリサイド化反応では、化学量
論的には１ｎｍのＣｏが３．６４ｎｍのＳｉを消費す
る。したがって、Ｃｏ１８膜がポリシリコン膜パターン
１７ａ上ですべて反応したとしても、ＣｏＳｉ層１９の
下には未反応のポリシリコン残膜１８ｒが次式で算出さ
れる値１００−（２０×３．６４）≒２７（ｎｍ）程度は残る。もっとも、サリサイド・プロセスにより形
成されるシリサイド膜は一般にＳｉリッチとなる傾向が
あるので、実際の残膜厚が上記の値より小さくなる可能
性はあるが、いずれにしても残膜は確実に存在する。し
たがって、ゲート酸化膜３に対する密着性は余り高くな
いＣｏＳｉｘ層１９が生成した後も、ポリシリコン残膜
１７ｒによってパターン全体のゲート酸化膜３に対する
密着性が維持される。

【００４４】次に、図１１に示されるように、未反応の
Ｃｏ膜１８を除去した。この除去は、通常のサリサイド
・プロセスで未反応金属膜の除去に用いられている硫酸
過水（Ｈ₂ＳＯ₄／Ｈ₂Ｏ₂混合水溶液）を用いて行っ
た。さらにＬＤＤイオン注入を行い、ＬＤＤ領域８を形
成した。

【００４５】次に、ＳｉＯｘ膜の全面堆積およびそのエ
ッチバックを行ってＣｏＳｉｘ層１９の側壁面に図１２
に示されるようなサイドウォール２０を形成し、さらに
基体の全面に厚さ約１０ｎｍのキャップ酸化膜２１（Ｓ
ｉＯｘ）をたとえばプラズマＣＶＤ法により堆積させ
た。このキャップＳｉＯｘ膜２１は、後工程でソース／
ドレイン領域を形成するためのイオン注入時にチャネリ
ング防止膜として機能する他、ＣｏＳｉｘ層１９の剥離
を防止する役目も果たす。

【００４６】次に、上記ポリシリコン残膜１７ｒを消失
させるための酸化アニールを、たとえば実施例１で前述
した条件にしたがって行った。ポリシリコン残膜１７ｒ
はＣｏＳｉｘ層１９中を拡散してキャップ酸化膜２１と
の界面に達し、ここで酸化されてＳｉＯｘ膜に変化し
た。この結果、図１３に示されるようにＣｏＳｉｘ膜の
単層よりなるゲート電極２２が形成された。ここで、ポ
リシリコン残膜１７ｒが薄い場合にはＣｏＳｉｘ中のＣ
ｏが一部酸化される可能性がある。しかし、このとき生
成するＣｏＯｘは比較的安定な酸化物なので、酸化アニ
ールのプロセス・マージンは比較的余裕をもって設定す
ることができる。

【００４７】この後は、図１４に示されるように不純物
のイオン注入を行ってソース／ドレイン領域１２を形成
し、活性化アニールを行ってこの不純物を活性化した。
さらに、図１５に示されるように、層間絶縁膜膜２３
（ＳｉＯｘ）の堆積、不純物活性化アニール、コンタク
トホール１４の開口、プラグ１５（ＴｉＮ／Ｗ）の形
成、および上層配線パターン１６（ＴｉＮ／Ａｌ）の形
成を経てＭＯＳトランジスタを完成させた。

【００４８】実施例３本実施例では、ポリシリコン膜の上にこれをすべてＷＳ
ｉｘ層に変化させ得る厚さのＷ膜を積層し、この積層膜
のパターンをＳｉＯｘ膜で包囲した状態でシリサイド化
アニールを行うことにより、少なくともゲート酸化膜と
の界面がほぼＷＳｉｘ層で構成されるゲート電極を形成
した。このプロセスをを、図１６ないし図２２を参照し
ながら説明する。なお、図中の符号は既出の図面と一部
共通である。

【００４９】まず、ゲート酸化膜３の形成までを実施例
１と同様に行った後、厚さ約５０ｎｍのポリシリコン膜
２４（ｐｏｌｙＳｉ）、厚さ約５０ｎｍのＷ膜２５、お
よび厚さ約１５０ｎｍのストッパ酸化膜６（ＳｉＯｘ）
を順次成膜し、さらにゲート電極パターンにならったレ
ジスト・パターン７を形成した。ここで、上記Ｗ膜２５
の成膜は２段階のＬＰＣＶＤ法により行い、その条件は
たとえば（第１段階）ＷＦ₆流量０．５ＳＣＣＭＨ₂流量５００ＳＣＣＭＡｒ流量１０ＳＣＣＭ圧力２４Ｐａ（第２段階）ＷＦ₆流量５ＳＣＣＭＨ₂流量５００ＳＣＣＭＡｒ流量１０ＳＣＣＭ圧力２４Ｐａとした。

【００５０】ＣＶＤ法は一般に、下地への照射損傷が少
ない一方で、得られる膜の密着性が低い欠点を有し、上
記ＷＳｉｘ膜２５もその例外ではない。しかし、上記の
ように５０ｎｍ程度の膜厚であれば、大きなストレスは
蓄積されず、剥離の虞れも少ない。また、Ｗの結晶粒成
長も抑制されるので、表面モホロジーの劣化も最小限に
留めることができる。

【００５１】次に、上記レジスト・パターン７をマスク
としてストッパ酸化膜６をエッチングすることにより、
図１７にＣＶＤ示されるようなストッパ酸化膜パターン
６ａを形成した。レジスト・パターン７はこの後、アッ
シングを行って除去した。続いて、このストッパ酸化膜
６ａをマスクとしてＷ膜２５とポリシリコン膜２４とを
ドライエッチングし、図１８に示されるようなＷ膜パタ
ーン２５ａとポリシリコン膜パターン２４ａを形成し
た。さらにＬＤＤイオン注入を行い、ＬＤＤ領域８を形
成した。

【００５２】次に、図１９に示されるように、上記Ｗ膜
パターン２５ａとポリシリコン膜パターン２４ａの側壁
面にサイドウォール２６を形成した。これにより、後に
ゲート電極となるパターンの全体がＳｉＯｘ膜で被覆さ
れたことになる。

【００５３】次に、本発明の特色ある工程としてシリサ
イド化アニールを行った。アニールには通常の縦型拡散
炉を用い、たとえばＮ₂流量１０ＳＬＭヒータ設定温度６５０℃ 時間３０分とした。このときのシリサイド化反応の化学量論による
と、１ｎｍのＷに２．５３ｎｍのＳｉが消費され、２．
５８ｎｍのＷＳｉ₂が生成する。本実施例の系ではＷが
Ｓｉに比べて大過剰であるから、図２０に示されるよう
に厚さ５０ｎｍのポリシリコン膜パターン２４ａのすべ
てが反応してＷＳｉｘ層２７に変化しても、まだ３０ｎ
ｍ程度のＷ膜２５ａが残る。このようにして、ＷＳｉｘ
／Ｗの二層膜よりなるゲート電極２８が形成された。ま
た、Ｓｉ基板１の表面には熱酸化膜１１（ＳｉＯ₂）が
形成された。なお、上述のように１段階加熱のみでＷＳ
ｉｘの最終安定相を形成する場合は、後工程で行われる
不純物活性化アニールでこのシリサイド化アニールを兼
ねても良い。

【００５４】この後は、図２１に示されるように不純物
のイオン注入を行ってソース／ドレイン領域１２を形成
し、活性化アニールを行ってこの不純物を活性化させ
た。さらに、図２２に示されるように、層間絶縁膜膜２
９（ＳｉＯｘ）の堆積、不純物活性化アニール、コンタ
クトホール１４の開口、プラグ１５（ＴｉＮ／Ｗ）の形
成、および上層配線パターン１６（ＴｉＮ／Ａｌ）の形
成を経てＭＯＳトランジスタを完成させた。

【００５５】実施例４本実施例では、ポリシリコン膜パターンをＣｏ膜で被覆
した状態でまず低温シリサイド化アニールを行ってＣｏ
Ｓｉ層を形成し、続いて高温シリサイド化アニールを行
って該ポリシリコン膜パターンの残膜をＣｏＳｉと反応
させてＣｏＳｉ₂層を形成することにより、ＣｏＳｉ₂
／ＣｏＳｉの二層よりなるゲート電極を形成した。この
プロセスを、図２３ないし図２９を参照しながら説明す
る。なお、図中の符号は既出の図面の一部共通である。

【００５６】まず、図２３に示されるように、ゲート酸
化膜３上に厚さ約９０ｎｍのポリシリコン膜パターン３
０を形成し、さらに基体の全面を被覆して厚さ約３０ｎ
ｍのＣｏ膜３１を形成した。ここまでのプロセスは、膜
厚が変更されている他は実施例２で前述したとおりであ
る。

【００５７】次に、たとえばＮ₂雰囲気中，５００℃，
６０秒間の比較的穏やかな条件でＲＴＡによる低温シリ
サイド化アニールを行い、図２４に示されるように、ポ
リシリコン膜パターン３０の表層部をＣｏＳｉ層３２に
変化させた。ＣｏＳｉ層３２の内部にはポリシリコン残
膜３０ｒが残存し、パターンをゲート酸化膜３に密着さ
せる役割を果たしている。ゲート酸化膜３上とフィール
ド酸化膜２上のＣｏ膜３１は、未反応のまま残った。な
お、この段階では、最終的にポリシリコン残膜３０ｒと
反応して安定相に変化し得るシリサイド層を形成すれば
良いので、上述のＣｏＳｉに替わり、Ｃｏ₃ＳｉやＣｏ
₂Ｓｉを生成させても良い。これらの場合のアニール温
度は上記よりもさらに低くする必要があり、たとえばＣ
ｏ₃Ｓｉを生成させるには４００〜４５０℃，Ｃｏ₂Ｓ
ｉを生成させるには３００〜４００℃が適当である。

【００５８】次に、図２５に示されるように、未反応の
Ｃｏ膜３１をたとえば硫酸過水を用いて除去した後、今
度はＮ₂雰囲気中，６５０℃，９０秒間の高温シリサイ
ド化アニールを行ってポリシリコン残膜３０ｒとＣｏＳ
ｉ層３２とを反応させ、ゲート酸化膜３に接する領域を
ほぼＣｏＳｉ₂層３３に変化させた。これにより、Ｃｏ
Ｓｉ₂／ＣｏＳｉの二層よりなるゲート電極３４が形成
された。

【００５９】ここで、２段階のシリサイド化アニールに
よる膜構造の変化の様子を、図２９にまとめた。この図
は前掲の各図面のゲート電極の形成部近傍を拡大して示
すものであり、（ａ）図はアニール前、（ｂ）図は低温
シリサイド化アニールによりＣｏＳｉ層３２が形成され
た状態、（ｃ）図は高温シリサイド化アニールによりＣ
ｏＳｉ₂層３３が形成された状態をそれぞれ表す。ま
ず、低温シリサイド化アニールでは、化学量論的には１
ｎｍのＣｏが１．８２ｎｍのＳｉを消費し、２．０２ｎ
ｍのＣｏＳｉが形成される。ここでは、（ｂ）図に示さ
れるように、３０ｎｍのＣｏ膜３１のすべてがポリシリ
コン膜パターン３０を５５ｎｍだけ消費し、６１ｎｍの
ＣｏＳｉ層３２に変化する。したがって、ポリシリコン
残膜３０ｒの厚さは３５ｎｍとなる。

【００６０】続く高温シリサイド化アニールでは、化学
量論的には１ｎｍのＣｏが３．６４ｎｍのＳｉを消費
し、３．５２ｎｍのＣｏＳｉ₂が形成される。ここで
は、（ｃ）図に示されるように、３５ｎｍのポリシリコ
ン残膜３０ｒすべてがＣｏＳｉ層３２の４０ｎｍ分と反
応し、６９ｎｍのＣｏＳｉ₂層３３に変化する。したが
って、ＣｏＳｉ₂層３３の表面にはＣｏＳｉ層３２が２
１ｎｍだけ残る。

【００６１】次に、図２６に示されるように不純物のイ
オン注入を行ってソース／ドレイン領域１２を形成し、
活性化アニールを行ってこの不純物を活性化させた。次
に、ＳｉＯｘ膜の全面堆積およびそのエッチバックを行
ってゲート電極３４の側壁面に図２７に示されるような
サイドウォール３５（ＳｉＯｘ）を形成し、さらに基体
の全面に厚さ約１０ｎｍのキャップ酸化膜２１（ＳｉＯ
ｘ）をたとえばプラズマＣＶＤ法により堆積させた。こ
の状態でイオン注入を行い、ソース／ドレイン領域１２
を形成した。さらに、図２８に示されるように、層間絶
縁膜膜３６（ＳｉＯｘ）の堆積、不純物活性化アニー
ル、コンタクトホール１４の開口、プラグ１５（ＴｉＮ
／Ｗ）の形成、および上層配線パターン１６（ＴｉＮ／
Ａｌ）の形成を経てＭＯＳトランジスタを完成させた。

【００６２】以上、本発明を４例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、実施例１における酸化アニー
ル、および実施例３におけるシリサイド化アニールはそ
れぞれ、ポリサイド膜またはポリメタル膜をゲート電極
形状にパターニングした後に行っているが、これはパタ
ーニング前に行っても良い。実施例１および実施例２で
は、最終的に消失される半導体膜としてポリシリコン膜
を使用したが、この代わりにアモルファス・シリコン膜
やＳｉ−Ｇｅ膜を使用しても、同様の効果が期待でき
る。また、この半導体膜に不純物を導入しておけば、最
終的に得られる金属シリサイド単層ゲートに拡散を通じ
て不純物が導入されるので、ゲート電極の仕事関数を制
御することも可能となる。

【００６３】また、上述の実施例ではいずれもバルク基
板上でのゲート電極形成について説明したが、本発明は
ＳＯＩ基板上でのゲート電極形成にも適用できる。この
他、デザイン・ルール，基板構成，ＬＰＣＶＤ条件，熱
処理条件，ドライエッチング条件等の細部については、
適宜変更や選択が可能である。

【００６４】

【発明の効果】以上の説明からも明らかなように、本発
明によれば、金属シリサイド膜をゲート電極材料として
用いることにより生じていた従来のデメリット、すなわ
ちゲート酸化膜に対する密着性の不足やゲート耐圧の劣
化といった問題を解決しながら、低抵抗化やＣＭＯＳト
ランジスタの高速化といった金属シリサイド・ゲートの
本来のメリットを引き出すことが可能となる。したがっ
て、本発明はＬＳＩの高速化，微細化，高集積化の進展
に大きく寄与するものである。

【図面の簡単な説明】

【図１】本発明を適用したＭＯＳトランジスタのゲート
電極形成プロセス（実施例１）において、ポリシリコン
膜とＷＳｉｘ膜とストッパ酸化膜の積層膜上でレジスト
・パターニングを行った状態を示す模式的断面図であ
る。

【図２】図１のストッパ酸化膜をドライエッチングして
ストッパ酸化膜パターンを形成し、レジスト・アッシン
グを行った状態を示す模式的断面図である。

【図３】図２のストッパ酸化膜パターンをマスクとして
ＷＳｉｘ膜とポリシリコン膜とをドライエッチングし、
ＬＤＤイオン注入を行った状態を示す模式的断面図であ
る。

【図４】図３のＷＳｉｘ膜とポリシリコン膜のパターン
の側壁面にＬＤＤサイドウォールを形成した状態を示す
模式的断面図である。

【図５】酸化アニールを行ってポリシリコン膜を消失さ
せることにより、ＷＳｉｘ膜単層よりなるゲート電極を
形成した状態を示す模式的断面図である。

【図６】イオン注入によりソース／ドレイン領域を形成
した状態を示す模式的断面図である。

【図７】上層配線を形成し、ＭＯＳトランジスタを完成
させた状態を示す模式的断面図である。

【図８】本発明を適用した他のＭＯＳトランジスタのゲ
ート電極形成プロセス（実施例２）において、ポリシリ
コン膜上でレジスト・パターニングを行った状態を示す
模式的断面図である。

【図９】図８のポリシリコン膜をドライエッチングして
ポリシリコン膜パターンを形成し、さらに基体の全面を
Ｃｏ膜で被覆した状態を示す模式的断面図である。

【図１０】シリサイド化アニールを行って図９のポリシ
リコン膜パターンの表層部をＣｏＳｉｘ層に変化させた
状態を示す模式的断面図である。

【図１１】図１０の未反応のＣｏ膜を除去し、ＬＤＤイ
オン注入を行った状態を示す模式的断面図である。

【図１２】図１１のＣｏＳｉｘ層の側壁面にＬＤＤサイ
ドウォールを形成した後、基体の全面をキャップ酸化膜
で被覆した状態を示す模式的断面図である。

【図１３】酸化アニールにより図１２のポリシリコン残
膜を消失させ、ＣｏＳｉｘ膜単層よりなるゲート電極を
形成した状態を示す模式的断面図である。

【図１４】イオン注入によりソース／ドレイン領域を形
成した状態を示す模式的断面図である。

【図１５】図１４の基体上で層間絶縁膜の成膜，コンタ
クトホールの開口，プラグの形成，および上層配線パタ
ーンの形成を行ってＭＯＳトランジスタを完成させた状
態を示す模式的断面図である。

【図１６】本発明を適用した他のＭＯＳトランジスタの
ゲート電極形成プロセス（実施例３）において、ポリシ
リコン膜とＷ膜とストッパ酸化膜の積層膜上でレジスト
・パターニングを行った状態を示す模式的断面図であ
る。

【図１７】図１６のストッパ酸化膜をドライエッチング
してストッパ酸化膜パターンを形成し、レジスト・アッ
シングを行った状態を示す模式的断面図である。

【図１８】図１７のストッパ酸化膜パターンをマスクと
してＷ膜とポリシリコン膜とをドライエッチングし、Ｌ
ＤＤイオン注入を行った状態を示す模式的断面図であ
る。

【図１９】図１８のＷ膜とポリシリコン膜のパターンの
側壁面にＬＤＤサイドウォールを形成した状態を示す模
式的断面図である。

【図２０】シリサイド化アニールを行って図１９のポリ
シリコン膜パターンをＷＳｉｘに変化させ、ＷＳｉｘ／
Ｗ二層膜よりなるゲート電極を形成した状態を示す模式
的断面図である。

【図２１】イオン注入によりソース／ドレイン領域を形
成した状態を示す模式的断面図である。

【図２２】図２１の基体上で層間絶縁膜の成膜，コンタ
クトホールの開口，プラグの形成，および上層配線パタ
ーンの形成を行ってＭＯＳトランジスタを完成させた状
態を示す模式的断面図である。

【図２３】本発明を適用したさらに他のＭＯＳトランジ
スタのゲート電極形成プロセス（実施例４）において、
ゲート酸化膜上にポリシリコン膜パターン形成し、さら
に基体の全面をＣｏ膜で被覆した状態を示す模式的断面
図である。

【図２４】低温シリサイド化アニールを行って図２３の
ポリシリコン膜パターンの表層部をＣｏＳｉ層に変化さ
せた状態を示す模式的断面図である。

【図２５】図２４の未反応Ｃｏ膜を除去した後、高温シ
リサイド化アニールを行ってポリシリコン残膜をＣｏＳ
ｉ₂層に変化させ、ＣｏＳｉ₂／ＣｏＳｉ二層膜よりな
るゲート電極を形成した状態を示す模式的断面図であ
る。

【図２６】図２５の基体にＬＤＤイオン注入を行った状
態を示す模式的断面図である。

【図２７】図２６の基体上でＬＤＤサイドウォールの形
成，キャップ酸化膜の成膜，イオン注入によるソース／
ドレイン領域の形成を行った状態を示す模式的断面図で
ある。

【図２８】図２７の基体上で層間絶縁膜の成膜，コンタ
クトホールの開口，プラグの形成，および上層配線パタ
ーンの形成を行ってＭＯＳトランジスタを完成させた状
態を示す模式的断面図である。

【図２９】実施例４で行った２段階シリサイド化アニー
ルにおける膜構造の変化を説明するための模式的断面図
であり、（ａ）図はアニール前の状態、（ｂ）図は低温
シリサイド化アニールを行ってＣｏＳｉ層を形成した状
態、（ｃ）図は高温シリサイド化アニールを行ってＣｏ
Ｓｉ₂層を形成した状態をそれぞれ表す。

【符号の説明】

１…Ｓｉ基板３…ゲート酸化膜４，１７，２４…ポ
リシリコン膜５…ＷＳｉｘ膜６…ストッパ酸化膜
６ａ…ストッパ酸化膜パターン９，２０，２６…ＬＤ
Ｄサイドウォール１０…ゲート電極（ＷＳｉｘ）１
７ａ，３０…ポリシリコン膜パターン１７ｒ，３０ｒ
…ポリシリコン残膜１８，３１…Ｃｏ膜１９…ＣｏＳｉｘ層２１…キャップ酸化膜２２…ゲ
ート電極（ＣｏＳｉｘ）２５…Ｗ膜２７…ＷＳｉｘ
層２８…ゲート電極（ＷＳｉｘ／Ｗ）３２…ＣｏＳ
ｉ層３３…ＣｏＳｉ₂層３４…ゲート電極（ＣｏＳ
ｉ₂／ＣｏＳｉ）

Claims

【特許請求の範囲】

【請求項１】半導体膜上に金属シリサイド膜が積層さ
れてなる積層体に酸化的雰囲気下で熱処理を施して該半
導体膜を選択的に消失させることにより、該金属シリサ
イド膜単独よりなるゲート電極を形成するゲート電極の
形成方法。
【請求項２】前記熱処理は、前記金属シリサイド膜中
の金属原子よりも前記半導体膜中の半導体原子が優先的
に酸化され、かつ該金属シリサイド膜の表面に安定な半
導体酸化物膜が形成され得る条件で行う請求項１記載の
ゲート電極の形成方法。
【請求項３】前記熱処理を乾燥酸素雰囲気下で行う請
求項１記載のゲート電極の形成方法。
【請求項４】前記金属シリサイド膜を、前記半導体膜
上に気相中から堆積させる請求項１記載のゲート電極の
形成方法。
【請求項５】前記金属シリサイド膜をＣＶＤ法により
成膜する請求項４記載のゲート電極の形成方法。
【請求項６】前記金属シリサイド膜は、前記半導体膜
上にシリサイド化金属膜を堆積させた後に不活性ガス雰
囲気下で熱処理を行うことにより、該半導体膜の表面に
自己整合的に形成させる請求項１記載のゲート電極の形
成方法。
【請求項７】前記酸化的雰囲気下における熱処理は、
ゲート電極パターンに加工された前記積層体を酸化シリ
コン膜で包囲した状態で行う請求項１記載のゲート電極
の形成方法。
【請求項８】前記半導体膜がアモルファス・シリコン
膜またはポリシリコン膜の少なくともいずれかであり、
前記半導体酸化物膜が酸化シリコン膜である請求項１記
載のゲート電極の形成方法。
【請求項９】前記ゲート電極がＭＯＳトランジスタの
ゲート電極である請求項１記載のゲート電極の形成方
法。
【請求項１０】シリコン膜上に金属膜が堆積されてな
る積層体に不活性ガス雰囲気下で熱処理を施して該シリ
コン膜全体を金属シリサイド膜に変化させ、この金属シ
リサイド膜を主体とするゲート電極を形成するゲート電
極の形成方法。
【請求項１１】前記熱処理は、ゲート電極パターンに
加工された前記積層体を酸化シリコン膜で包囲した状態
で行われる請求項１０記載のゲート電極の形成方法。
【請求項１２】前記ゲート電極がＭＯＳトランジスタ
のゲート電極である請求項１０記載のゲート電極の形成
方法。
【請求項１３】前記ＭＯＳトランジスタのソース／ド
レイン領域の不純物活性化のための熱処理が、前記シリ
サイド化のための熱処理を兼ねる請求項１２記載のゲー
ト電極の形成方法。
【請求項１４】前記積層体は、ゲート電極形状にパタ
ーニングされた前記シリコン膜とこれを被覆する金属膜
からなる請求項１０記載のゲート電極の形成方法。
【請求項１５】前記熱処理は、金属シリサイドの準安
定相を形成する低温熱処理と金属シリサイドの安定相を
形成する高温熱処理との少なくとも２段階に分けて行わ
れる請求項１４記載のゲート電極の形成方法。
【請求項１６】前記ゲート電極がＭＯＳトランジスタ
のゲート電極である請求項１４記載のゲート電極の形成
方法。
【請求項１７】前記ＭＯＳトランジスタのソース／ド
レイン領域の不純物活性化のための熱処理が、前記高温
熱処理を兼ねる請求項１４記載のゲート電極の形成方
法。