JPH05326705A - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法Info
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- JPH05326705A JPH05326705A JP4130694A JP13069492A JPH05326705A JP H05326705 A JPH05326705 A JP H05326705A JP 4130694 A JP4130694 A JP 4130694A JP 13069492 A JP13069492 A JP 13069492A JP H05326705 A JPH05326705 A JP H05326705A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 クリティカルパスの遅延時間がタイミング仕
様を満たしてなければ（ステップＳ１，Ｓ２）、クリテ
ィカルパス上の各トランジスタの速度に対する影響度を
求める（ステップＳ３）。影響度の大きい順に拡大候補
トランジスタとして複数個選出する（ステップＳ４）。
拡大候補トランジスタを影響度の大きい順に一つずつ、
サイズを拡大した場合の全体面積が大きくなるかを調べ
る（ステップＳ５）。全体面積に影響なく拡大できるト
ランジスタがあればそれを拡大する（ステップＳ６，Ｓ
７）。拡大できるトランジスタがなければ影響度が最大
のトランジスタを拡大する（ステップＳ６，Ｓ８）。 【効果】 全体レイアウト面積を大きくしないで、クリ
ティカルパスタイミング仕様を満たすことができる。
様を満たしてなければ（ステップＳ１，Ｓ２）、クリテ
ィカルパス上の各トランジスタの速度に対する影響度を
求める（ステップＳ３）。影響度の大きい順に拡大候補
トランジスタとして複数個選出する（ステップＳ４）。
拡大候補トランジスタを影響度の大きい順に一つずつ、
サイズを拡大した場合の全体面積が大きくなるかを調べ
る（ステップＳ５）。全体面積に影響なく拡大できるト
ランジスタがあればそれを拡大する（ステップＳ６，Ｓ
７）。拡大できるトランジスタがなければ影響度が最大
のトランジスタを拡大する（ステップＳ６，Ｓ８）。 【効果】 全体レイアウト面積を大きくしないで、クリ
ティカルパスタイミング仕様を満たすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の動作
速度仕様を満たすことができる設計方法、および回路パ
ターンの自動合成を行う設計方法に関する。
速度仕様を満たすことができる設計方法、および回路パ
ターンの自動合成を行う設計方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳの論理回路のタイミング仕
様を満たすためのトランジスタサイズを変更する方法と
しては、図１４のフローチャートのような方法が用いら
れてきた。
様を満たすためのトランジスタサイズを変更する方法と
しては、図１４のフローチャートのような方法が用いら
れてきた。
【０００３】（参考文献： J. P. Fishburn and A. E.
Dunlop, "TILOS : A Posynomial Programming Approach
to Transistor Sizing", Proc. ICCAD-85, pp. 326-32
8,Nov. 1985.） まず、クリティカルパスを抽出してパス遅延解析を行う
（ステップＳ１１）。遅延要求を満たしていなければク
リティカルパス上の各トランジスタのパス遅延に対する
影響度を求める（ステップＳ１２，Ｓ１３）。サイズの
変更によってディレイに与える影響度が最も大きいトラ
ンジスタを選び、そのサイズを一定割合だけ増加させる
（ステップＳ１４）。タイミング仕様を満たすまで、Ｓ
１２〜Ｓ１４を繰り返す。
Dunlop, "TILOS : A Posynomial Programming Approach
to Transistor Sizing", Proc. ICCAD-85, pp. 326-32
8,Nov. 1985.） まず、クリティカルパスを抽出してパス遅延解析を行う
（ステップＳ１１）。遅延要求を満たしていなければク
リティカルパス上の各トランジスタのパス遅延に対する
影響度を求める（ステップＳ１２，Ｓ１３）。サイズの
変更によってディレイに与える影響度が最も大きいトラ
ンジスタを選び、そのサイズを一定割合だけ増加させる
（ステップＳ１４）。タイミング仕様を満たすまで、Ｓ
１２〜Ｓ１４を繰り返す。
【０００４】一方、自動合成装置における回路パターン
の自動合成では、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
ＯＮＣＯＮＰＵＴＥＲＳ，ＶＯＬ．Ｃ−３０，Ｎｏ．
５，ＭＡＹ１９８１，ｐ３０５〜ｐ３１２や電子情報通
信学会技術研究会ＶＯＬ．９０，Ｎｏ．２６１，ｐ２５
〜ｐ３２にあるように、Ｐチャネルトランジスタあるい
はＮチャネルトランジスタにおいて、隣合うトランジス
タのソースとドレインの信号が同じであるトランジスタ
を、拡散層を共有させて次々と並べていってできたトラ
ンジスタ島と呼ぶ拡散層の切れ目のないトランジスタの
並びをできるだけ長くする事により、拡散層間のスペー
スをなるべく少なくして面積を小さくする方法がとられ
ている。
の自動合成では、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
ＯＮＣＯＮＰＵＴＥＲＳ，ＶＯＬ．Ｃ−３０，Ｎｏ．
５，ＭＡＹ１９８１，ｐ３０５〜ｐ３１２や電子情報通
信学会技術研究会ＶＯＬ．９０，Ｎｏ．２６１，ｐ２５
〜ｐ３２にあるように、Ｐチャネルトランジスタあるい
はＮチャネルトランジスタにおいて、隣合うトランジス
タのソースとドレインの信号が同じであるトランジスタ
を、拡散層を共有させて次々と並べていってできたトラ
ンジスタ島と呼ぶ拡散層の切れ目のないトランジスタの
並びをできるだけ長くする事により、拡散層間のスペー
スをなるべく少なくして面積を小さくする方法がとられ
ている。
【０００５】また、ＣＭＯＳ回路を自動合成する際に
は、該手法と共に対となるＰチャネルトランジスタとＮ
チャネルトランジスタを向かい合わせに配置し、ゲート
のポリシリコンが長くならないように考慮されている。
は、該手法と共に対となるＰチャネルトランジスタとＮ
チャネルトランジスタを向かい合わせに配置し、ゲート
のポリシリコンが長くならないように考慮されている。
【０００６】しかしながら、ＣＭＯＳ回路には、プリチ
ャージやあるトランジスタの補強などを目的として、片
チャネルのトランジスタが存在する場合があるが、従来
の自動合成装置による設計方法では、この片チャネルト
ランジスタが存在するＣＭＯＳ回路の自動合成を扱って
いなかった。
ャージやあるトランジスタの補強などを目的として、片
チャネルのトランジスタが存在する場合があるが、従来
の自動合成装置による設計方法では、この片チャネルト
ランジスタが存在するＣＭＯＳ回路の自動合成を扱って
いなかった。
【０００７】
【発明が解決しようとする課題】従来のトランジスタサ
イズを変更する方法では、タイミング制約を満足させる
ために、ディレイに与える影響度が最も大きいトランジ
スタのサイズを拡大していた。これによって、回路全体
のレイアウト面積が大きくなるという問題があった。
イズを変更する方法では、タイミング制約を満足させる
ために、ディレイに与える影響度が最も大きいトランジ
スタのサイズを拡大していた。これによって、回路全体
のレイアウト面積が大きくなるという問題があった。
【０００８】回路のレイアウト面積が大きくなると、製
造コストの増大につながり、設計の前段階で予定してい
たスペースに収まらず他の部分の設計にも影響を及ぼす
ほか、面積増大によって素子間が離れるため配線長が長
くなり再び遅延を増大させる要因ともなる。
造コストの増大につながり、設計の前段階で予定してい
たスペースに収まらず他の部分の設計にも影響を及ぼす
ほか、面積増大によって素子間が離れるため配線長が長
くなり再び遅延を増大させる要因ともなる。
【０００９】また、従来の自動合成装置による設計方法
では、トランジスタ島の長さをできるだけ長くする事で
面積の最小化が図れるが、トランジスタ島の長さをでき
るだけ長くする事にのみ重点が於かれており、ＣＭＯＳ
回路であっても片チャネルのトランジスタが存在する場
合の対応がなされていなかった。
では、トランジスタ島の長さをできるだけ長くする事で
面積の最小化が図れるが、トランジスタ島の長さをでき
るだけ長くする事にのみ重点が於かれており、ＣＭＯＳ
回路であっても片チャネルのトランジスタが存在する場
合の対応がなされていなかった。
【００１０】本発明は、上記の問題を解決するためにな
されたもので、第１の発明の目的は、回路全体のレイア
ウト面積を増大させず、かつタイミング制約を満たすこ
とができる半導体集積回路の設計方法を提供するもので
ある。
されたもので、第１の発明の目的は、回路全体のレイア
ウト面積を増大させず、かつタイミング制約を満たすこ
とができる半導体集積回路の設計方法を提供するもので
ある。
【００１１】また、第２の発明の目的は、片チャネルト
ランジスタが存在するＣＭＯＳ回路であっても、トラン
ジスタ島の長さをできるだけ長くすると共に片チャネル
トランジスタを配置することができる半導体集積回路の
設計方法を提供するものである。
ランジスタが存在するＣＭＯＳ回路であっても、トラン
ジスタ島の長さをできるだけ長くすると共に片チャネル
トランジスタを配置することができる半導体集積回路の
設計方法を提供するものである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、半導体集積回路の動作速度仕様を満たすようにトラ
ンジスタサイズを変更する際に、トランジスタサイズの
拡大が動作速度に影響を与えるトランジスタを複数個選
出し、選出されたトランジスタのうち、できるだけ動作
速度に与える影響が大きく、かつ前記半導体集積回路全
体のサイズを大きくしないトランジスタのサイズを拡大
する手段を備えている。
め、半導体集積回路の動作速度仕様を満たすようにトラ
ンジスタサイズを変更する際に、トランジスタサイズの
拡大が動作速度に影響を与えるトランジスタを複数個選
出し、選出されたトランジスタのうち、できるだけ動作
速度に与える影響が大きく、かつ前記半導体集積回路全
体のサイズを大きくしないトランジスタのサイズを拡大
する手段を備えている。
【００１３】また、第２の発明は、ＣＭＯＳトランジス
タの回路パターンを配置する際、同一信号を入力とする
ＰチャネルトランジスタとＮチャネルトランジスタを一
対のＣＭＯＳトランジスタとし、複数対のＣＭＯＳトラ
ンジスタを、隣接する同一信号の拡散層を共有させて配
置し、この配置状態から、片チャネルトランジスタの拡
散層を共有させてこのトランジスタを挿入できる挿入位
置を全て探索し、探索された全ての挿入位置の中で、前
記片チャネルトランジスタの挿入による面積増加の最も
少ない位置にこの片チャネルトランジスタを挿入する手
段を有している。
タの回路パターンを配置する際、同一信号を入力とする
ＰチャネルトランジスタとＮチャネルトランジスタを一
対のＣＭＯＳトランジスタとし、複数対のＣＭＯＳトラ
ンジスタを、隣接する同一信号の拡散層を共有させて配
置し、この配置状態から、片チャネルトランジスタの拡
散層を共有させてこのトランジスタを挿入できる挿入位
置を全て探索し、探索された全ての挿入位置の中で、前
記片チャネルトランジスタの挿入による面積増加の最も
少ない位置にこの片チャネルトランジスタを挿入する手
段を有している。
【００１４】あるいは、配置された複数対のＣＭＯＳト
ランジスタの入れ換え・裏返しを行い、入れ換え・裏返
しが行われた後の配置状態から、片チャネルトランジス
タの拡散層を共有させてこのトランジスタを挿入できる
挿入位置を全て探索し、探索された全ての挿入位置の中
で、前記片チャネルトランジスタの挿入による面積増加
の最も少ない位置にこの片チャネルトランジスタを挿入
する手段を有している。
ランジスタの入れ換え・裏返しを行い、入れ換え・裏返
しが行われた後の配置状態から、片チャネルトランジス
タの拡散層を共有させてこのトランジスタを挿入できる
挿入位置を全て探索し、探索された全ての挿入位置の中
で、前記片チャネルトランジスタの挿入による面積増加
の最も少ない位置にこの片チャネルトランジスタを挿入
する手段を有している。
【００１５】
【作用】第１の発明においては、次のような手順でトラ
ンジスタのサイジングを進める。
ンジスタのサイジングを進める。
【００１６】１）クリティカルパスを抽出する。
【００１７】２）クリティカルパス上のトランジスタの
うち、サイズの変更によってディレイに与える影響度が
大きい順に複数個のトランジスタを選ぶ。
うち、サイズの変更によってディレイに与える影響度が
大きい順に複数個のトランジスタを選ぶ。
【００１８】３）選ばれたトランジスタの中でできるだ
け影響度が大きく、かつサイズを大きくしても全体レイ
アウトを大きくしないもの（例えば、並んでいる他のト
ランジスタよりもサイズが小さいもの）があれば、その
トランジスタサイズを拡大する。
け影響度が大きく、かつサイズを大きくしても全体レイ
アウトを大きくしないもの（例えば、並んでいる他のト
ランジスタよりもサイズが小さいもの）があれば、その
トランジスタサイズを拡大する。
【００１９】４）このようなトランジスタがなければ、
全体レイアウトが大きくなっても、影響度が最も大きい
トランジスタのサイズを拡大する。
全体レイアウトが大きくなっても、影響度が最も大きい
トランジスタのサイズを拡大する。
【００２０】５）タイミング仕様を満たすまで、１）〜
４）を繰り返す。
４）を繰り返す。
【００２１】また、第２の発明においては、まず、従来
と同様にＰチャネルトランジスタ、Ｎチャネルトランジ
スタそれぞれの共有可能な拡散層の接続関係を表すグラ
フを生成し、該グラフをもとに対になっているＰチャネ
ルトランジスタとＮチャネルトランジスタが向かい合っ
ていてトランジスタ島の長さが出きるだけ長くなるよう
に並び順を決める。
と同様にＰチャネルトランジスタ、Ｎチャネルトランジ
スタそれぞれの共有可能な拡散層の接続関係を表すグラ
フを生成し、該グラフをもとに対になっているＰチャネ
ルトランジスタとＮチャネルトランジスタが向かい合っ
ていてトランジスタ島の長さが出きるだけ長くなるよう
に並び順を決める。
【００２２】その後、複数対からなっているトランジス
タで作ったトランジスタ島の端に片チャネルのトランジ
スタと拡散層を共有できる場所、即ち該片チャネルトラ
ンジスタと連結できるトランジスタ島を全て探索する。
タで作ったトランジスタ島の端に片チャネルのトランジ
スタと拡散層を共有できる場所、即ち該片チャネルトラ
ンジスタと連結できるトランジスタ島を全て探索する。
【００２３】このとき、片チャネルトランジスタが挿入
される左右両方のトランジスタ島と、挿入するトランジ
スタの拡散層とが連結可能かどうかによって挿入後の面
積が異なる。また、ＰチャネルとＮチャネルとで向かい
合うトランジスタ島の形状や、設計ルールによってもト
ランジスタ島との連結による面積の増減は異なる。
される左右両方のトランジスタ島と、挿入するトランジ
スタの拡散層とが連結可能かどうかによって挿入後の面
積が異なる。また、ＰチャネルとＮチャネルとで向かい
合うトランジスタ島の形状や、設計ルールによってもト
ランジスタ島との連結による面積の増減は異なる。
【００２４】よって探索された該連結可能トランジスタ
島の中で、挿入することにより面積の増加の最も少ない
位置に該片チャネルトランジスタを挿入する。
島の中で、挿入することにより面積の増加の最も少ない
位置に該片チャネルトランジスタを挿入する。
【００２５】全ての片チャネルトランジスタの挿入を終
えた後は、また従来と同様に決定されたトランジスタの
並び順に従って、実際の回路パターンを生成する。
えた後は、また従来と同様に決定されたトランジスタの
並び順に従って、実際の回路パターンを生成する。
【００２６】
【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。
ら説明する。
【００２７】第１の発明 まず、第１の発明の方法を、図１〜図９を用いて説明す
る。図１は、第１の発明を計算機による自動設計プログ
ラムで実現した際の処理手順を示すフローチャートであ
る。
る。図１は、第１の発明を計算機による自動設計プログ
ラムで実現した際の処理手順を示すフローチャートであ
る。
【００２８】スタート後、回路の情報を入力し、クリテ
ィカルパスを抽出する。クリティカルパスの抽出には、
従来から用いられている静的なタイミング解析のアルゴ
リズムがそのまま適用できる。
ィカルパスを抽出する。クリティカルパスの抽出には、
従来から用いられている静的なタイミング解析のアルゴ
リズムがそのまま適用できる。
【００２９】次に、クリティカルパスの遅延時間が仕様
として定められた最長遅延時間より長いかどうかを判断
し、長くなければタイミング仕様は満たされているので
処理を終了し、長ければタイミング仕様は満たされてい
ないので処理を続行する（ステップＳ１，Ｓ２）。
として定められた最長遅延時間より長いかどうかを判断
し、長くなければタイミング仕様は満たされているので
処理を終了し、長ければタイミング仕様は満たされてい
ないので処理を続行する（ステップＳ１，Ｓ２）。
【００３０】次いで、クリティカルパス上の各トランジ
スタのチャネル幅を、単位長さだけ拡大するとどれだけ
速度が改善できるかの見積（速度に対する影響度）を求
める（ステップＳ３）。これは、クリティカルパス上の
トランジスタのチャネル幅を拡大すれば回路の動作速度
が速くなることが期待できるからである。
スタのチャネル幅を、単位長さだけ拡大するとどれだけ
速度が改善できるかの見積（速度に対する影響度）を求
める（ステップＳ３）。これは、クリティカルパス上の
トランジスタのチャネル幅を拡大すれば回路の動作速度
が速くなることが期待できるからである。
【００３１】影響度の大きい順に複数個のトランジスタ
を拡大候補トランジスタとして選出する（ステップＳ
４）。このとき、影響度の非常に小さなトランジスタは
候補からはずしておいても良い。
を拡大候補トランジスタとして選出する（ステップＳ
４）。このとき、影響度の非常に小さなトランジスタは
候補からはずしておいても良い。
【００３２】さらに、拡大候補トランジスタを影響度の
大きい順に取り出してきて、実際に拡大した場合に全体
レイアウトが大きくならないかどうかを調べる（ステッ
プＳ５）。もし、影響度の大きいトランジスタの周囲
に、他のトランジスタが置かれていない余裕スペースが
あれば、そのトランジスタを全体レイアウトに影響なく
拡大することができるが、そのトランジスタの周囲が他
のトランジスタなどで占められて余裕スペースがなけ
ば、全体レイアウトを大きくせずにはトランジスタサイ
ズを拡大できない。
大きい順に取り出してきて、実際に拡大した場合に全体
レイアウトが大きくならないかどうかを調べる（ステッ
プＳ５）。もし、影響度の大きいトランジスタの周囲
に、他のトランジスタが置かれていない余裕スペースが
あれば、そのトランジスタを全体レイアウトに影響なく
拡大することができるが、そのトランジスタの周囲が他
のトランジスタなどで占められて余裕スペースがなけ
ば、全体レイアウトを大きくせずにはトランジスタサイ
ズを拡大できない。
【００３３】全体レイアウトに影響なく拡大できるトラ
ンジスタが見つかれば、そのトランジスタを拡大し、ク
リティカルパスの抽出に戻る（ステップＳ６，Ｓ７）。
これにより、できるだけ動作速度に与える影響が大き
く、かつ全体レイアウトを大きくしないトランジスタの
サイズを拡大させることができる。
ンジスタが見つかれば、そのトランジスタを拡大し、ク
リティカルパスの抽出に戻る（ステップＳ６，Ｓ７）。
これにより、できるだけ動作速度に与える影響が大き
く、かつ全体レイアウトを大きくしないトランジスタの
サイズを拡大させることができる。
【００３４】逆に、拡大できるトランジスタが見つから
なければ、速度に対する影響度の最も大きなトランジス
タを拡大して、クリティカルパスの抽出に戻る（ステッ
プＳ６，Ｓ８）。
なければ、速度に対する影響度の最も大きなトランジス
タを拡大して、クリティカルパスの抽出に戻る（ステッ
プＳ６，Ｓ８）。
【００３５】次に、実際の回路の設計に第１の発明の設
計方法を適用した例を示す。
計方法を適用した例を示す。
【００３６】説明の簡明のため、最も単純な回路である
図２のような、３段のインバータからなるＣＭＯＳイン
バータチェーンを例に取る。図２の回路を、マスクパタ
ーンに変換すると図３のようになる。同図に示す回路パ
ターンは、ＰＭＯＳ領域３、拡散層５、ゲート７、金属
配線９から構成されている。ただし、簡単のため、金属
配線９は簡略化して示している。
図２のような、３段のインバータからなるＣＭＯＳイン
バータチェーンを例に取る。図２の回路を、マスクパタ
ーンに変換すると図３のようになる。同図に示す回路パ
ターンは、ＰＭＯＳ領域３、拡散層５、ゲート７、金属
配線９から構成されている。ただし、簡単のため、金属
配線９は簡略化して示している。
【００３７】ここで、ＩＮからＯＵＴまでがクリティカ
ルパスで、ＯＵＴの立ち上がり、すなわちＩＮの立ち上
がりがクリティカルであったとする。このときのクリテ
ィカルパス上のトランジスタは、Ｐ１、Ｎ２、Ｐ３であ
るので、このうちのいずれかのサイズを大きくしなけれ
ばならない。
ルパスで、ＯＵＴの立ち上がり、すなわちＩＮの立ち上
がりがクリティカルであったとする。このときのクリテ
ィカルパス上のトランジスタは、Ｐ１、Ｎ２、Ｐ３であ
るので、このうちのいずれかのサイズを大きくしなけれ
ばならない。
【００３８】サイズの拡大がディレイに与える影響はＰ
３が最も大きいもので、従来の方法ではＰ３のサイズを
大きくするところだが、Ｐ３を大きくすると図４のよう
に全体レイアウト（の高さ）が大きくなる。そこで、次
にディレイに与える影響が大きなトランジスタＮ２を大
きくすると、図５のように余裕があって全体レイアウト
の大きさは変わらない。
３が最も大きいもので、従来の方法ではＰ３のサイズを
大きくするところだが、Ｐ３を大きくすると図４のよう
に全体レイアウト（の高さ）が大きくなる。そこで、次
にディレイに与える影響が大きなトランジスタＮ２を大
きくすると、図５のように余裕があって全体レイアウト
の大きさは変わらない。
【００３９】上記の例では、ＭＯＳトランジスタのチャ
ネル幅方向に余裕がある場合を考慮しているが、チャネ
ル幅方向と直交する方向に余裕がある場合も考えられ
る。回路の動作速度を早めるためには、ＭＯＳトランジ
スタのチャネル幅を増大させる方法の他に、それと同等
の効果を持つ方法として、トランジスタのゲートをフォ
ーク型に折り曲げて実効的なチャネル幅を拡大する方
法、並列にトランジスタを接続する方法も採用できる。
ネル幅方向に余裕がある場合を考慮しているが、チャネ
ル幅方向と直交する方向に余裕がある場合も考えられ
る。回路の動作速度を早めるためには、ＭＯＳトランジ
スタのチャネル幅を増大させる方法の他に、それと同等
の効果を持つ方法として、トランジスタのゲートをフォ
ーク型に折り曲げて実効的なチャネル幅を拡大する方
法、並列にトランジスタを接続する方法も採用できる。
【００４０】図６のトランジスタを、チャネル幅方向に
拡大した例、トランジスタのゲートをフォーク型に折り
曲げた例、並列にトランジスタを接続した例を、それぞ
れ図７、図８、図９に示す。
拡大した例、トランジスタのゲートをフォーク型に折り
曲げた例、並列にトランジスタを接続した例を、それぞ
れ図７、図８、図９に示す。
【００４１】また、本発明の方法をゲートアレイに適用
することもできる。ゲートアレイに置いては、トランジ
スタのサイズが固定されているため、直接トランジスタ
サイズを拡大することはできないが、図９のようにトラ
ンジスタを並列化することによって、実効的なチャネル
幅を増すことができる。ゲートアレイに適用した場合、
本発明で言う「周囲に余裕があること」は、隣接するト
ランジスタが使われていない場合と考えれば良い。
することもできる。ゲートアレイに置いては、トランジ
スタのサイズが固定されているため、直接トランジスタ
サイズを拡大することはできないが、図９のようにトラ
ンジスタを並列化することによって、実効的なチャネル
幅を増すことができる。ゲートアレイに適用した場合、
本発明で言う「周囲に余裕があること」は、隣接するト
ランジスタが使われていない場合と考えれば良い。
【００４２】なお、第１の発明の処理手順において、ク
リティカルパスを抽出する部分があるが、必ずしも最長
のパスのみを抽出することを意味するものではなく、最
長パスに近い遅延を持つ複数のクリティカルパスを同時
に抽出すれば、さらに処理が効率化される。その場合、
各々のクリティカルパスに属するトランジスタを一つず
つ拡大することになる。
リティカルパスを抽出する部分があるが、必ずしも最長
のパスのみを抽出することを意味するものではなく、最
長パスに近い遅延を持つ複数のクリティカルパスを同時
に抽出すれば、さらに処理が効率化される。その場合、
各々のクリティカルパスに属するトランジスタを一つず
つ拡大することになる。
【００４３】特に、一つのトランジスタが複数のクリテ
ィカルパスに属しているときは、そのトランジスタを拡
大することによって複数のパスの遅延が改善されるの
で、さらに効率的である。
ィカルパスに属しているときは、そのトランジスタを拡
大することによって複数のパスの遅延が改善されるの
で、さらに効率的である。
【００４４】また、今回の実施例では、１本のクリティ
カルパスに対して１つのトランジスタのサイズを拡大す
る場合を示したが、問題がなければ複数個のトランジス
タサイズを一度に拡大することも可能である。
カルパスに対して１つのトランジスタのサイズを拡大す
る場合を示したが、問題がなければ複数個のトランジス
タサイズを一度に拡大することも可能である。
【００４５】第２の発明 第２の発明を説明する前に、図１２，図１３を用いて片
チャネルトランジスタを挿入可能なトランジスタ島につ
いて説明する。
チャネルトランジスタを挿入可能なトランジスタ島につ
いて説明する。
【００４６】図１２，１３に示す回路パターンは、Ｐチ
ャネルのトランジスタ島１１、Ｎチャネルのトランジス
タ島１３、及び一対のＣＭＯＳトランジスタに同一信号
を入力するゲート１５から形成されている。
ャネルのトランジスタ島１１、Ｎチャネルのトランジス
タ島１３、及び一対のＣＭＯＳトランジスタに同一信号
を入力するゲート１５から形成されている。
【００４７】図１２（Ａ）は下の一つのトランジスタ島
１３に対応する上のトランジスタ島１１が二つに別れて
おり、この上のトランジスタ島の両端それぞれと挿入す
る片チャネルトランジスタが拡散層を共有できる場合、
図１２（Ｂ）は下の二つのトランジスタ島１３に対応す
る上のトランジスタ島１１が二つあり、この上のトラン
ジスタ島１１の両端それぞれと挿入する片チャネルトラ
ンジスタが拡散層を共有できる場合である。
１３に対応する上のトランジスタ島１１が二つに別れて
おり、この上のトランジスタ島の両端それぞれと挿入す
る片チャネルトランジスタが拡散層を共有できる場合、
図１２（Ｂ）は下の二つのトランジスタ島１３に対応す
る上のトランジスタ島１１が二つあり、この上のトラン
ジスタ島１１の両端それぞれと挿入する片チャネルトラ
ンジスタが拡散層を共有できる場合である。
【００４８】図１３（Ａ）は下の一つのトランジスタ島
１３に対応する上のトランジスタ島１１が二つに別れて
おり、この上のトランジスタ島１１の一方の端の拡散層
と挿入する片チャネルトランジスタの一つの拡散層が共
有できる場合、図１３（Ｂ）はトランジスタ島１１の端
の拡散層と片チャネルトランジスタが拡散層を共有でき
る場合である。
１３に対応する上のトランジスタ島１１が二つに別れて
おり、この上のトランジスタ島１１の一方の端の拡散層
と挿入する片チャネルトランジスタの一つの拡散層が共
有できる場合、図１３（Ｂ）はトランジスタ島１１の端
の拡散層と片チャネルトランジスタが拡散層を共有でき
る場合である。
【００４９】なお、図１３（Ｃ）は片チャネルトランジ
スタと拡散層を共有できるトランジスタ島が存在せずト
ランジスタ一個のみのトランジスタ島１７を作った場合
である。
スタと拡散層を共有できるトランジスタ島が存在せずト
ランジスタ一個のみのトランジスタ島１７を作った場合
である。
【００５０】図１２（Ａ）に示したように、拡散層間隔
をＳ、拡散層幅をＤ、ゲート長をＧとすると、Ｇ＜Ｓの
時、図１２（Ａ）のタイプで片チャネルトランジスタを
挿入すると、拡散層幅ＤはＧ−Ｓだけ縮まり、片チャネ
ルトランジスタの挿入によって面積が小さくなる。しか
し、図１２（Ｂ）のタイプで片チャネルトランジスタを
挿入しても、設計ルールのために下のトランジスタ島１
３の間隔Ｓを保たなければならないため、面積は挿入す
る前と変わらない。また、図１３（Ａ），（Ｂ）の両タ
イプで片チャネルトランジスタを挿入するとＤ＋Ｇだけ
トランジスタ島１１，１３の幅が増える。
をＳ、拡散層幅をＤ、ゲート長をＧとすると、Ｇ＜Ｓの
時、図１２（Ａ）のタイプで片チャネルトランジスタを
挿入すると、拡散層幅ＤはＧ−Ｓだけ縮まり、片チャネ
ルトランジスタの挿入によって面積が小さくなる。しか
し、図１２（Ｂ）のタイプで片チャネルトランジスタを
挿入しても、設計ルールのために下のトランジスタ島１
３の間隔Ｓを保たなければならないため、面積は挿入す
る前と変わらない。また、図１３（Ａ），（Ｂ）の両タ
イプで片チャネルトランジスタを挿入するとＤ＋Ｇだけ
トランジスタ島１１，１３の幅が増える。
【００５１】どこのトランジスタ島の端のトランジスタ
島とも拡散層を共有できない場合は図１３（Ｃ）のタイ
プで、片チャネルトランジスタ島１７を配置する。この
場合の幅の増加は、トランジスタ島の間に新しく片チャ
ネルトランジスタ島１７を追加する場合は２＊Ｓ＋２＊
Ｄ＋Ｇ、トランジスタ島列の端に新しく片チャネルトラ
ンジスタ島１７を追加する場合はＳ＋２＊Ｄ＋Ｇとな
る。
島とも拡散層を共有できない場合は図１３（Ｃ）のタイ
プで、片チャネルトランジスタ島１７を配置する。この
場合の幅の増加は、トランジスタ島の間に新しく片チャ
ネルトランジスタ島１７を追加する場合は２＊Ｓ＋２＊
Ｄ＋Ｇ、トランジスタ島列の端に新しく片チャネルトラ
ンジスタ島１７を追加する場合はＳ＋２＊Ｄ＋Ｇとな
る。
【００５２】従って、図１２（Ａ），（Ｂ），図１３
（Ａ），（Ｂ），（Ｃ）の順に片チャンネルトランジス
タ挿入による面積増加が少なく、しかも図１２（Ａ）の
タイプでは片チャンネルトランジスタ挿入後の方が挿入
前より面積が小さくなる。
（Ａ），（Ｂ），（Ｃ）の順に片チャンネルトランジス
タ挿入による面積増加が少なく、しかも図１２（Ａ）の
タイプでは片チャンネルトランジスタ挿入後の方が挿入
前より面積が小さくなる。
【００５３】このように、拡散層を共有できるトランジ
スタ島の中から優先順位を、図１２（Ａ），（Ｂ），図
１３（Ａ），（Ｂ），（Ｃ）として片チャネルトランジ
スタを挿入する場所を決定する事で面積を最小限に抑え
る事ができる。
スタ島の中から優先順位を、図１２（Ａ），（Ｂ），図
１３（Ａ），（Ｂ），（Ｃ）として片チャネルトランジ
スタを挿入する場所を決定する事で面積を最小限に抑え
る事ができる。
【００５４】一方、Ｇ＞Ｓの時、図１２（Ａ），（Ｂ）
のタイプでＧ−Ｓ＞０だけ幅の増加があり、全ての場合
で面積の増加がある。しかし、片チャンネルトランジス
タ挿入による面積増加はＧ＜Ｓの時と同じ順序で少なく
なっており、Ｇ＜Ｓの時と同様拡散層を共有できるトラ
ンジスタ島の中から優先順位を、図１２（Ａ），
（Ｂ），図１３（Ａ），（Ｂ），（Ｃ）として片チャネ
ルトランジスタを挿入する場所を決定する事で面積を最
小限に抑える事ができる。
のタイプでＧ−Ｓ＞０だけ幅の増加があり、全ての場合
で面積の増加がある。しかし、片チャンネルトランジス
タ挿入による面積増加はＧ＜Ｓの時と同じ順序で少なく
なっており、Ｇ＜Ｓの時と同様拡散層を共有できるトラ
ンジスタ島の中から優先順位を、図１２（Ａ），
（Ｂ），図１３（Ａ），（Ｂ），（Ｃ）として片チャネ
ルトランジスタを挿入する場所を決定する事で面積を最
小限に抑える事ができる。
【００５５】次に、第２の発明の第一の実施例における
処理フローを図１０に示す。本実施例では拡散層間隔Ｓ
が拡散層幅Ｄとゲート長Ｇとの和より大きいとする。
処理フローを図１０に示す。本実施例では拡散層間隔Ｓ
が拡散層幅Ｄとゲート長Ｇとの和より大きいとする。
【００５６】回路の接続関係を表すネット記述を入力し
（ステップＳ１０１）、この記述からＰチャネルトラン
ジスタ、Ｎチャネルトランジスタそれぞれの共有可能な
拡散層の接続関係を表すグラフを生成する（ステップＳ
１０２）。該グラフよりペアとなるＰチャネルトランジ
スタとＮチャネルトランジスタが向かい合うトランジス
タ配置でトランジスタ島の長さが最大となるようにトラ
ンジスタ島を生成する（ステップＳ１０３）。この時、
ＰチャネルトランジスタとＮチャネルトランジスタがペ
アとならず片側のみの片チャネルトランジスタは除外し
て処理を行う。
（ステップＳ１０１）、この記述からＰチャネルトラン
ジスタ、Ｎチャネルトランジスタそれぞれの共有可能な
拡散層の接続関係を表すグラフを生成する（ステップＳ
１０２）。該グラフよりペアとなるＰチャネルトランジ
スタとＮチャネルトランジスタが向かい合うトランジス
タ配置でトランジスタ島の長さが最大となるようにトラ
ンジスタ島を生成する（ステップＳ１０３）。この時、
ＰチャネルトランジスタとＮチャネルトランジスタがペ
アとならず片側のみの片チャネルトランジスタは除外し
て処理を行う。
【００５７】次に、ペアとなる該トランジスタ島の配置
を行う（ステップＳ１０４）。さらに、Ｐチャネルトラ
ンジスタとＮチャネルトランジスタがペアとならない片
チャネルトランジスタをひとつづつ取り出し（ステップ
Ｓ１０５）、ステップＳ１０６，Ｓ１０７の処理を行
う。
を行う（ステップＳ１０４）。さらに、Ｐチャネルトラ
ンジスタとＮチャネルトランジスタがペアとならない片
チャネルトランジスタをひとつづつ取り出し（ステップ
Ｓ１０５）、ステップＳ１０６，Ｓ１０７の処理を行
う。
【００５８】まず、取り出された片チャネルトランジス
タと、Ｓ１０４で配置されているトランジスタ島の端の
拡散層が共有できる場所を全て探索する（ステップＳ１
０６）。本実施例では拡散層間隔Ｓが拡散層幅Ｄとゲー
ト長Ｇとの和より大きいので、前述したように、図１２
（Ａ），（Ｂ），図１３（Ａ），（Ｂ），（Ｃ）の順で
片側トランジスタ挿入による面積増大が少ない。このた
め、Ｓ１０６で探索された片チャネルトランジスタの挿
入場所のパターンタイプの中から該順序を優先順位とし
て挿入場所を決定する（ステップＳ１０７）。
タと、Ｓ１０４で配置されているトランジスタ島の端の
拡散層が共有できる場所を全て探索する（ステップＳ１
０６）。本実施例では拡散層間隔Ｓが拡散層幅Ｄとゲー
ト長Ｇとの和より大きいので、前述したように、図１２
（Ａ），（Ｂ），図１３（Ａ），（Ｂ），（Ｃ）の順で
片側トランジスタ挿入による面積増大が少ない。このた
め、Ｓ１０６で探索された片チャネルトランジスタの挿
入場所のパターンタイプの中から該順序を優先順位とし
て挿入場所を決定する（ステップＳ１０７）。
【００５９】全ての片チャネルトランジスタについてＳ
１０５〜Ｓ１０７を行った後、片チャネルトランジスタ
挿入後のトランジスタの並び順に従って実際の回路パタ
ーンを合成する（ステップＳ１０８）。
１０５〜Ｓ１０７を行った後、片チャネルトランジスタ
挿入後のトランジスタの並び順に従って実際の回路パタ
ーンを合成する（ステップＳ１０８）。
【００６０】第２の発明の第二の実施例における処理フ
ローを図１１に示す。本実施例も第一の実施例同様、拡
散層間隔Ｓが拡散層幅Ｄとゲート長Ｇとの和より大きい
とする。
ローを図１１に示す。本実施例も第一の実施例同様、拡
散層間隔Ｓが拡散層幅Ｄとゲート長Ｇとの和より大きい
とする。
【００６１】まず、Ｓ２０１〜Ｓ２０６の操作を第一の
実施例同様に行う。前述したように、図１２（Ａ），
（Ｂ），図１３（Ａ），（Ｂ），（Ｃ）の順で片側トラ
ンジスタ挿入による面積の増大が少ない。そこで、Ｓ２
０６で探索された挿入場所の中に最も面積増加の少ない
挿入タイプ（図１２（Ａ））があるか否かを調べる（ス
テップＳ２０７）。ある場合はそこに挿入する事に決定
する（ステップＳ２０８）。
実施例同様に行う。前述したように、図１２（Ａ），
（Ｂ），図１３（Ａ），（Ｂ），（Ｃ）の順で片側トラ
ンジスタ挿入による面積の増大が少ない。そこで、Ｓ２
０６で探索された挿入場所の中に最も面積増加の少ない
挿入タイプ（図１２（Ａ））があるか否かを調べる（ス
テップＳ２０７）。ある場合はそこに挿入する事に決定
する（ステップＳ２０８）。
【００６２】ない場合は全てのトランジスタ島の裏返し
・入れ換えを行い、最も面積増加の少ない挿入タイプ
（図１２（Ａ））があるかどうか探す（ステップＳ２０
９）。優先順位の高い挿入パターンか見つかった場合は
該トランジスタ島の裏返しもしくは入れ換えと片側トラ
ンジスタの挿入を行う（ステップＳ２１０）。
・入れ換えを行い、最も面積増加の少ない挿入タイプ
（図１２（Ａ））があるかどうか探す（ステップＳ２０
９）。優先順位の高い挿入パターンか見つかった場合は
該トランジスタ島の裏返しもしくは入れ換えと片側トラ
ンジスタの挿入を行う（ステップＳ２１０）。
【００６３】見つからない場合は、Ｓ２０６で探索され
た、トランジスタ島の裏返しや入れ換えを行う前の挿入
場所の中で、最も優先順位の高い挿入パターンに対応す
る挿入場所に挿入する（ステップＳ２１１）。Ｓ２０５
〜Ｓ２１１の操作を全ての片側トランジスタについて行
う。全ての片側トランジスタの挿入が終わったら、該ト
ランジスタの並び順に従って実際の回路パターンを合成
する（ステップＳ２１２）。
た、トランジスタ島の裏返しや入れ換えを行う前の挿入
場所の中で、最も優先順位の高い挿入パターンに対応す
る挿入場所に挿入する（ステップＳ２１１）。Ｓ２０５
〜Ｓ２１１の操作を全ての片側トランジスタについて行
う。全ての片側トランジスタの挿入が終わったら、該ト
ランジスタの並び順に従って実際の回路パターンを合成
する（ステップＳ２１２）。
【００６４】以上のように、第２の発明の処理手順によ
れば、従来と同様に回路接続よりＰチャネルトランジス
タ、Ｎチャネルトランジスタそれぞれの拡散層の共有を
表すグラフを生成し、次に該グラフをもとにペアになっ
ているＰチャネルトランジスタとＮチャネルトランジス
タが向かい合っていてトランジスタ島の長さが最長にな
るトランジスタの並び順を決める。
れば、従来と同様に回路接続よりＰチャネルトランジス
タ、Ｎチャネルトランジスタそれぞれの拡散層の共有を
表すグラフを生成し、次に該グラフをもとにペアになっ
ているＰチャネルトランジスタとＮチャネルトランジス
タが向かい合っていてトランジスタ島の長さが最長にな
るトランジスタの並び順を決める。
【００６５】従って、ＰチャネルトランジスタとＮチャ
ネルトランジスタがペアになっているトランジスタに対
しては従来と同じトランジスタ島の長さが得られこの段
階で従来より大きな面積になることはない。
ネルトランジスタがペアになっているトランジスタに対
しては従来と同じトランジスタ島の長さが得られこの段
階で従来より大きな面積になることはない。
【００６６】さらに、前述したように、図１２（Ａ），
（Ｂ），図１３（Ａ），（Ｂ），（Ｃ）の順に片チャネ
ルトランジスタ挿入による面積増加が少なく、しかも図
１２（Ａ）のタイプでは片チャネルトランジスタ挿入後
の方が挿入前より面積が小さくなる。
（Ｂ），図１３（Ａ），（Ｂ），（Ｃ）の順に片チャネ
ルトランジスタ挿入による面積増加が少なく、しかも図
１２（Ａ）のタイプでは片チャネルトランジスタ挿入後
の方が挿入前より面積が小さくなる。
【００６７】
【発明の効果】以上述べたように、第１の発明によれ
ば、動作速度に与える影響度が大きいトランジスタの順
に回路全体のサイズを調べているので、全体レイアウト
を大きくすることなく、かつタイミング仕様を満たすこ
とができる。
ば、動作速度に与える影響度が大きいトランジスタの順
に回路全体のサイズを調べているので、全体レイアウト
を大きくすることなく、かつタイミング仕様を満たすこ
とができる。
【００６８】また、第２の発明によれば、片チャネルト
ランジスタを含むＣＭＯＳ回路でも、面積を最小限に抑
えて回路パターンを自動合成することができる。
ランジスタを含むＣＭＯＳ回路でも、面積を最小限に抑
えて回路パターンを自動合成することができる。
【図１】第１の発明の処理手順を示すフローチャート。
【図２】第１の発明の一実施例を説明するために用いた
論理回路図。
論理回路図。
【図３】図２で示した論理回路図をマスクパターンに変
換したパターン図。
換したパターン図。
【図４】従来の方法によってトランジスタサイズが拡大
されたパターン図。
されたパターン図。
【図５】第１の発明によってトランジスタサイズが拡大
されたパターン図。
されたパターン図。
【図６】ＭＯＳトランジスタのマスクパターンの一例を
示すパターン図。
示すパターン図。
【図７】チャネル幅方向に拡大されたＭＯＳトランジス
タのパターン図。
タのパターン図。
【図８】フォーク型に折り曲げられたＭＯＳトランジス
タのパターン図。
タのパターン図。
【図９】並列にトランジスタが接続されたＭＯＳトラン
ジスタのパターン図。
ジスタのパターン図。
【図１０】第２の発明の第一の実施例における処理フロ
ー。
ー。
【図１１】第２の発明の第二の実施例における処理フロ
ー。
ー。
【図１２】片チャネルトランジスタが挿入可能なトラン
ジスタ島タイプの一例を示すパターン図。
ジスタ島タイプの一例を示すパターン図。
【図１３】図１２と異なるトランジスタ島タイプの他の
例を示すパターン図。
例を示すパターン図。
【図１４】第１の発明に対する従来の処理手順を示すフ
ローチャート。
ローチャート。
１ インバータ ３ ＰＭＯＳ領域 ５ 拡散層 ７，１５ ゲート ９ 金属配線 １１ Ｐチャネルトランジスタ島 １３ Ｎチャネルトランジスタ島 １７ 片チャネルトランジスタ島
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 9054−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｎ
Claims (3)
- 【請求項１】 半導体集積回路の動作速度仕様を満たす
ようにトランジスタサイズを変更する際に、 トランジスタサイズの拡大が動作速度に影響を与えるト
ランジスタを複数個選出し、 選出されたトランジスタのうち、できるだけ動作速度に
与える影響が大きく、かつ前記半導体集積回路全体のサ
イズを大きくしないトランジスタのサイズを拡大する段
階を有することを特徴とする半導体集積回路の設計方
法。 - 【請求項２】 ＣＭＯＳトランジスタの回路パターンを
配置する際、 同一信号を入力とするＰチャネルトランジスタとＮチャ
ネルトランジスタを一対のＣＭＯＳトランジスタとし、 複数対のＣＭＯＳトランジスタを、隣接する同一信号の
拡散層を共有させて配置し、 この配置状態から、片チャネルトランジスタの拡散層を
共有させてこのトランジスタを挿入できる挿入位置を全
て探索し、 探索された全ての挿入位置の中で、前記片チャネルトラ
ンジスタの挿入による面積増加の最も少ない位置にこの
片チャネルトランジスタを挿入することを特徴とする半
導体集積回路の設計方法。 - 【請求項３】 ＣＭＯＳトランジスタの回路パターンを
配置する際、 同一信号を入力とするＰチャネルトランジスタとＮチャ
ネルトランジスタを一対のＣＭＯＳトランジスタとし、 複数対のＣＭＯＳトランジスタを、隣接する同一信号の
拡散層を共有させて配置し、 配置された複数対のＣＭＯＳトランジスタの入れ換え・
裏返しを行い、 入れ換え・裏返しが行われた後の配置状態から、片チャ
ネルトランジスタの拡散層を共有させてこのトランジス
タを挿入できる挿入位置を全て探索し、 探索された全ての挿入位置の中で、前記片チャネルトラ
ンジスタの挿入による面積増加の最も少ない位置にこの
片チャネルトランジスタを挿入することを特徴とする半
導体集積回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130694A JPH05326705A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130694A JPH05326705A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326705A true JPH05326705A (ja) | 1993-12-10 |
Family
ID=15040393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4130694A Pending JPH05326705A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326705A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213468A (ja) * | 1995-02-03 | 1996-08-20 | Nec Corp | 半導体集積回路の自動配置方式 |
| US6336207B2 (en) | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
| US6415417B1 (en) | 1999-03-01 | 2002-07-02 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for transistor optimization, method and apparatus for layout design of integrated circuit, and integrated circuit |
| JP2007288004A (ja) * | 2006-04-18 | 2007-11-01 | Elpida Memory Inc | 半導体装置 |
| US8484597B2 (en) | 2010-04-12 | 2013-07-09 | Fujitsu Semiconductor Limited | Integrated circuit manufacturing method, design method and program |
-
1992
- 1992-05-22 JP JP4130694A patent/JPH05326705A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213468A (ja) * | 1995-02-03 | 1996-08-20 | Nec Corp | 半導体集積回路の自動配置方式 |
| US6336207B2 (en) | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
| US6415417B1 (en) | 1999-03-01 | 2002-07-02 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for transistor optimization, method and apparatus for layout design of integrated circuit, and integrated circuit |
| JP2007288004A (ja) * | 2006-04-18 | 2007-11-01 | Elpida Memory Inc | 半導体装置 |
| US8484597B2 (en) | 2010-04-12 | 2013-07-09 | Fujitsu Semiconductor Limited | Integrated circuit manufacturing method, design method and program |
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Legal Events
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|---|---|---|---|
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