JP2007288004A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、電源電位VCCを供給するメイン電源線L1と、接地電位VSSを供給するメイン接地線L2と、PMOSトランジスタP1、PP2と、PMOSトランジスタP1、P2の各ソースの間に接続され一方の側の接続ノードにメイン電源線L1が接続されるとともに他方の側の接続ノードにサブ電源電位VCTを発生するPMOSトランジスタP3と、NMOSトランジスタN1、N2と、NMOSトランジスタN1、N2の各ソースの間に接続され一方の側の接続ノードにメイン接地線L2が接続されるとともに他方の側の接続ノードにサブ接地電位VSTを発生するNMOSトランジスタN3を備えて構成される。
【選択図】図2
Description
本実施形態において、既に述べたSCRC方式を適用した多段のインバータ回路の例として、図1に示す2通りの構成を想定することができる。ここでは、4段のインバータI1〜I4を用いて、入力信号INを入力して出力信号OUTを出力する4段のインバータ回路を構成し、電源電位VCC、接地電位VSS、サブ電源電位VCT、サブ接地電位VSTの2系統の電源系を付加する場合を例にとって説明する。
D=d1+2・d2+2・d3
で与えられる。基本的には、製造プロセスの条件とMOSトランジスタの性能により、確保すべき距離Dの大きさが制約される。
D’=d1’+2・d2’+2・d3’
で与えられる。この場合、間隔d2’は、図5(A)の間隔d2と等しくなるが、距離d3’は、コンタクト列C2b、C2cの配置により、図5(A)の距離d3より小さくなる。すなわち、図5(A)に示す従来のレイアウトの場合、拡散層D1aとD1bとの間が素子分離領域であるため、コンタクトC1bと拡散層D1aの端、およびコンタクトC1cと拡散層D1bの端の間隔d4を、設計基準で定められた分だけ確保する必要がある。これに対し、図5(B)のレイアウトによれば、素子分離領域がなくコンタクトと拡散層端との間隔を考慮する必要がない。このため、距離d3’を距離d3よりも小さくすることができる。また、線幅d1’は、製造プロセスの際のNチャネル又はPチャネルの成膜条件等に応じて変化するが、全体の距離D’は図5(A)の距離Dと概ね等しいか、若干小さくなる。
V1>Vs1>Vs2>V2
の関係を満たすように電源系を構成する必要がある。
21…ゲート配線層
22…ソース・ドレイン配線層
23…配線層
31…絶縁膜
32、33…コンタクト
34…接続部(コンタクト33とビア35が重ねて配置された箇所)
35…ビア
I1、I2、I3、I4…インバータ
U…単位回路
P1、P2、P3…PMOSトランジスタ
N1、N2、N3…NMOSトランジスタ
NP1、NP2、NN1、NN2…ノード
L1…メイン電源線
L2…メイン接地線
Wp1〜Wp7、Wn1〜Wn7…配線部
VCC…電源電位
VCT…サブ電源電位
VSS…接地電位
VST…サブ接地電位
Vgp、Vgn…制御電圧
IN…入力信号
OUT…出力信号
S1…信号
Claims (12)
- 電源側には電源電位及び当該電源電位より低いサブ電源電位が供給されるとともに、接地側には接地電位及び当該接地電位より高いサブ接地電位が供給される複数のMOSトランジスタを含む論理回路を有する半導体装置であって、
前記電源電位を供給するメイン電源線と、前記接地電位を供給するメイン接地線とを備え、
前記論理回路を構成する単位回路は、
第1のPMOSトランジスタと、
第2のPMOSトランジスタと、
前記第1のPMOSトランジスタのソースと前記第2のPMOSトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記メイン電源線が接続されるとともに他方の側の接続ノードに前記サブ電源電位を発生する第3のPMOSトランジスタと、
第1のNMOSトランジスタと、
第2のNMOSトランジスタと、
前記第1のNMOSトランジスタのソースと前記第2のNMOSトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記メイン接地線が接続されるとともに他方の側の接続ノードに前記サブ接地電位を発生する第3のNMOSトランジスタと、
を備えることを特徴とする半導体装置。 - 前記第3のPMOSトランジスタと、当該第3のPMOSトランジスタの両側の前記第1及び第2のPMOSトランジスタとが配置された第1の拡散層と、
前記第3のNMOSトランジスタと、当該第3のNMOSトランジスタの両側の前記第1及び第2のNMOSトランジスタとが配置された第2の拡散層と、
前記各MOSトランジスタの各ゲートの配線を含む第1の配線層と、
前記各MOSトランジスタの各ドレイン・ソースの配線を含む第2の配線層と、
前記メイン電源線及び前記メイン接地線を含む第3の配線層と、
が半導体基板上に積層形成されたことを特徴とする請求項1に記載の半導体装置。 - 前記第3のPMOSトランジスタは前記第1の拡散層の中央に配置され、前記第3のNMOSトランジスタは前記第2の拡散層の中央に配置されたことを特徴とする請求項2に記載の半導体装置。
- 前記第1の拡散層の上部の前記第2の配線層には、前記第1及び第3のPMOSトランジスタにより共有される配線部と、前記第2及び第3のPMOSトランジスタにより共有される配線部と、が配置されるとともに、
前記第2の拡散層の上部の前記第2の配線層には、前記第1及び第3のNMOSトランジスタにより共有される配線部と、前記第2及び第3のNMOSトランジスタにより共有される配線部と、が配置されることを特徴とする請求項2に記載の半導体装置。 - 前記論理回路は、2段のインバータ及び当該各インバータを駆動するドライバを含む前記単位回路から構成される所定段数のインバータ回路であり、前記第3のPMOSトランジスタがPチャネル側の前記ドライバとして機能し、前記第3のNMOSトランジスタがNチャネル側の前記ドライバとして機能することを特徴とする請求項1から4のいずれかに記載の半導体装置。
- 前記第3のPMOSトランジスタ及び前記第3のNMOSトランジスタは、それぞれゲートに印加される制御電圧に応じて動作を制御されることを特徴とする請求項5に記載の半導体装置。
- 前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタの共通接続されたゲートに入力信号が印加され、前記第1のPMOSトランジスタ及び前記第1のNMOSトランジスタの共通接続されたドレインが前記第2のPMOSトランジスタ及び前記第2のNMOSトランジスタの共通接続されたゲートに接続され、前記第2のPMOSトランジスタ及び前記第2のNMOSトランジスタの共通接続されたドレインから出力信号が出力されることを特徴とする請求項6に記載の半導体装置。
- 前記第3のPMOSトランジスタは、前記第1のPMOSトランジスタの側の接続ノードが前記メイン電源線と接続され、前記第3のNMOSトランジスタは、前記第2のNMOSトランジスタの側の接続ノードが前記メイン接地線と接続されることを特徴とする請求項7に記載の半導体装置。
- 前記インバータ回路は、スタンバイ動作時に前記出力信号がローとなるように制御されることを特徴とする請求項8に記載の半導体装置。
- 前記第3のPMOSトランジスタは、前記第2のPMOSトランジスタの側の接続ノードが前記メイン電源線と接続され、前記第3のNMOSトランジスタは、前記第1のNMOSトランジスタの側の接続ノードが前記メイン接地線と接続されることを特徴とする請求項7に記載の半導体装置。
- 前記インバータ回路は、スタンバイ動作時に前記出力信号がハイとなるように制御されることを特徴とする請求項10に記載の半導体装置。
- 第1の電位と、当該第1の電位より低い第1のサブ電位と、第2の電位と、当該第2の電位より高くかつ前記第1のサブ電位より低い第2のサブ電位とが供給される複数のMOSトランジスタを含む論理回路を有する半導体装置であって、
前記第1の電位を供給する第1の配線と、前記第2の電位を供給する第2の配線を備え、
前記論理回路を構成する単位回路は、
第1のPMOSトランジスタと、
第2のPMOSトランジスタと、
前記第1のPMOSトランジスタのソースと前記第2のPMOSトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記第1の配線が接続されるとともに他方の側の接続ノードに前記第1のサブ電位を発生する第3のPMOSトランジスタと、
第1のNMOSトランジスタと、
第2のNMOSトランジスタと、
前記第1のNMOSトランジスタのソースと前記第2のNMOSトランジスタのソースとの間に接続され、いずれか一方の側の接続ノードに前記第2の配線が接続されるとともに他方の側の接続ノードに前記第2のサブ電位を発生する第3のNMOSトランジスタと、
を備えることを特徴とする半導体装置。
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