JP2008117210A - 半導体回路のレイアウト方法、プログラム、設計支援システム - Google Patents

Abstract

【課題】所望の回路特性に合致する半導体集積回路のレイアウト情報を効率的に取得する。
【解決手段】半導体集積回路のレイアウト方法であり、まず、トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る。そして、トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める。そして、多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する。さらに、特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する。そして、選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る。
【選択図】図１

Description

本発明は、半導体回路の設計、特に回路レイアウトの設計技術に関する。

近年、ＬＳＩの微細化が進むにつれて、回路素子のレイアウトパターンの形状、配置位置等の物理量の精度、あるいは、製造工程でのそれら物理量のばらつきが回路特性に大きく影響するようになっている。また、これらの影響を回路特性予測に取り込み、回路特性を最適化する方法も提案されている。

しかしながら、従来の技術では、計算量の負荷が重くなることから多数の素子と配線を含む設計対象の回路全体での回路特性の最適化が十分ではない。例えば、回路設計においては、各トランジスタの電流駆動力と負荷とのバランスを考慮してゲート寸法やゲート幅などのレイアウトが行われている。しかし、そのような設計対象の回路全体での最適なゲート寸法やゲート幅を決定する技術は実現できていない。

また、最近のトランジスタでは素子分離酸化膜の応力の影響で素子分離形状のバリエーションによっては、同一のゲート幅、ゲート長のトランジスタにおいて電流駆動力が異なるケースが存在する。レイアウト時に考慮した電流駆動力と実際の回路での負荷とのバランスがくずれてしまうことがありえる。さらに、複数の回路特性を同時に考慮した解析、例えば、回路上の各トランジスタのゲート長を消費電力と回路遅延時間のトレードオフの関係を基に適正に決定することもされていない。
特開２００６−１７８９０７号公報 米国特許第７，０４７，５０５号明細書

上述した技術では、多数の素子を含む実際の回路の最適化のための配慮がなかった。また、回路上の各トランジスタの物理量を決定する場合に、複数の回路特性の関係、例えば、消費電力と回路遅延時間のトレードオフの関係を十分に考慮した解析がなされていない。

本発明の目的は、多数の素子を含む半導体回路の設計に適用可能な技術を提案することにある。本発明は、所望の回路特性に合致する半導体回路のレイアウトを効率的に取得でき、かつ、最適化された回路を製造できるようにすることにある。

本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、以下の工程を有する半導体回路のレイアウト方法および製造方法である。この発明は、まず、トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る。そして、前記トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める。そして、本発明は、前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する。さらに、本発明は、前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する。そして、本発明は、前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る。このような構成により、多項式で記述された半導体回路のうち、その特性が所望の制限事項によって制限される範囲のものを効率的に得ることができる。そして、そのような特性に合致する変数の値で規定される
半導体回路のレイアウトを取得できる。

本発明によれば、所望の回路特性に合致する半導体回路のレイアウトを効率的に取得でき、かつ、最適化された回路を製造できる。

以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る設計支援ツールについて説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。

＜発明の骨子＞
（１）回路シミュレーション（ＳＰＩＣＥ）による回路特性の解析
最近のトランジスタでは素子分離酸化膜の応力の影響でキャリアの移動度が変化し、図３に示すような素子分離酸化膜の形状のバリエーションによって、同じゲート幅、ゲート長のトランジスタにおいて電流駆動力が異なるケースが存在する。このため、例えば図４に示すように、予めトランジスタの設計ゲート長、設計ゲート幅に加えて、素子分離形状バリエーションや隣接ゲートとのピッチなどのレイアウト情報を基に、製造工程で起こるプロセスばらつきを加味した、実ゲート長およびそのばらつき、実ゲート幅およびそのばらつき、トランジスタの実しきい値電圧（Ｖｔｈ）およびそのばらつき、移動度（μ）等の物理量をまとめたテーブルを作成しておく。

そして、設計対象の回路における各トランジスタの周辺レイアウト情報（設計値）を基に、各トランジスタの実ゲート長およびそのばらつき、実ゲート幅およびそのばらつき、トランジスタの実しきい値電圧およびそのばらつき、トランジスタの実移動度（μ）を参照する。続いてこれらの情報を使って回路シミュレーション（ＳＰＩＣＥ）を行い、回路特性を計算する。

さらに、各トランジスタの実ゲート長、実ゲート幅、トランジスタの実しきい値電圧、トランジスタの実移動度の組み合わせに対応する回路を複数作成し、同様に回路遅延時間、消費電力等の回路特性を計算する。本実施形態では、このようなそれぞれのトランジスタの物理量の組み合わせを水準と呼ぶ。このとき、すべての数値の組み合わせについてシミュレーションを行う必要はなく、実験計画法に基づいてサンプリングされた複数の回路についてシミュレーションを行えばよい。

また、例えば、図６Ａに示すような、複数の入力がある２入力ＡＮＤ回路では、入力ＩＡ、ＩＢが同時に０から１へ、あるいは１から０へ遷移する信号遅延の場合、入力ＩＡが１で入力ＩＢが０から１へ、あるいは１から０へ遷移する場合、入力ＩＢが１で入力ＩＡが０から１へ、あるいは１から０へ遷移する場合の６通りのケースが存在する。

また、スタンバイの消費電力を決める静的な入力状態は、図６Ｂに示すように４通り存在する。すなわち、入力ＩＡ，ＩＢがそれぞれ０または１に固定される場合である。なお、スタンバイの消費電力を求める入力状態で、リーク電流を求めることができる。さらに、動作時の消費電力は、入力が切り替わったときに発生する消費電力である。例えば、ＣＭＯＳ回路の貫通電流に相当する消費電力である。これらのケースにおいて回路シミュレーション（ＳＰＩＣＥ）を行う。なお、回路シミュレーションは、以上のすべての入力ＩＡ，ＩＢの組み合わせについて実行してもよい。また、いくつかの入力ＩＡ，ＩＢの組み合わせに限定して回路シミュレーションを実行してもよい。例えば、リーク電流、スタンバイ電力を求める場合には、図６Ｂの４つのパターンに限定して構わない。動作時の消費電力とスタンバイ消費電力を含むトータル消費電力を回路特性としてもよい。
（２）多項式の決定（重回帰分析）
回路シミュレーションの結果を基に、各トランジスタの実ゲート長、実ゲート幅、トランジスタの実しきい値電圧、トランジスタの実移動度などのレイアウトデータやパターン配置、製造工程でのばらつきや、それに基づいたトランジスタ特性を変数とし、回路遅延時間、消費電力、リーク電流など回路特性、あるいは、回路特性のばらつき（以下、ばらつき特性という）を目的変量として重回帰分析を行う。

ここで、製造工程でのばらつきとは、例えば、製造プロセスのばらつきに起因するゲート幅のばらつき、ゲート長のばらつき、ゲート酸化膜厚の熱処理温度によるばらつき、サイドウォール幅のばらつき、ＳＴＩ段差のばらつき等をいい、製造工程でモニタできるパラメータをいう。そのようなパラメータ、あるいはパラメータのばらつきをモニタしておき、回路の特性との関係、あるいは、回路特性のばらつき特性との関係を重回帰分析すればよい。
これにより、特定回路の遅延時間、消費電力、リーク電流などの特性が各トランジスタの実ゲート長、実ゲート幅、トランジスタの実しきい値電圧、トランジスタの実移動度を変数として多項式で近似される。

２入力ＡＮＤ回路では、例えば、入力ＩＡが１で入力ＩＢが０から１へ（ｒｉｓｅ）、あるいは１から０へ（ｆａｌｌ）遷移する場合、以下のような各トランジスタの実ゲート長Ｌｇｉ（ｉ＝０，．．．，５）と実ゲート幅Ｗｉ（ｉ＝０，．．．，５）の多項式で表すことができる。ここで、Ａｉ（ｉ＝０，．．．，５），Ｂｉ（ｉ＝０，．．．，５）は、それぞれ多項式の係数である。

（式１）
遅延時間（ｒｉｓｅ）＝Ａ＋Ａ０Ｌｇ０＋Ａ１Ｗ０＋Ａ２Ｌｇ０Ｗ０＋Ａ３Ｌｇ１＋Ａ４Ｗ１＋Ａ５Ｌｇ１Ｗ１＋Ａ６Ｌｇ２＋Ａ７Ｗ２＋Ａ８Ｌｇ２Ｗ２＋Ａ９Ｌｇ３＋Ａ１０Ｗ３＋Ａ１１Ｌｇ３Ｗ３＋Ａ１２Ｌｇ４＋Ａ１３Ｗ４＋Ａ１４Ｌｇ４Ｗ４＋Ａ１５Ｌｇ５＋Ａ１６Ｗ５＋Ａ１７Ｌｇ５Ｗ；
（式２）
遅延時間（ｆａｌｌ）＝Ｂ＋Ｂ０Ｌｇ０＋Ｂ１Ｗ０＋Ｂ２Ｌｇ０Ｗ０＋Ｂ３Ｌｇ１＋Ｂ４Ｗ１＋Ｂ５Ｌｇ１Ｗ１＋Ｂ６Ｌｇ２＋Ｂ７Ｗ２＋Ｂ８Ｌｇ２Ｗ２＋Ｂ９Ｌｇ３＋Ｂ１０Ｗ３＋Ｂ１１Ｌｇ３Ｗ３＋Ｂ１２Ｌｇ４＋Ｂ１３Ｗ４＋Ｂ１４Ｌｇ４Ｗ４＋Ｂ１５Ｌｇ５＋Ｂ１６Ｗ５＋Ｂ１７Ｌｇ５Ｗ５；
同様にスタンバイの消費電力は、例えば入力ＩＡ、ＩＢがともに０の場合、あるいは１の場合のシミュレーション結果によって多項式で表すことができる。

（３）多項式による特性の算出
次に、重回帰分析で得られた多項式の近似式により、半導体集積回路の特性を算出する。すなわち、レイアウトの組み合わせに基づいて、多項式の変数値を設定する。多項式の変数値は、レイアウト情報から得られる設計ゲート長、設計ゲート幅等の組み合わせをプロセス感度テーブルで換算した実ゲート長、実ゲート幅等である。

そして、変数値を入力することによって多項式の値として半導体集積回路の特性値を得る。この工程では、実ゲート長、あるいは実ゲート幅、あるいはその両方を複数の水準ですべての数値の組み合わせについて先に作成した多項式の近似式を使って解く。ここで、水準とは、入力値の組み合わせを示し、例えば、高、中、低の３水準を例示できる。３水準の場合には、変数Ｎ個に対して、３^Nの組み合わせが存在しうる。

そして、その結果を図５に示すようにテーブル化する。実ゲート長、あるいは実ゲート幅、あるいはその両方を複数の水準ですべてのトランジスタについて組み合わせた場合の
組み合わせの数は膨大になり、通常の回路シミュレーションでこれらを解くことは事実上不可能である。しかしながら、ここでは、多項式の近似式を計算するだけなので実行可能となる。

そして、複数の制限事項に基づいてテーブルの一部をスクリーニングする。この工程では、すべての組み合わせについての回路遅延時間、消費電力のテーブルを、例えば、設計ルール、素子の面積、チップ全体の面積あるいは最大のゲート幅を設定することでスクリーニングを行う。あるいは、回路遅延時間、消費電力を指標にしてスクリーニングを行う。ここで、スクリーニングとは、その制限事項を満足しない組み合わせを除外し、満足する組み合わせを選択するこという。

（４）演算上の効率化
本実施形態の設計支援ツールは、実ゲート長、あるいは実ゲート幅等の物理量を変数の値のとして、複数の水準の組み合わせを設定する。そして、本設計支援ツールは、それらの値の組み合わせを用いて、先に作成した多項式の近似式によって遅延時間や消費電力を計算する。その場合に、本支援ツールは、レイアウトに対応する変数値で順次多項式の計算を実行する。このとき、本設計支援ツールは、各組み合わせについて、多項式の第１項目から順に特性値の計算を行い、ある制限値（制限事項）に達した段階（例えば、第ｎ番目の変数）で、それ以上の組み合わせによる計算（第ｎ＋１番目以降の計算）を終了する。

例えばＡ＋Ａ０Ｌｇ０＋Ａ１Ｗ０＋Ａ２Ｌｇ０Ｗ０＋Ａ３Ｌｇ１＋Ａ４Ｗ１＋Ａ５Ｌｇ１Ｗ１＋ まで計算した段階で遅延時間が、目的の遅延時間を超えるようならば、それ以後の組み合わせ、すなわち、Ａ６Ｌｇ２＋Ａ７Ｗ２＋Ａ８Ｌｇ２Ｗ２＋Ａ９Ｌｇ３＋Ａ１０Ｗ３＋Ａ１１Ｌｇ３Ｗ３＋Ａ１２Ｌｇ４＋Ａ１３Ｗ４＋Ａ１４Ｌｇ４Ｗ４＋Ａ１５Ｌｇ５＋Ａ１６Ｗ５＋Ａ１７Ｌｇ５Ｗ５の組み合わせの計算はすべて行わない。

さらに、多項式の各項について、それぞれ対応する変数（第ｎ番目の変数）以降の項（第ｎの項、第ｎ＋１の項、・・・、末尾の変数の項）に対して、最小値、あるいは最大値を先に計算しておいてもよい。そして、本設計支援ツールは、変数の値の組み合わせによる多項式の第１項目から順に特性の計算を行う場合に、第１の項から第ｎ−１の項までの計算が終了したときに、以下の判定を行う。すなわち、本設計支援ツールは、第ｎ項以降の各項目については、個々に計算する代わりに、以降の項を加算したときの値の最大値、あるいは最小値によって、多項式の値とする。すなわち、第１項から第ｎ−１項までは、多項式の計算を実行し、第ｎ項以降は、最大値または最小値を加えて計算を行い、実際の多項式計算を省略する。このような計算値がある制限値（制限事項）に達した段階で、本設計支援ツールは、当該値の組み合わせによる計算を終了する。そして、本設計支援ツールは、次の値の組み合わせによる多項式の計算を開始する。このような処理により、本設計支援ツールは、計算回数を大幅に低減することができる。

さらに、制限値を目的より大き目あるいは小さめ目に設定すると、解の数が０になる場合（条件を満足する変数の組み合わせがない場合）が存在する。この場合は、制限値を所定値だけ緩和して再度、特性値の選択処理を実行し、解の数が１以上になるまで繰り返す。解の数が１以上になった場合でもその数が数１０から１００程度の範囲を超えて膨大な数になった場合は、多項式による計算を終了し、設定値を前回の計算と逆の方向（制限値が厳しくなる方向）に所定値だけ変更することを繰り返す。この繰り返しを行うことで最適に近い組み合わせ数を得ることができる。

＜実施形態＞
図１から図８の図面に基づいて、本発明の実施形態に係る設計支援ツールを説明する。
この設計支援ツールは、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）を設計するためのＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムの一機能として実現される。ここで想定するＣＡＤシステムは、一般的なコンピュータの上に実現される。コンピュータは、例えば、ＣＰＵ、メモリ、外部記憶装置（例えば、ハードディスク、取り外し可能な可搬記録媒体の駆動装置等）、外部記憶装置とのインターフェース、通信インターフェース、表示装置、入出力装置（例えば、キーボード、マウス等のポインティングデバイス等）を有する。

本設計支援ツールは、このようなコンピュータで実行されるコンピュータプログラムによって実現される。このコンピュータプログラムは、通信インターフェースあるいは取り外し可能な可搬記録媒体の駆動装置を通じて、ハードディスク上にインストールされる。ＣＰＵは、インストールされたコンピュータプログラムをメモリにロードし、実行する。これによって、設計支援ツールの機能が実現される。また、コンピュータが、この設計支援ツールの機能を提供することによって、本発明のレイアウト方法が実行される。

図１は、本設計支援ツールにおけるデータフロー図である。図１に示すように、本設計支援ツールは、まず、ネットリスト修正工程を実行する。ネットリスト修正工程では、本設計支援ツールは、レイアウト情報１、ネットリスト２、およびプロセス感度テーブル３を入力として、新しいネットリストを作成する（Ｓ１）。Ｓ１の処理が、本発明の実物理量に変換することに相当する。

ここで、レイアウト情報１は、例えば、活性層、ゲート層、コンタクト層等の個々の素子を定義するパターン形状の情報を有する。ネットリスト２は、主として、素子と素子とを接続する回路接続情報を有する。また、ネットリスト２は、配線抵抗、容量情報、トランジスタ特性情報を有する。

トランジスタ特性情報としては、例えば、標準ゲート酸化膜厚、設計ゲート長、設計ゲート幅、標準しきい値電圧（Ｖｔｈ）、標準移動度等（以下、単に標準値といい、本発明の基本物理量に相当する）を含む。ここで、標準値とは、設計対象のテクノロジ、すなわち、集積レベルにおいて標準的に使用される設計値という意味である。

プロセス感度テーブル３は、素子の周辺のレイアウト情報に応じた標準値から実際の値（本発明の実物理量に相当）、すなわち、実ゲート酸化膜厚（Ｇｏｘ）、実ゲート長（Ｌｇ）、実ゲート幅（Ｗ）、実しきい値電圧（Ｖｔｈ）、実移動度（μ）への変換規則を含む。ここで、実際の値とは、標準値による設計パターンにて半導体基板に回路を作成したときに、実際に形成される回路寸法という意味であり、経験値、実験値、あるいは、シミュレーション値である。

実際の値が標準値からずれるのは、例えば、半導体製造プロセスの特性によって、寸法が変動するからである。半導体製造プロセスの特性とは、露光、現像、エッチング、成膜、拡散、酸化等を行ったときの特性をいう。このような変動は、例えば、光近接効果、選択比、非等方性の程度、現像、エッチングの進行等が、パターン密度、あるいは、パターン寸法によって変動することによると考えられる。

図３に、プロセス感度テーブルに使用される周辺レイアウト情報の例を示す。図３では、素子分離膜（例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））で区切られた素子領域１０に、ソース・ドレインを形成するＳｉ活性層１１、ゲート１２が形成されている。ゲート長Ｌｇは、ゲートのソース・ドレイン間方向の寸法であり、ゲート幅Ｗは、ゲートがソース・ドレイン領域を横切る寸法である。

周辺レイアウト情報としては、例えば、ゲートピッチ、ＳＢ（ソース・ドレイン幅、すなわち、ソース領域の幅、またはドレイン領域の幅）、ＳＢＯＦ（ソース・ドレインのＳＴＩオフセット、すなわち、ソース領域の素子分離膜の領域からのオフセット距離、またはドレイン領域の素子分離膜の領域からのオフセット距離）、ＳＢＥ（ソース・ドレインのＳＴＩオフセット長さ、すなわち、オフセット領域のオフセット方向に直行する方向の寸法）が使用される。ゲートピッチは、ゲート１２、１２の間隔である。ＳＢは、１つのゲート１２からソースまたはドレインの端部までの寸法である。ＳＢＯＦは、ゲート１２とＳｉ活性層１１との間に形成される間隙の幅であり、ＳＢＥは、その間隙の長さである。

図４にプロセス感度テーブルの例を示す。プロセス感度テーブルは、周辺レイアウト情報と、その周辺レイアウト情報に対する標準値と実際の値との対応関係を含む。すなわち、プロセス感度テーブルの各行は、ゲートピッチ、ＳＢ、ＳＢＯＦ、ＳＢＥ等の値に対して、標準ゲート酸化膜厚と実ゲート酸化膜厚（Ｇｏｘ）、設計ゲート長と実ゲート長（Ｌｇ）、設計ゲート幅と実ゲート幅（Ｗ）、標準しきい値電圧と実しきい値電圧（Ｖｔｈ）、標準移動度と実移動度（μ）との対応関係を定義している。

ネットリスト修正工程で作成される新しいネットリスト４には、このような実際の値の組み合わせが、多数登録されている。サンプリング工程では、本設計支援装置は、新しいネットリスト４から、所定個数の実際の値の組み合わせを選択する（Ｓ２）。

そして、回路特性シミュレーション工程にて、本設計支援装置は、ＳＰＩＣＥシミュレーションを実行する（Ｓ３）。その結果、それぞれの実ゲート酸化膜厚（Ｇｏｘ）、実ゲート長（Ｌｇ）、実ゲート幅（Ｗ）、実しきい値電圧（Ｖｔｈ）、実移動度（μ）を有するネットリストに対して、回路シミュレーションが実行され、回路特性が求められる。ここで、回路特性とは、例えば、回路の遅延時間、消費電力等である。なお、ＳＰＩＣＥシミュレーションそのものは、周知であるのでその説明を省略する。

次に、本設計支援装置は、重回帰分析を実行する（Ｓ４）。重回帰分析では、回路特性シミュレーション時の実ゲート酸化膜厚（Ｇｏｘ）、実ゲート長（Ｌｇ）、実ゲート幅（Ｗ）、実しきい値電圧（Ｖｔｈ）、実移動度（μ）等を変数とし、回路の遅延時間、スタンバイ消費電力、トータル消費電力、リーク電流等を関数値とする多項式が重回帰分析によって求められる。Ｓ４が本発明の多項式設定工程に相当する。

重回帰分析は、複数の変動量を変数して、その変数の項の係数を決定することによって、求める特性値に多項式の値をフィットさせる解析方法である。多項式の項は、一般に１次以上であり、複数の変数の積が含まれてもよい。通常は、所定の変数の定義域にて、目的の特性値と多項式の値（関数値）とが、最もエラーが少なくなるように、係数が決定される。なお、１つの目的変数を、１つの独立変数で予測する式を求める場合は、単回帰分析といい、最小二乗法で求めることができる。周知のように、最小二乗法は、目的変数と、実測値との誤差の二乗和を最小にするように式の係数を決定する。重回帰分析は、これを複数の変数に拡張したものである。

したがって、重回帰分析によって、回路特性シミュレーションの結果にフィットする変数と特性値の関係が得られることになる。例えば、図６Ａの２入力ＡＮＤ回路は、図６Ｃのレイアウトで実現される。このレイアウトに対応する標準ゲート酸化膜厚（Ｇｏｘ）、設計ゲート長（Ｌｇ）、設計ゲート幅（Ｗ）、標準しきい値電圧（Ｖｔｈ）、標準移動度（μ）等がプロセス感度テーブルによって実ゲート酸化膜厚、実ゲート長、実ゲート幅、実しきい値電圧、実移動度等に変換され、これらの値を変数とする多項式が決定される。

この場合、重回帰分析に用いたのは、Ｓ２のサンプリング工程でサンプリングされた有限個の値の組み合わせに対する特性である。しかしながら、実験計画法にしたがってサンプリングに偏りがなければ、サンプリングされなかった組み合わせを含む、新しいネットリスト４全体（すべての実際の値の組み合わせ）を反映した特性値にフィットする多項式を得ることができる。

次に、本設計支援ツールは、多項式を用いて、解析を実行する（Ｓ５）。ここでは、重回帰分析で得られた多項式に、実際の変数値を代入して、所望の変数値の組み合わせと、その組み合わせに対する特性値を求める。そして、特性値が所定の基準に合致する変数値の組み合わせを求める。最後に、その変数値の組み合わせに対応する設計値の組み合わせを求めることで、設計対象のレイアウトが選択されることになる。

図２に、レイアウト情報に基づいて半導体集積回路の特性を多項式で求める工程（図１のＳ５）の詳細を示す。ここでは、本設計支援ツールは、レイアウト情報の標準値（および設計値）からプロセス感度テーブルによって換算された変数値の組み合わせを設定して、多項式の値（特性値）を求める（Ｓ５１）。Ｓ５１が本発明の特性値を算出する工程に相当する。

そして、得られた変数値と特性値との組み合わせをテーブル化する（Ｓ５２）。図５に、そのようにして得られるテーブルの例を示す。ここでは、例えば、図６Ａ、図６Ｃの２入力ＡＮＤ回路を構成する複数のトランジスタの実ゲート長および実ゲート幅の組み合わせに対して、特性値である回路遅延時間、消費電力が得られる。

そして、所定の制限事項に基づいて、テーブルの一部をスクリーニングする（Ｓ５３）。すなわち、その制限事項を充足する特性値をだけを選別、その特性値に対応する変数の値を保持する。Ｓ５３が、本発明の選択工程に相当する。

設計支援ツールは、得られた変数の値に対応する換算前の設計値を参照し、その設計値の組み合わせ、あるいは、その設計値の組み合わせに対応するレイアウト情報をユーザに提示する。この工程が、本発明の選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程に相当する。ユーザは、スクリーニングされた変数の組み合わせに対応するレイアウト提示され、設計を進めることができる。

さらに、このような設計結果により得られるゲート長、ゲート幅、しきい値電圧、移動度等は反映した半導体回路のレイアウトを作成し、フォトマスクを作成し、半導体回路の製造工程の製造パラメータを決定する。そして、その製造パラメータにしたがって、露光、現像、エッチング、不純物注入、熱処理、酸化膜形成、金属膜形成、平坦化、保護膜形成等の製造工程を経て、半導体回路を製造する。

図７に、レイアウト情報に基づいて半導体回路の特性を多項式で求める工程（図２のＳ５１）の詳細を示す。ここでは、多項式の変数の値となる物理量として各トランジスタのゲート長Ｌｇおよびゲート幅Ｗを例にして説明する。本設計支援ツールは、例えば、トランジスタごとにゲート長Ｌｇ、ゲート幅Ｗ等を変数とし、その複数の水準の組み合わせを設定する。次に、本設計支援装置は、それぞれの特性に対する多項式の定義をメモリから読み出す（Ｓ５１１）。ここで、それぞれの特性とは、例えば、スタンバイ消費電力、トータル消費電力、リーク電流、あるいは、遅延時間等をいう。また、多項式の定義とは、多項式に含まれる変数の次数および変数の係数をいう。

そして、本設計支援ツールは、特性に対する各トランジスタのゲート長Ｌｇおよびゲート幅Ｗの寄与分を水準ごとに計算し、メモリに格納する（Ｓ５１２）。

このようにして、各トランジスタについて、各水準のゲート長Ｌｇおよびゲート幅Ｗの寄与分の総当たりの組み合わせを生成する（Ｓ５１３）。

次に、ゲート長Ｌｇおよびゲート幅Ｗのすべての組み合わせに対して以下の処理を実行する（Ｓ５１４）。すなわち、それぞれの特性を求める多項式の第１項からそれぞの項に対応するトランジスタごとのゲート長Ｌｇおよびゲート幅Ｗの寄与分を加算する。

そして、加算した結果である多項式の値である特性と、制限値との比較を行う（Ｓ５１５）。この処理においては、多項式のすべての項を加算する必要はない。例えば、第１項から第Ｎ項までの項からなる多項式において、第ｋ項（１＝＜ｋ＝＜Ｎ）を加算した時点で、制限値を満足しないことが判明した場合（上限値を越えた場合）、以降の計算をうち切る。Ｓ５１５が、本発明の判定工程に相当する。このようにして、特性が制限値を満足しない場合、その組み合わせは廃棄する（Ｓ５１８）。

一方、特性が制限値を満足する場合、次の特性の多項式を算出し、制限値と比較する（Ｓ５１６）。以下、同様の繰り返しにより、いずれかの特性が制限値を満足しない場合、そのゲート長Ｌｇおよびゲート幅Ｗの組み合わせは廃棄する（Ｓ５１８）。一方、すべての特性が制限値を満足した場合、そのゲート長Ｌｇおよびゲート幅Ｗの組み合わせをテーブルに格納し、次のゲート長Ｌｇおよびゲート幅Ｗの組み合わせに対する処理に制御を進める（Ｓ５１７）。

以上述べたように、本実施形態野設計支援ツールによれば、設計時のレイアウト情報から、プロセス感度テーブルに基づき、実ゲート長および実ゲート幅を求める。さらに、それらの実ゲート長および実ゲート幅からサンプリングされた所定個数の値の組み合わせ対して、フィットする特性を示す多項式を求める。そして、一旦多項式が求められると、すべての変数の水準の組み合わせに対して、特性を算出し、所望の特性を満足する変数値の組み合わせだけを選択する。したがって、サンプリングによって、変数値の組み合わせの数を削減し、重回帰分析の手間を省く。この場合に、サンプリングの偏りがなければ、ほぼすべての水準の組み合わせの特性にフィットする多項式を得ることができる。そして、その多項式を用いて所望の特性に合致する変数の値の組み合わせを選択できる。そして、その変数の値に対応する設計値を含むレイアウト情報を取得することができ、所望の特性に合致する半導体集積回路のレイアウトをユーザに提示できる。

なお、以上の説明では、実ゲート長および実ゲート幅を変数として説明したが、多項式の変数が他の物理量を含む場合も処理手順は、上記と同様である。

＜変形例１＞
上記実施形態では、多項式の項の値を順次計算し、寄与分を加算し、回路特性が制限値を満足するか否かを判定した。このような処理において、予め、多項式の変数に代入されるべき物理量の組み合わせ（ゲート長Ｌｇ、ゲート幅Ｗ等の組み合わせ）のうち、設計ルールに反するものを事前に除外しておいてもよい。

さらに、多項式中のそれぞれの項の寄与分を算出した後（例えば、第１項から第Ｎ項まで多項式の途中の第ｋ項の寄与分を加算した後）、次の項以降の寄与分（第ｋ＋１項から第Ｎ項までの寄与分）は、事前に最大値および最小値を記憶しておき、その最大値または最小値による寄与によって特性が制限値を満足するか否かを判定してもよい。

例えば、求めるべき消費電力が制限値ＭＡＸ０以下であることが制限条件である場合を考える。その場合、第１項から第ｋ項までの寄与分を求めたときに、第ｋ＋１項から第Ｎ
項までの寄与分については、最小値を加算すればよい。そして、（第１項から第ｋ項までの寄与分）＋（第ｋ＋１から第Ｎ項までの寄与分の最小値）が、制限値以内であるか否かを判定すればよい。

このような最小値は、各水準の変数値による各項の寄与を求める際に、寄与が最小となるものを同時に求めておけばよい。

このような手順を採ることで、第ｋ＋１から第Ｎ項までの寄与分については、一度最小値を求めておけば、その組み合わせによる特性値が、制限値を満たすか否かを多項式の計算途中の各項（第ｋ項、ｋ＝１からＮ）で判定することができる。したがって、すべてのゲート長Ｌｇおよびゲート幅Ｗの組み合わせに対する計算をする場合に、計算途中で、もはやすべての寄与分を計算する必要がないことを知ることができ、計算時間を短縮できる。

なお、逆に、特性が、制限値ＭＩＮ０を超えるか否かを判定する場合には、各ｋ項に対して、第ｋ＋１から第Ｎ項までの寄与分についての最大値を求めておけばよい。このような最大値は、各水準の変数値による各項の寄与を求める際に、寄与が最大となるものを同時に求めておけばよい。

図８に、以上の処理を組み込んだ半導体集積回路の特性を多項式で求める工程の変形例を示す。この処理では、Ｓ５１０Ａ、Ｓ５１２ＡおよびＳ５１５Ａ以外の処理は、図７と同様であるので、その説明を省略する。

図８の処理では、設計支援ツールは、Ｓ５１０の処理の後（あるいは、Ｓ５１０の処理とともに）、各トランジスタの物理量（ゲート長Ｌｇおよびゲート幅Ｗ等）の組み合わせのうち、設計ルールに反するものを除去する（Ｓ５１０Ａ）。設計ルールは、ＣＡＤシステムの設計ルールチェック機能（ＤＲＣ機能）が管理するデータベースに格納されている。

設計ルールは、例えば、ゲート幅、ゲート間スペース、あるいはゲート・コンタクト間スペースに対する制限値として記述される。したがって、複数のトランジスタを含む回路ゲート長Ｌｇおよびゲート幅Ｗの組み合わせが得られた場合に、それらの組み合わせのうち、ゲート幅Ｗが設計ルールを満たさないものは直ちに判別できる。また、ゲート間スペースは、それぞれのトランジスタのゲート長Ｌｇ、ゲート幅Ｗから算出できる。また、ゲート・コンタクトスペースは、ゲート長Ｌｇ、ゲート幅Ｗをレイアウト情報に設定することによって算出できる。このようにして、ゲート幅、ゲート間スペース、あるいはゲート・コンタクト間スペースが設計ルールを満足しないゲート長Ｌｇおよびゲート幅Ｗの組み合わせを除去できる。このような設計ルールチェックとしては、例えば、素子の面積、チップ面積等が所定の基準値を満足するか否かをルールとして用いてもよい。

さらに、設計支援ツールは、Ｓ５１２Ａの処理において、各トランジスタのゲート長Ｌｇおよびゲート幅Ｗの寄与分を水準ごとに計算するときに、そのトランジスタより後で計算されるトランジスタの寄与分の最大値と最小値とを併せて求める。すなわち、第ｋ項（ｋ＝１，．．．，Ｎ）の寄与分を算出するときに、第ｋ＋１項から第Ｎ項までの寄与分の最大値と最小値を求めて保存しておく
そして、Ｓ５１５Ａの判定において、第１項から第ｋ項までの寄与分Ｆ１を換算したときに、第ｋ＋１項から第Ｎ項までの寄与分の最大値または最小値をＦ２として、Ｆ１＋Ｆ２によって多項式を評価する。このような手順によって多項式計算の手間を大幅に削減できる。その結果、本設計支援ツールでは、多数のトランジスタを含む回路全体に対しても、効率的に多項式の計算を実行でき、回路全体の遅延時間、消費電力が所定の制限値で設
定される範囲に入るように設計できる。Ｓ５１５Ａもまた、本発明の判定工程に相当する。Ｓ５１５Ａは、また、本発明の多項式の計算を終了する工程に相当する。

図９に、各水準での各項への寄与分、その最大値、最小値、およびそれぞれの項の次の項から末尾の項までの合計の最大値、最小値を求める処理（図８のＳ５１２Ａ）の詳細を示す。この処理では、複数の水準の変数値の組み合わせに対して、多項式の各寄与分を順次算出する。

この処理では、設計支援ツールは、第１の水準、第１の項から処理を開始する（Ｓ２００）。そして、設計支援ツールは、すべても水準に対する計算が終了したか否かを判定する（Ｓ２０１）。すべての水準が終了していないとき、設計支援ツールは、当該水準で、すべての項の計算が終了したか否かを判定する（Ｓ２０２）。

すべての項の計算が終了していない場合、設計支援ツールは、当該水準での当該項の寄与分を算出し、メモリに記憶する（Ｓ２０３）。

次に、設計支援ツールは、この寄与分は、当該項の現在の最大値より大きいか否かを判定する（Ｓ２０４）。この寄与分が現在の最大値より大きい場合、設計支援ツールは、当該寄与分を当該項での最大値としてメモリに記憶する（Ｓ２０５）。

次に、設計支援ツールは、この寄与分は、当該項の現在の最小値より小さいか否かを判定する（Ｓ２０６）。この寄与分が現在の最小値より小さい場合、設計支援ツールは、当該寄与分を当該項での最小値としてメモリに記憶する（Ｓ２０７）。

そして、設計支援ツールは、計算の対象を次の項へ進める（Ｓ２０８）。そして、設計支援ツールは、制御をＳ２０２に戻す。Ｓ２０２において、すべての項の計算が終了したと判断されると、設計支援ツールは、計算の対象を次の水準（変数値の組み合わせ）に進める（Ｓ２０９）。そして、設計支援ツールは、制御をＳ２０１に戻す。

Ｓ２０１において、すべての水準での計算が終了したと判断された場合、設計支援ツールは、Ｓ２０５で求めた最大値を基に、以下の計算を実行する。すなわち、各項（第ｋ項）に対して、その項以降（第ｋ＋１項から末尾の項まで）の寄与分の最大値を加算して、各項（第ｋ項）ごとにメモリに格納する（Ｓ２１０）。

さらに、設計支援ツールは、Ｓ２０６で求めた最小値を基に、以下の計算を実行する。すなわち、各項（第ｋ項）に対して、その項以降（第ｋ＋１項から末尾の項まで）の寄与分の最小値を加算して、各項（第ｋ項）ごとにメモリに格納する（Ｓ２１１）。その後、設計支援ツールは、制御をＳ５１２Ａに戻す。

このような処理によって、各項の寄与分を計算する手間数と同様のオーダーの手間数で、その項以降（第ｋ＋１項から末尾の項まで）の寄与分の最大値の加算値、および、寄与分の最小値の加算値を求めることができる。Ｓ２１０およびＳ２１１が、本発明の保持する工程に相当する。

以上述べたように、本設計支援ツールによれば、半導体集積回路の特性を近似した多項式の計算において、第ｋ項（ｋ＝１，．．．，Ｎ）までの寄与分の計算が終了したときに、手間をかけることなく、その変数値の組み合わせで制限値を満足しないものを除外することができる。

＜変形例２＞
制限値が厳しい場合には、その制限値を満足する特性に対応するゲート長Ｌｇおよびゲート幅Ｗ等の物理量の組み合わせが得られない。一方、制限値が厳しくない場合には、多数の組み合わせが得られることになる。そこで、所望の組み合わせ数を指定しておき、その組み合わせ数に近いゲート長Ｌｇおよびゲート幅Ｗの組み合わせが得られるように、評価の途中で、しきいを再設定するようにしてもよい。

図１０に、そのような制限値を再設定する処理手順を示す。この処理では、設計支援ツールは、各トランジスタの変数の値（各トランジスタのゲート長Ｌｇ、ゲート幅Ｗ等）の総当たりによって、制限値内に収まる組み合わせを求めるときの組み合わせ数の最大数を設定する。（Ｓ１００）。これは、例えば、デフォルト値を決めておき、ユーザが入力するようにしてもよい。

そして、設計支援ツールは、それぞれの特性ごとに制限値を設定する（Ｓ１０１）。そして、各トランジスタの変数の値の総当たりによる制限値を満足する組み合わせを求める（Ｓ１０２）。

そして、その求めた組み合わせ数が０か否かを判定する（Ｓ１０３）。組み合わせの数が０の場合、設計支援ツールは、制限値を所定値だけ緩和する（Ｓ１０５）。そして、設計支援ツールは、再度Ｓ１０１の処理に制御を戻す。

一方、その求めた組み合わせ数が所定数より多いか否かを判定する（Ｓ１０４）。そして、その求めた組み合わせ数が所定数より多い場合、設計支援ツールは、制限値を所定値だけ厳しくする方向に変更する（Ｓ１０６）。そして、設計支援ツールは、再度Ｓ１０１の処理に制御を戻す。

このようにして、組み合わせの数が、１以上で所定数以下となったときに、それらの組み合わせをそれぞれテーブルに格納する。このような手順により、本設計支援ツールは、所望の数の変数の値の組み合わせを求めることができ、同数の種類のレイアウトをユーザに提示できる。

＜変形例３＞
上記実施形態では、ゲート長Ｌｇおよびゲート幅Ｗの組み合わせに対する回路特性を求めた。そのような特性そのものに代えて、回路特性のばらつき特性（本発明のばらつき特性に相当）を多項式で求めてもよい。ここで、回路特性のばらつき特性とは、例えば、回路の消費電力のばらつき、リーク電流のばらつき、あるいは、回路遅延時間のばらつき等をいう。

すなわち、予めトランジスタのゲート長、ゲート幅等の物理量に加えて、素子分離形状バリエーションや隣接ゲートとのピッチなどのレイアウト情報をもとに、製造工程で起こるプロセスばらつきを加味した多項式を求めてもよい。すなわち、ゲート長Ｌｇ、ゲート幅Ｗ、しきい値電圧Ｖｔｈ、移動度μ等に加えて、そのばらつき量ｅｐｓＬｇ、ｅｐｓＷ、ｅｐｓＶｔｈ、ｅｐｓμ等を独立変数に含み、回路特性のばらつき特性を目的変数とする多項式を設定してもよい。

そして、実ゲート長およびそのばらつき、実ゲート幅およびそのばらつき、トランジスタの実しきい値（Ｖｔｈ）およびそのばらつき、移動度（μ）をまとめたテーブルを作成しておく。そして、ある特定の回路における各トランジスタの周辺レイアウト情報をもとに、各トランジスタの実ゲート長およびそのばらつき、実ゲート幅およびそのばらつき、トランジスタの実しきい値およびそのばらつき、トランジスタの実移動度（μ）を抽出する。

これらの情報を使って回路シミュレーションを行い、回路特性を計算する。ばらつきを考慮して各トランジスタの実ゲート長、実ゲート幅、トランジスタの実しきい値、トランジスタの実移動度（μ）を中心値（例えば、設計時の標準値）からずらした組み合わせの回路を複数作成し、同様に回路遅延時間、消費電力等の回路特性を計算する。

このとき、これらの回路特性が製造ばらつきによって出現する頻度（遅延時間の頻度）は各変数のばらつきの大きさ（例えば、分布の中心値からの半値幅）と中心値からずらした量で決まる。このため、実験計画法に基づいてサンプリングされた複数回路についてシミュレーションを行った結果から、実ゲート長およびそのばらつき、実ゲート幅およびそのばらつき、トランジスタの実しきい値電圧およびそのばらつき、トランジスタの実移動度（μ）およびそのばらつきを変数とし、回路遅延時間のばらつき特性を目的変量として重回帰分析を行う。これにより、対象回路の遅延時間ばらつき特性を、実ゲート長およびそのばらつき、実ゲート幅およびそのばらつき、トランジスタの実しきい値およびそのばらつき、トランジスタの実移動度（μ）およびそのばらつきを変数とする多項式で近似することができる。

半導体集積回路の特性をテーブル化する工程では、上記実施形態と同様、実ゲート幅等の変数の値を複数の水準ですべてのトランジスタに対応する組み合わせについて多項式の近似式を計算し、その結果をテーブル化する。

複数の制限事項に基づいてテーブルの一部をスクリーニングする工程では、実ゲート幅を複数の水準ですべてのトランジスタについての組み合わせで計算した回路遅延時間のばらつき特性を、例えば、設計ルール、あるいは最大の設計ゲート幅を設定することでスクリーニングを行う。あるいは、遅延時間、消費電力を指標にしてスクリーニングし残ったレイアウトの組み合わせから最適なレイアウトを選ぶことができる。

＜変形例４＞
（１）基準値に対する差分値を変数にとして、最適値を算出してもよい。この場合の重回帰分析による多項式の設定手順は、上述と同様である。ただし、変数値がすべて基準値に対する差分値なる点だけ上述と相違する。
（２）差分値によって、標準値を変更する場合に、変更する対象がマスクパターンであった場合には、ＭＥＥＦ（Ｍａｓｋ Ｅｒｒｏｒ Ｅｎｈａｎｃｅｍｅｎｔ Ｆａｃｔｏｒ）によって換算された値を差分値とすればよい。例えば、マスク上の変更量がａの場合、基板上の変更量は、ａ×ＭＥＥＦとなる。逆に、基板上の変更量がｂの場合、マスク上の変更量は、ｂ／ＭＥＥＦとなる。ＭＥＥＦは、通常、実験値またはシミュレーション値として決定される。

本ツールが多項式の計算に用いる物理量は、例えば、製造誤差のない、理想的な製造プロセスで実現される最適な実ゲート長、最適な実ゲート幅で表現されている。しかしながら、通常の半導体プロセスでは、マスク上のパターンから、半導体基板上のパターンを形成すると、マスク上の誤差が所定比率だけ乗算されて半導体基板上に生じる。このため、当該回路の各トランジスタの周辺レイアウト情報を基に変換されたオリジナルな実ゲート長、あるいは、実ゲート幅と設計ゲート長、あるいは設計ゲート幅との差分は、ＭＥＥＦを換算すればよい。この換算によってさらに正確なレイアウトを提供することができる。

また、設計ゲート長、あるいは設計ゲート幅を変更することによって周辺レイアウトが変更される。この変更されたレイアウト情報に基づいて、再度、（１）半導体集積回路の特性を多項式で求める工程と（２）レイアウトの組み合わせに基づいた半導体集積回路の特性をテーブル化する工程と（３）複数の制限事項に基づいてテーブルの一部をスクリー
ニングする工程と（４）残ったレイアウトの組み合わせからレイアウトをユーザに提示する工程とを繰り返すことで、多項式による近似の精度を向上させることができる。

＜変形例５＞
上記実施形態では、多項式によって、上記実施形態では、ゲート長Ｌｇおよびゲート幅Ｗの組み合わせに対する回路特性を求めた。また、回路特性のばらつき特性を多項式で求めた。しかし、本発明の実施は、回路特性、あるいは、回路特性のばらつき特性に限定されるものではない。すなわち、本発明は、複数種類の変動量（独立変数）と目的変数との関係をなす任意の現象の解析に適用できる。例えば、半導体の製造工程におけるプロセスパラメータの変動について、本実施形態で示した手順を適用して解析してもよい。例えば、半導体基板に対するエッチング、熱処理、酸化、露光、現像等における条件パラメータであるガス比、温度、気圧等を独立変数とし、形成されるパターン形状、膜厚等、あるいは、そのばらつき特性を目的変数としてもよい。また、エッチング速度、選択比等、あるいは、そのばらつき特性を目的変数としてもよい。 ＜その他＞
本実施形態は、以下の態様（付記と呼ぶ）を開示する。
（付記１）
トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
前記トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める多項式設定工程と、
前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する選択工程と、
前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路のレイアウト方法。（１、図１、図２）
（付記２）
前記特性値および制限事項は、回路遅延時間、リーク電流、スタンバイ消費電力およびトータル消費電力の少なくとも１つを指標とすることを特徴とする付記１に記載の半導体回路のレイアウト方法。（２）
（付記３）
前記制限事項は、ゲート幅、ゲート間ピッチ、およびゲート・コンタクト間スペースの少なくとも１つを含むデザインルールによる指標、または、回路面積による指標を含むことを特徴とする付記１または２に記載の半導体回路のレイアウト方法。（３）
（付記４）
前記トランジスタ特性情報は、回路の製造目標値である基本物理量を、前記回路に実際に形成される実物理量に変換することにより得られることを特徴とする付記１から３のいずれかに記載の半導体回路のレイアウト方法。（４、図４）
（付記５）
前記多項式設定工程は、前記実物理量を含むトランジスタ特性情報に基づいて前記多項式を求めることを特徴とする付記４に記載の半導体回路のレイアウト方法。
（付記６）
前記多項式の変数には、設計対象の半導体回路の標準値からの差分値が設定されることを特徴とする付記１から５のいずれかに記載の半導体回路のレイアウト方法。（３）
（付記７）
前記レイアウト情報が光によって半導体基板に投影されるマスク上のパターンを定義するものである場合に、前記マスク上のパターンとそのマスク上のパターンに基づいて半導体基板に形成されるパターンとの誤差の比率に相当するＭＥＥＦ（Ｍａｓｋ Ｅｒｒｏｒ
Ｅｎｈａｎｃｅｍｅｎｔ Ｆａｃｔｏｒ）によって前記差分値を換算する工程をさらに有することを特徴とする付記６に記載の半導体回路のレイアウト方法。
（付記８）
前記制限事項は、複数種類の特性値に対応する複数項目を含むことを特徴とする付記１から７に記載の半導体回路のレイアウト方法。
（付記９）
前記変数の値の組み合わせごとに、多項式の計算順序の先頭から順次それぞれの変数による寄与の算出が終了したときに、前記計算順序の先頭の変数から前記寄与の算出が終了した変数までの寄与による特性値が所定の制限値に達した場合に当該変数の値の組み合わせによる多項式の計算を終了する判定工程をさらに有することを特徴とする付記１から８に記載の半導体回路のレイアウト方法。（図８）
（付記１０）
前記変数の値の組み合わせごとに、多項式を構成するそれぞれの変数から計算順序で末尾の変数までの寄与による特性値の最小値および最大値の少なくとも一方を事前に計算して保持する工程をさらに有し、
前記判定工程は、それぞれの変数の寄与による特性値の算出が終了したときに、前記寄与の算出が終了した変数の次に多項式への寄与を計算すべき変数以降の寄与について、前記最大値、または最小値をもって計算を実行し、その最大値または最小値をもって計算された特性値が所定の制限値に達した場合に、当該変数の値の組み合わせによる多項式の計算を終了する工程を含むことを特徴とする付記９に記載の半導体回路のレイアウト方法。（図９）
（付記１１）
トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報およびトランジスタ特性情報のばらつきの少なくとも一方を得る工程と、
前記トランジスタから構成される回路の特性値のばらつき特性と、前記トランジスタ特性情報およびトランジスタ特性情報のばらつきとの関係を示す多項式を求める工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記ばらつき特性の一部を選択する選択工程と、
前記選択されたばらつき特性に対応するトランジスタ特性情報、前記トランジスタ特性情報のばらつき、もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路のレイアウト方法。（５）
（付記１２）
前記選択工程によって選択される特性値に対応する変数の組み合わせ数の上限値を設定する工程と、
前記選択工程によって選択された特性値に対応する変数の組み合わせ数が前記上限値を越える場合に前記制限事項による制限を強化する工程と、
前記選択工程によって選択された特性値に対応する変数の組み合わせ数が０である場合に前記制限事項による制限を緩和する工程と、をさらに有することを特徴とする付記１から１１のいずれかに記載の半導体回路のレイアウト方法。（図１０）
（付記１３）
コンピュータに、トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
前記トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める多項式設定工程と、
前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する選択工程と、
前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を実行させることを特徴とするプログラム。（６、図１、図２）
（付記１４）
コンピュータに、 トランジスタが形成される領域のレイアウト情報に基づいて、トラ
ンジスタ特性情報およびトランジスタ特性情報のばらつきの少なくとも一方を得る工程と、
前記トランジスタから構成される回路の特性値のばらつき特性と、前記トランジスタ特性情報およびトランジスタ特性情報のばらつきとの関係を示す多項式を求める工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記ばらつき特性の一部を選択する選択工程と、
前記選択されたばらつき特性に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を実行させることを特徴とするプログラム。
（付記１５）
トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
前記トランジスタから構成される回路の特性値と、前記トランジスタ特性情報との関係を示す多項式を求める工程と、
前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
複数の前記特性値の一部を選択する工程と、
前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報に基づいて、半導体回路を製造する工程と、
を含むことを特徴とする半導体回路の製造方法。（７）
（付記１６）
複数の前記特性値の一部を選択する工程は、前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項を満たすものを選択する工程を有することを特徴とする、付記１５記載の半導体回路の製造方法。（８）
（付記１７）
前記特性値は、前記半導体回路の消費電力、遅延時間、または、リーク電流であることを特徴とする付記１５または１６に記載の半導体回路の製造方法。（９）
（付記１８）
前記レイアウト情報は、少なくとも活性層、ゲート層、コンタクト層の１以上を含む素子を定義するパターン形状、素子分離膜の平面形状、ゲート間ピッチ、ソース領域の幅、ドレイン領域の幅、ソース領域と素子分離領域との間のソースオフセット領域の形状、前記ソースオフセット領域の寸法、ドレイン領域と素子分離領域との間のドレインオフセット領域の形状、および前記ドレインオフセット領域の寸法の少なくとも１つを含むことを特徴とする付記１５から１７のいずれかに記載の半導体回路の製造方法。（１０）
（付記１９）
前記トランジスタ特性情報は、ゲート長、ゲート長のばらつき、ゲート幅、ゲート幅のばらつき、トランジスタのしきい値電圧、トランジスタ中のキャリアの移動度を含むことを特徴とする付記１５から１８のいずれかに記載の半導体回路の製造方法。
（付記２０）
前記変数の値の組み合わせごとに、多項式の計算順序の先頭から順次それぞれの変数による寄与の算出が終了したときに、前記計算順序の先頭の変数から前記寄与の算出が終了した変数までの寄与による特性値が所定の制限値に達した場合に当該変数の値の組み合わせによる多項式の計算を終了する判定工程をさらに有することを特徴とする付記１５から１９のいずれかに記載の半導体回路の製造方法。（図８）
（付記２１）
前記変数の値の組み合わせごとに、多項式を構成するそれぞれの変数から計算順序で末尾の変数までの寄与による特性値の最小値および最大値の少なくとも一方を事前に計算して保持する工程をさらに有し、
前記判定工程は、それぞれの変数の寄与による特性値の算出が終了したときに、前記寄与の算出が終了した変数の次に多項式への寄与を計算すべき変数以降の寄与について、前記最大値、または最小値をもって計算を実行し、その最大値または最小値をもって計算さ
れた特性値が所定の制限値に達した場合に、当該変数の値の組み合わせによる多項式の計算を終了する工程を含むことを特徴とする付記１５から１９のいずれかに記載の半導体回路の製造方法。（図９）
（付記２２）
トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報およびトランジスタ特性情報のばらつきの少なくとも一方を得る工程と、
前記トランジスタから構成される回路の特性値のばらつき特性と、前記トランジスタ特性情報およびトランジスタ特性情報のばらつきとの関係を示す多項式を求める工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記ばらつき特性の一部を選択する選択工程と、
前記選択されたばらつき特性に対応するトランジスタ特性情報、前記トランジスタ特性情報のばらつき、もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路の製造方法。
（付記２３）
前記制限事項は、回路の遅延時間ばらつきを含むことを特徴とする付記２２に記載の半導体回路の製造方法。

本発明の一実施形態の設計支援ツールにおけるデータフロー図である。 レイアウト情報に基づいて半導体集積回路の特性を多項式で求める工程を示すフローチャートである。 プロセス感度テーブルに使用される周辺レイアウト情報の例を示す図である。 プロセス感度テーブルの例である。 変数値と特性値との組み合わせを格納するテーブルの例である。 ２入力ＡＮＤ回路の例である。 ２入力ＡＮＤ回路での入出力値の組み合わせである。 ２入力ＡＮＤ回路のレイアウトの例である。 レイアウト情報に基づいて半導体集積回路の特性を多項式で求める工程の詳細を示すフローチャートである。 レイアウト情報に基づいて半導体集積回路の特性を多項式で求める工程の詳細（変形例）を示すフローチャートである。 各水準での各項への寄与分、その最大値、最小値、およびそれぞれの項の次の項から末尾の項までの合計の最大値、最小値を求める処理フローである。 しきい値再設定の処理手順を示すフローチャートである。

符号の説明

１ レイアウト情報
２ ネットリスト
３ プロセス感度テーブル
４ 新しいネットリスト
１０ 素子領域
１１ Ｓｉ活性層
１２ ゲート

Claims (10)

1. トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
   前記トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める多項式設定工程と、
   前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
   前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する選択工程と、
   前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路のレイアウト方法。
2. 前記特性値および制限事項は、回路遅延時間、リーク電流、スタンバイ消費電力およびトータル消費電力の少なくとも１つを指標とすることを特徴とする請求項１に記載の半導体回路のレイアウト方法。
3. 前記制限事項は、ゲート幅、ゲート間ピッチ、およびゲート・コンタクト間スペースの少なくとも１つを含むデザインルールによる指標、または、回路面積による指標を含むことを特徴とする請求項１または２に記載の半導体回路のレイアウト方法。
4. 前記トランジスタ特性情報は、回路の製造目標値である基本物理量を、前記回路に実際に形成される実物理量に変換することにより得られることを特徴とする請求項１から３のいずれかに記載の半導体回路のレイアウト方法。
5. トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報およびトランジスタ特性情報のばらつきの少なくとも一方を得る工程と、
   前記トランジスタから構成される回路の特性値のばらつき特性と、前記トランジスタ特性情報およびトランジスタ特性情報のばらつきとの関係を示す多項式を求める工程と、
   前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記ばらつき特性の一部を選択する選択工程と、
   前記選択されたばらつき特性に対応するトランジスタ特性情報、前記トランジスタ特性情報のばらつき、もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路のレイアウト方法。
6. コンピュータに、トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
   前記トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める多項式設定工程と、
   前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
   前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する選択工程と、
   前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を実行させることを特徴とするプログラム。
7. トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
   前記トランジスタから構成される回路の特性値と、前記トランジスタ特性情報との関係を示す多項式を求める工程と、
   前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
   複数の前記特性値の一部を選択する工程と、
   前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報に基づいて、半導体回路を製造する工程と、
   を含むことを特徴とする半導体回路の製造方法。
8. 複数の前記特性値の一部を選択する工程は、前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項を満たすものを選択する工程を有することを特徴とする請求項７に記載の半導体回路の製造方法。
9. 前記特性値は、前記半導体回路の消費電力、遅延時間、または、リーク電流であることを特徴とする請求項７または８に記載の半導体回路の製造方法。
10. 前記レイアウト情報は、少なくとも活性層、ゲート層、コンタクト層の１以上を含む素子を定義するパターン形状、素子分離膜の平面形状、ゲート間ピッチ、ソース領域の幅、ドレイン領域の幅、ソース領域と素子分離領域との間のソースオフセット領域の形状、前記ソースオフセット領域の寸法、ドレイン領域と素子分離領域との間のドレインオフセット領域の形状、および前記ドレインオフセット領域の寸法の少なくとも１つを含むことを特徴とする請求項７から９のいずれかに記載の半導体回路の製造方法。

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