JP2008117210A - 半導体回路のレイアウト方法、プログラム、設計支援システム - Google Patents
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Abstract
【解決手段】半導体集積回路のレイアウト方法であり、まず、トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る。そして、トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める。そして、多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する。さらに、特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する。そして、選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る。
【選択図】図1
Description
半導体回路のレイアウトを取得できる。
(1)回路シミュレーション(SPICE)による回路特性の解析
最近のトランジスタでは素子分離酸化膜の応力の影響でキャリアの移動度が変化し、図3に示すような素子分離酸化膜の形状のバリエーションによって、同じゲート幅、ゲート長のトランジスタにおいて電流駆動力が異なるケースが存在する。このため、例えば図4に示すように、予めトランジスタの設計ゲート長、設計ゲート幅に加えて、素子分離形状バリエーションや隣接ゲートとのピッチなどのレイアウト情報を基に、製造工程で起こるプロセスばらつきを加味した、実ゲート長およびそのばらつき、実ゲート幅およびそのばらつき、トランジスタの実しきい値電圧(Vth)およびそのばらつき、移動度(μ)等の物理量をまとめたテーブルを作成しておく。
(2)多項式の決定(重回帰分析)
回路シミュレーションの結果を基に、各トランジスタの実ゲート長、実ゲート幅、トランジスタの実しきい値電圧、トランジスタの実移動度などのレイアウトデータやパターン配置、製造工程でのばらつきや、それに基づいたトランジスタ特性を変数とし、回路遅延時間、消費電力、リーク電流など回路特性、あるいは、回路特性のばらつき(以下、ばらつき特性という)を目的変量として重回帰分析を行う。
これにより、特定回路の遅延時間、消費電力、リーク電流などの特性が各トランジスタの実ゲート長、実ゲート幅、トランジスタの実しきい値電圧、トランジスタの実移動度を変数として多項式で近似される。
遅延時間(rise)=A+A0Lg0+A1W0+A2Lg0W0+A3Lg1+A4W1+A5Lg1W1+A6Lg2+A7W2+A8Lg2W2+A9Lg3+A10W3+A11Lg3W3+A12Lg4+A13W4+A14Lg4W4+A15Lg5+A16W5+A17Lg5W;
(式2)
遅延時間(fall)=B+B0Lg0+B1W0+B2Lg0W0+B3Lg1+B4W1+B5Lg1W1+B6Lg2+B7W2+B8Lg2W2+B9Lg3+B10W3+B11Lg3W3+B12Lg4+B13W4+B14Lg4W4+B15Lg5+B16W5+B17Lg5W5;
同様にスタンバイの消費電力は、例えば入力IA、IBがともに0の場合、あるいは1の場合のシミュレーション結果によって多項式で表すことができる。
次に、重回帰分析で得られた多項式の近似式により、半導体集積回路の特性を算出する。すなわち、レイアウトの組み合わせに基づいて、多項式の変数値を設定する。多項式の変数値は、レイアウト情報から得られる設計ゲート長、設計ゲート幅等の組み合わせをプロセス感度テーブルで換算した実ゲート長、実ゲート幅等である。
組み合わせの数は膨大になり、通常の回路シミュレーションでこれらを解くことは事実上不可能である。しかしながら、ここでは、多項式の近似式を計算するだけなので実行可能となる。
本実施形態の設計支援ツールは、実ゲート長、あるいは実ゲート幅等の物理量を変数の値のとして、複数の水準の組み合わせを設定する。そして、本設計支援ツールは、それらの値の組み合わせを用いて、先に作成した多項式の近似式によって遅延時間や消費電力を計算する。その場合に、本支援ツールは、レイアウトに対応する変数値で順次多項式の計算を実行する。このとき、本設計支援ツールは、各組み合わせについて、多項式の第1項目から順に特性値の計算を行い、ある制限値(制限事項)に達した段階(例えば、第n番目の変数)で、それ以上の組み合わせによる計算(第n+1番目以降の計算)を終了する。
図1から図8の図面に基づいて、本発明の実施形態に係る設計支援ツールを説明する。
この設計支援ツールは、LSI(Large Scale Integration)を設計するためのCAD(Computer Aided Design)システムの一機能として実現される。ここで想定するCADシステムは、一般的なコンピュータの上に実現される。コンピュータは、例えば、CPU、メモリ、外部記憶装置(例えば、ハードディスク、取り外し可能な可搬記録媒体の駆動装置等)、外部記憶装置とのインターフェース、通信インターフェース、表示装置、入出力装置(例えば、キーボード、マウス等のポインティングデバイス等)を有する。
上記実施形態では、多項式の項の値を順次計算し、寄与分を加算し、回路特性が制限値を満足するか否かを判定した。このような処理において、予め、多項式の変数に代入されるべき物理量の組み合わせ(ゲート長Lg、ゲート幅W等の組み合わせ)のうち、設計ルールに反するものを事前に除外しておいてもよい。
項までの寄与分については、最小値を加算すればよい。そして、(第1項から第k項までの寄与分)+(第k+1から第N項までの寄与分の最小値)が、制限値以内であるか否かを判定すればよい。
そして、S515Aの判定において、第1項から第k項までの寄与分F1を換算したときに、第k+1項から第N項までの寄与分の最大値または最小値をF2として、F1+F2によって多項式を評価する。このような手順によって多項式計算の手間を大幅に削減できる。その結果、本設計支援ツールでは、多数のトランジスタを含む回路全体に対しても、効率的に多項式の計算を実行でき、回路全体の遅延時間、消費電力が所定の制限値で設
定される範囲に入るように設計できる。S515Aもまた、本発明の判定工程に相当する。S515Aは、また、本発明の多項式の計算を終了する工程に相当する。
制限値が厳しい場合には、その制限値を満足する特性に対応するゲート長Lgおよびゲート幅W等の物理量の組み合わせが得られない。一方、制限値が厳しくない場合には、多数の組み合わせが得られることになる。そこで、所望の組み合わせ数を指定しておき、その組み合わせ数に近いゲート長Lgおよびゲート幅Wの組み合わせが得られるように、評価の途中で、しきいを再設定するようにしてもよい。
上記実施形態では、ゲート長Lgおよびゲート幅Wの組み合わせに対する回路特性を求めた。そのような特性そのものに代えて、回路特性のばらつき特性(本発明のばらつき特性に相当)を多項式で求めてもよい。ここで、回路特性のばらつき特性とは、例えば、回路の消費電力のばらつき、リーク電流のばらつき、あるいは、回路遅延時間のばらつき等をいう。
(1)基準値に対する差分値を変数にとして、最適値を算出してもよい。この場合の重回帰分析による多項式の設定手順は、上述と同様である。ただし、変数値がすべて基準値に対する差分値なる点だけ上述と相違する。
(2)差分値によって、標準値を変更する場合に、変更する対象がマスクパターンであった場合には、MEEF(Mask Error Enhancement Factor)によって換算された値を差分値とすればよい。例えば、マスク上の変更量がaの場合、基板上の変更量は、a×MEEFとなる。逆に、基板上の変更量がbの場合、マスク上の変更量は、b/MEEFとなる。MEEFは、通常、実験値またはシミュレーション値として決定される。
ニングする工程と(4)残ったレイアウトの組み合わせからレイアウトをユーザに提示する工程とを繰り返すことで、多項式による近似の精度を向上させることができる。
上記実施形態では、多項式によって、上記実施形態では、ゲート長Lgおよびゲート幅Wの組み合わせに対する回路特性を求めた。また、回路特性のばらつき特性を多項式で求めた。しかし、本発明の実施は、回路特性、あるいは、回路特性のばらつき特性に限定されるものではない。すなわち、本発明は、複数種類の変動量(独立変数)と目的変数との関係をなす任意の現象の解析に適用できる。例えば、半導体の製造工程におけるプロセスパラメータの変動について、本実施形態で示した手順を適用して解析してもよい。例えば、半導体基板に対するエッチング、熱処理、酸化、露光、現像等における条件パラメータであるガス比、温度、気圧等を独立変数とし、形成されるパターン形状、膜厚等、あるいは、そのばらつき特性を目的変数としてもよい。また、エッチング速度、選択比等、あるいは、そのばらつき特性を目的変数としてもよい。 <その他>
本実施形態は、以下の態様(付記と呼ぶ)を開示する。
(付記1)
トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
前記トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める多項式設定工程と、
前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する選択工程と、
前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路のレイアウト方法。(1、図1、図2)
(付記2)
前記特性値および制限事項は、回路遅延時間、リーク電流、スタンバイ消費電力およびトータル消費電力の少なくとも1つを指標とすることを特徴とする付記1に記載の半導体回路のレイアウト方法。(2)
(付記3)
前記制限事項は、ゲート幅、ゲート間ピッチ、およびゲート・コンタクト間スペースの少なくとも1つを含むデザインルールによる指標、または、回路面積による指標を含むことを特徴とする付記1または2に記載の半導体回路のレイアウト方法。(3)
(付記4)
前記トランジスタ特性情報は、回路の製造目標値である基本物理量を、前記回路に実際に形成される実物理量に変換することにより得られることを特徴とする付記1から3のいずれかに記載の半導体回路のレイアウト方法。(4、図4)
(付記5)
前記多項式設定工程は、前記実物理量を含むトランジスタ特性情報に基づいて前記多項式を求めることを特徴とする付記4に記載の半導体回路のレイアウト方法。
(付記6)
前記多項式の変数には、設計対象の半導体回路の標準値からの差分値が設定されることを特徴とする付記1から5のいずれかに記載の半導体回路のレイアウト方法。(3)
(付記7)
前記レイアウト情報が光によって半導体基板に投影されるマスク上のパターンを定義するものである場合に、前記マスク上のパターンとそのマスク上のパターンに基づいて半導体基板に形成されるパターンとの誤差の比率に相当するMEEF(Mask Error
Enhancement Factor)によって前記差分値を換算する工程をさらに有することを特徴とする付記6に記載の半導体回路のレイアウト方法。
(付記8)
前記制限事項は、複数種類の特性値に対応する複数項目を含むことを特徴とする付記1から7に記載の半導体回路のレイアウト方法。
(付記9)
前記変数の値の組み合わせごとに、多項式の計算順序の先頭から順次それぞれの変数による寄与の算出が終了したときに、前記計算順序の先頭の変数から前記寄与の算出が終了した変数までの寄与による特性値が所定の制限値に達した場合に当該変数の値の組み合わせによる多項式の計算を終了する判定工程をさらに有することを特徴とする付記1から8に記載の半導体回路のレイアウト方法。(図8)
(付記10)
前記変数の値の組み合わせごとに、多項式を構成するそれぞれの変数から計算順序で末尾の変数までの寄与による特性値の最小値および最大値の少なくとも一方を事前に計算して保持する工程をさらに有し、
前記判定工程は、それぞれの変数の寄与による特性値の算出が終了したときに、前記寄与の算出が終了した変数の次に多項式への寄与を計算すべき変数以降の寄与について、前記最大値、または最小値をもって計算を実行し、その最大値または最小値をもって計算された特性値が所定の制限値に達した場合に、当該変数の値の組み合わせによる多項式の計算を終了する工程を含むことを特徴とする付記9に記載の半導体回路のレイアウト方法。(図9)
(付記11)
トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報およびトランジスタ特性情報のばらつきの少なくとも一方を得る工程と、
前記トランジスタから構成される回路の特性値のばらつき特性と、前記トランジスタ特性情報およびトランジスタ特性情報のばらつきとの関係を示す多項式を求める工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記ばらつき特性の一部を選択する選択工程と、
前記選択されたばらつき特性に対応するトランジスタ特性情報、前記トランジスタ特性情報のばらつき、もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路のレイアウト方法。(5)
(付記12)
前記選択工程によって選択される特性値に対応する変数の組み合わせ数の上限値を設定する工程と、
前記選択工程によって選択された特性値に対応する変数の組み合わせ数が前記上限値を越える場合に前記制限事項による制限を強化する工程と、
前記選択工程によって選択された特性値に対応する変数の組み合わせ数が0である場合に前記制限事項による制限を緩和する工程と、をさらに有することを特徴とする付記1から11のいずれかに記載の半導体回路のレイアウト方法。(図10)
(付記13)
コンピュータに、トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
前記トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める多項式設定工程と、
前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する選択工程と、
前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を実行させることを特徴とするプログラム。(6、図1、図2)
(付記14)
コンピュータに、 トランジスタが形成される領域のレイアウト情報に基づいて、トラ
ンジスタ特性情報およびトランジスタ特性情報のばらつきの少なくとも一方を得る工程と、
前記トランジスタから構成される回路の特性値のばらつき特性と、前記トランジスタ特性情報およびトランジスタ特性情報のばらつきとの関係を示す多項式を求める工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記ばらつき特性の一部を選択する選択工程と、
前記選択されたばらつき特性に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を実行させることを特徴とするプログラム。
(付記15)
トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
前記トランジスタから構成される回路の特性値と、前記トランジスタ特性情報との関係を示す多項式を求める工程と、
前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
複数の前記特性値の一部を選択する工程と、
前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報に基づいて、半導体回路を製造する工程と、
を含むことを特徴とする半導体回路の製造方法。(7)
(付記16)
複数の前記特性値の一部を選択する工程は、前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項を満たすものを選択する工程を有することを特徴とする、付記15記載の半導体回路の製造方法。(8)
(付記17)
前記特性値は、前記半導体回路の消費電力、遅延時間、または、リーク電流であることを特徴とする付記15または16に記載の半導体回路の製造方法。(9)
(付記18)
前記レイアウト情報は、少なくとも活性層、ゲート層、コンタクト層の1以上を含む素子を定義するパターン形状、素子分離膜の平面形状、ゲート間ピッチ、ソース領域の幅、ドレイン領域の幅、ソース領域と素子分離領域との間のソースオフセット領域の形状、前記ソースオフセット領域の寸法、ドレイン領域と素子分離領域との間のドレインオフセット領域の形状、および前記ドレインオフセット領域の寸法の少なくとも1つを含むことを特徴とする付記15から17のいずれかに記載の半導体回路の製造方法。(10)
(付記19)
前記トランジスタ特性情報は、ゲート長、ゲート長のばらつき、ゲート幅、ゲート幅のばらつき、トランジスタのしきい値電圧、トランジスタ中のキャリアの移動度を含むことを特徴とする付記15から18のいずれかに記載の半導体回路の製造方法。
(付記20)
前記変数の値の組み合わせごとに、多項式の計算順序の先頭から順次それぞれの変数による寄与の算出が終了したときに、前記計算順序の先頭の変数から前記寄与の算出が終了した変数までの寄与による特性値が所定の制限値に達した場合に当該変数の値の組み合わせによる多項式の計算を終了する判定工程をさらに有することを特徴とする付記15から19のいずれかに記載の半導体回路の製造方法。(図8)
(付記21)
前記変数の値の組み合わせごとに、多項式を構成するそれぞれの変数から計算順序で末尾の変数までの寄与による特性値の最小値および最大値の少なくとも一方を事前に計算して保持する工程をさらに有し、
前記判定工程は、それぞれの変数の寄与による特性値の算出が終了したときに、前記寄与の算出が終了した変数の次に多項式への寄与を計算すべき変数以降の寄与について、前記最大値、または最小値をもって計算を実行し、その最大値または最小値をもって計算さ
れた特性値が所定の制限値に達した場合に、当該変数の値の組み合わせによる多項式の計算を終了する工程を含むことを特徴とする付記15から19のいずれかに記載の半導体回路の製造方法。(図9)
(付記22)
トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報およびトランジスタ特性情報のばらつきの少なくとも一方を得る工程と、
前記トランジスタから構成される回路の特性値のばらつき特性と、前記トランジスタ特性情報およびトランジスタ特性情報のばらつきとの関係を示す多項式を求める工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記ばらつき特性の一部を選択する選択工程と、
前記選択されたばらつき特性に対応するトランジスタ特性情報、前記トランジスタ特性情報のばらつき、もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路の製造方法。
(付記23)
前記制限事項は、回路の遅延時間ばらつきを含むことを特徴とする付記22に記載の半導体回路の製造方法。
2 ネットリスト
3 プロセス感度テーブル
4 新しいネットリスト
10 素子領域
11 Si活性層
12 ゲート
Claims (10)
- トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
前記トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める多項式設定工程と、
前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する選択工程と、
前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路のレイアウト方法。 - 前記特性値および制限事項は、回路遅延時間、リーク電流、スタンバイ消費電力およびトータル消費電力の少なくとも1つを指標とすることを特徴とする請求項1に記載の半導体回路のレイアウト方法。
- 前記制限事項は、ゲート幅、ゲート間ピッチ、およびゲート・コンタクト間スペースの少なくとも1つを含むデザインルールによる指標、または、回路面積による指標を含むことを特徴とする請求項1または2に記載の半導体回路のレイアウト方法。
- 前記トランジスタ特性情報は、回路の製造目標値である基本物理量を、前記回路に実際に形成される実物理量に変換することにより得られることを特徴とする請求項1から3のいずれかに記載の半導体回路のレイアウト方法。
- トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報およびトランジスタ特性情報のばらつきの少なくとも一方を得る工程と、
前記トランジスタから構成される回路の特性値のばらつき特性と、前記トランジスタ特性情報およびトランジスタ特性情報のばらつきとの関係を示す多項式を求める工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記ばらつき特性の一部を選択する選択工程と、
前記選択されたばらつき特性に対応するトランジスタ特性情報、前記トランジスタ特性情報のばらつき、もしくはレイアウト情報を得る工程と、を有することを特徴とする半導体回路のレイアウト方法。 - コンピュータに、トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
前記トランジスタから構成される回路の特性値と前記トランジスタ特性情報との関係を示す多項式を求める多項式設定工程と、
前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項に基づき、複数の前記特性値の一部を選択する選択工程と、
前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報を得る工程と、を実行させることを特徴とするプログラム。 - トランジスタが形成される領域のレイアウト情報に基づいて、トランジスタ特性情報を得る工程と、
前記トランジスタから構成される回路の特性値と、前記トランジスタ特性情報との関係を示す多項式を求める工程と、
前記多項式を用い、複数の前記トランジスタ特性情報に対応する複数の前記特性値を算出する工程と、
複数の前記特性値の一部を選択する工程と、
前記選択された特性値に対応するトランジスタ特性情報もしくはレイアウト情報に基づいて、半導体回路を製造する工程と、
を含むことを特徴とする半導体回路の製造方法。 - 複数の前記特性値の一部を選択する工程は、前記特性値、前記レイアウト情報もしくはトランジスタ特性情報に関する制限事項を満たすものを選択する工程を有することを特徴とする請求項7に記載の半導体回路の製造方法。
- 前記特性値は、前記半導体回路の消費電力、遅延時間、または、リーク電流であることを特徴とする請求項7または8に記載の半導体回路の製造方法。
- 前記レイアウト情報は、少なくとも活性層、ゲート層、コンタクト層の1以上を含む素子を定義するパターン形状、素子分離膜の平面形状、ゲート間ピッチ、ソース領域の幅、ドレイン領域の幅、ソース領域と素子分離領域との間のソースオフセット領域の形状、前記ソースオフセット領域の寸法、ドレイン領域と素子分離領域との間のドレインオフセット領域の形状、および前記ドレインオフセット領域の寸法の少なくとも1つを含むことを特徴とする請求項7から9のいずれかに記載の半導体回路の製造方法。
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