JPH1185839A - 集積回路の性能推定装置およびその性能推定方法 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路の性能を、レジスタ転送レベルの設
計段階において短時間で精度良く推定可能な、集積回路
の性能推定装置を提供する。 【解決手段】 構文解析手段５はレジスタ転送レベルの
集積回路を記述するＨＤＬ記述３を構文解析木表現に変
換し、解析木割付手段６は構文解析木の各節に部品を割
り付ける。トレードオフ推定手段７は部品の接続関係で
表現された集積回路について、各部品に対し、推定ライ
ブラリ１に格納された推定モデルを適用するとともにド
ライバライブラリ２に格納されたドライバモデルの適用
を適宜変更しながら、タイミング制約情報４を満足する
最小面積を推定する。性能候補リスト作成部１０はタイ
ミング制約を満足しない経路上の各部品に対して、ドラ
イバモデルの適用を変更しながら｛面積、遅延時間、駆
動能力｝の組で表される性能候補リストを作成し、性能
候補選択部１１はタイミング制約が満足され、かつ集積
回路の面積増加が最小となる性能候補を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レジスタ転送レベ
ルの設計段階において集積回路の面積や動作速度等の性
能を推定する、集積回路の性能推定装置およびその性能
推定方法に関する。

【０００２】

【従来の技術】近年、半導体製造プロセスの微細化と集
積回路の大規模化に伴い、集積回路のの設計はますます
複雑化しており、詳細設計後の修正は極めて困難になっ
てきている。このため、設計の手戻りに起因して設計期
間が長期化するという問題が生じている。

【０００３】そこで、設計手戻りによる設計期間の長期
化を防ぐために、設計の早期に集積回路の性能推定を行
い、この性能推定結果に基づいて、問題点を詳細設計前
に解決する設計手法が重要視されてきている。

【０００４】従来の集積回路の性能推定方法としては、
最適化能力を低くした論理合成を論理合成ツールを用い
て実行するものがあった。

【０００５】また、特開平７−１６０７４８号公報に
は、ハードウエア記述言語（HardwareDescription Lang
uage，以下「ＨＤＬ」と略称する）に基づく推定方法が
開示されている。これは、ＨＤＬの記述単位を識別し、
各記述単位毎に遅延時間および回路規模を算出する方法
である。

【０００６】

【発明が解決しようとする課題】しかしながら、従来に
は以下のような問題があった。

【０００７】まず、論理合成ツールを用いた性能推定方
法は、その処理に数十分から数時間の長い時間を要する
という問題を有していた。

【０００８】また、特開平７−１６０７４８号公報に開
示された方法は、入力されたＨＤＬ記述に含まれる演算
子の回路面積および遅延時間を求める際に、その演算子
を実現する回路構成を考慮していないため、回路面積が
小さい構成では遅延時間が大きくなる一方遅延時間が小
さい構成では回路面積が大きくなるという回路面積と遅
延時間とのトレードオフで表される設計空間の探索を行
うことができず、このため、論理合成結果に対する正確
な性能推定ができないという問題を有していた。

【０００９】さらに、この方法は、集積回路の論理部の
遅延時間のみを求めているので、配線遅延時間が集積回
路の動作速度に大きな影響を与えるディープサブミクロ
ンの設計においては、集積回路の性能推定の誤差が大き
くなるという問題を有していた。

【００１０】前記の問題に鑑み、本発明は、集積回路の
面積やタイミング等の性能を、設計の早期すなわちレジ
スタ転送レベルの設計段階において、短時間で精度良く
推定することができる、集積回路の性能推定装置および
性能推定方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】前記の課題を解決するた
めに、本発明は、レジスタ転送レベルの集積回路を表現
する各部品の性能推定のための推定モデルと、配線の遅
延時間を左右するドライバをモデル化したドライバモデ
ルとを用いて、レジスタ転送レベルの集積回路の面積お
よびタイミングを、そのトレードオフを考慮しつつ、推
定するものである。

【００１２】具体的に、請求項１の発明が講じた解決手
段は、集積回路の性能をレジスタ転送レベルの設計段階
において推定する装置として、レジスタ転送レベルの集
積回路を表現する各部品について、性能を推定するため
の推定モデルを格納した推定ライブラリと、配線を駆動
するドライバの駆動能力と面積との関係をモデル化して
格納したドライバライブラリと、部品の接続関係で表現
されたレジスタ転送レベルの集積回路について、各部品
に対し、前記推定ライブラリに格納された推定モデルを
適用するとともに前記ドライバライブラリに格納された
ドライバモデルの適用を必要に応じて変更しながら、所
定の制約を満足する性能を推定するトレードオフ推定手
段とを備えているものである。

【００１３】請求項１の発明によると、トレードオフ推
定手段によって、部品の接続関係で表現されたレジスタ
転送レベルの集積回路について、各部品に対し、推定ラ
イブラリに格納された推定モデルを適用するとともにド
ライバライブラリに格納されたドライバモデルの適用を
必要に応じて変更しながら、所定の制約を満足する性能
が推定されるので、前記集積回路の論理合成後の面積お
よびタイミングを、そのトレードオフを考慮しつつ、精
度良く推定することができる。しかも、論理合成を行う
必要がないので、従来よりも短時間で推定することがで
きる。

【００１４】そして、請求項２の発明では、前記請求項
１の集積回路の性能推定装置におけるトレードオフ推定
手段は、前記集積回路について、与えられたタイミング
制約を満足する最小面積を推定するものとする。

【００１５】そして、請求項３の発明では、前記請求項
１記載の集積回路の性能推定装置は、レジスタ転送レベ
ルの集積回路を表す，構文解析木による表現を、前記推
定ライブラリに推定モデルが格納された部品を構文解析
木の各節に割り付けることによって、部品の接続関係に
よる表現に変換し、前記トレードオフ推定手段に入力す
る解析木割付手段を備えているものとする。

【００１６】請求項３の発明によると、レジスタ転送レ
ベルの集積回路を表す，構文解析木による表現は、解析
木割付手段によって、部品の接続関係による表現に変換
されて前記トレードオフ推定手段に入力されるので、構
文解析木で表現されたレジスタ転送レベルの集積回路に
対しても、論理合成後の面積およびタイミングを精度良
く推定することができる。

【００１７】また、請求項４の発明では、前記請求項３
の集積回路の性能推定装置は、レジスタ転送レベルの集
積回路を表す，ハードウェア記述言語による記述を、構
文解析することによって、構文解析木による表現に変換
し、前記解析木割付手段に入力する構文解析手段を備え
ているものとする。

【００１８】請求項４の発明によると、レジスタ転送レ
ベルの集積回路を表す，ハードウエア記述言語による記
述は、構文解析手段によって、構文解析木による表現に
変換されて前記解析木割付手段に入力され、さらに、部
品の接続関係による表現に変換されて前記トレードオフ
推定手段に入力されるので、ハードウエア記述言語で設
計された集積回路に対しても、論理合成後の面積および
タイミングを精度良く推定することができる。

【００１９】そして、請求項５の発明では、前記請求項
１の集積回路の性能推定装置におけるトレードオフ推定
手段は、前記集積回路の最小面積と、面積が最小になる
ときの各レジスタ間パスの遅延時間とを推定する面積優
先推定部と、前記集積回路の各レジスタ間パスの遅延時
間が、この集積回路に対して与えられたタイミング制約
を満足するか否かを判定するタイミング解析部と、前記
集積回路の、遅延時間がタイミング制約を満足しないレ
ジスタ間パス上の各部品に対して、前記ドライバモデル
の適用を変更しながら、性能候補が列挙された性能候補
リストを作成する性能候補リスト作成部と、遅延時間が
タイミング制約を満足しないレジスタ間パス上の各部品
に対して、このレジスタ間パスの遅延時間がタイミング
制約を満足し、かつ、前記集積回路の面積増加が最小と
なるよう、前記性能候補リスト作成部によって作成され
た性能候補リストから性能候補をそれぞれ選択するとと
もに、選択した性能候補を各部品の性能として設定した
ときの、前記集積回路の面積および各レジスタ間パスの
遅延時間を推定する性能候補選択部とを備えているもの
とする。

【００２０】また、請求項６の発明では、請求項１の集
積回路の性能推定装置は、階層構造を持つ集積回路を、
性能推定の対象とするものとし、前記集積回路に対し
て、各階層におけるモジュールの配置およびモジュール
間を接続する配線の経路を決定するフロアプラン手段を
備え、かつ、前記トレードオフ推定手段は、前記集積回
路について、前記フロアプラン手段によって決定された
配線経路から推定されるモジュール間の配線遅延時間を
考慮しつつ、所定の制約を満足する性能を推定するもの
とする。

【００２１】請求項６の発明によると、フロアプラン手
段によって、階層構造を持つ集積回路に対して、各階層
におけるモジュールの配置およびモジュール間を接続す
る配線の経路が決定され、トレードオフ推定手段によっ
て、前記集積回路について、前記フロアプラン手段によ
って決定された配線経路から推定されるモジュール間の
配線遅延時間を考慮されつつ、所定の制約を満足する性
能が推定されるので、前記集積回路の論理合成後の面積
およびタイミングを、そのトレードオフを考慮しつつ、
精度良く推定することができる。しかも、論理合成を行
う必要がないので、従来よりも短時間で推定することが
できる。

【００２２】さらに、請求項７の発明では、前記請求項
６の集積回路の性能推定装置における階層向きトレード
オフ推定手段は、前記集積回路の最小面積と、面積が最
小になるときの各レジスタ間パスの遅延時間とを、階層
毎に推定する面積優先推定部と、前記集積回路に対して
与えられたタイミング制約と、前記フロアプラン手段に
よって決定された各階層におけるモジュールの配置およ
びモジュール間を接続する配線の経路とに基づいて、階
層毎にタイミング制約を設定する階層別タイミング制約
設定部と、前記集積回路の各階層におけるレジスタ間パ
スの遅延時間が、前記階層別タイミング制約設定部によ
って設定されたタイミング制約を満足するか否かを判定
するタイミング解析部と、遅延時間がタイミング制約を
満足しないレジスタ間パス上の各部品に対して、前記ド
ライバモデルの適用を変更しながら、性能候補が列挙さ
れた性能候補リストを作成する性能候補リスト作成部
と、遅延時間がタイミング制約を満足しないレジスタ間
パス上の各部品に対して、このレジスタ間パスの遅延時
間がタイミング制約を満足し、かつ、前記集積回路の当
該階層における面積増加が最小となるよう、前記性能候
補リスト作成部によって作成された性能候補リストから
性能候補をそれぞれ選択するとともに、選択した性能候
補を各部品の性能として設定したときの、前記集積回路
の当該階層における面積および各レジスタ間パスの遅延
時間を推定する性能候補選択部とを備えているものとす
る。

【００２３】また、請求項８の発明が講じた解決手段
は、集積回路の性能を、レジスタ転送レベルの設計段階
において推定する方法として、レジスタ転送レベルの集
積回路を表現する各部品についての性能を推定するため
の推定モデルと、配線を駆動するドライバの駆動能力と
面積との関係をモデル化したドライバモデルとを用い、
かつ、部品の接続関係で表現されたレジスタ転送レベル
の集積回路について、各部品に対し、前記推定モデルを
適用するとともに前記ドライバモデルの適用を必要に応
じて変更しながら、所定の制約を満足する性能を推定す
るトレードオフ推定を行うものである。

【００２４】請求項８の発明により、部品の接続関係で
表現されたレジスタ転送レベルの集積回路について、各
部品に対し、性能を推定するための推定モデルを適用す
るとともに、ドライバモデルの適用を適宜変更しなが
ら、所定の制約を満足する性能が推定されるので、前記
集積回路の論理合成後の面積およびタイミングを精度良
く推定することができる。しかも、論理合成を行う必要
がないので、従来よりも短時間で推定することができ
る。

【００２５】そして、請求項９の発明では、前記請求項
８の集積回路の性能推定方法におけるトレードオフ推定
は、前記集積回路について、与えられたタイミング制約
を満足する最小面積を推定するものとする。

【００２６】そして、請求項１０の発明では、前記請求
項８の集積回路の性能推定方法における前工程として、
レジスタ転送レベルの集積回路を表す，構文解析木によ
る表現を、推定モデルが準備されている部品を構文解析
木の各節に割り付けることによって、部品の接続関係に
よる表現に変換するものとする。

【００２７】また、請求項１１の発明では、前記請求項
１０の集積回路の性能推定方法における前工程として、
レジスタ転送レベルの集積回路を表す，ハードウエア記
述言語による記述を、構文解析することによって、構文
解析木による表現に変換するものとする。

【００２８】そして、請求項１２の発明では、前記請求
項８の集積回路の性能推定方法におけるトレードオフ推
定は、前記集積回路について、前記推定モデルを用いて
各部品の面積を求め、求めた各部品の面積を基にして、
面積を求める工程と、前記集積回路について、前記推定
モデルおよびドライバモデルを用いて各部品の内部遅延
時間および配線遅延時間を求め、求めた各部品の内部遅
延時間および配線遅延時間を基にして、レジスタ間パス
の遅延時間を求める工程と、前記集積回路について、全
てのレジスタ間パスの遅延時間が、与えられたタイミン
グ制約を満足するか否かを判定し、満足するときは、現
在求められている面積を最小面積として推定する一方、
満足しないときは、遅延時間がタイミング制約を満足し
ないレジスタ間パス上の各部品について、ドライバモデ
ルの適用を変更しながら、当該レジスタ間パスが前記タ
イミング制約を満足し、かつ、前記集積回路の面積増加
が最小となる性能候補を求めるとともに、求めた性能候
補を各部品の性能として設定したときの前記集積回路の
面積および各レジスタ間パスの遅延時間を求める工程と
によって行うものである。

【００２９】そして、請求項１３の発明では、前記請求
項８の集積回路の性能推定方法は、階層構造を持つ集積
回路を、性能推定の対象とするものとし、前記集積回路
について、各階層におけるモジュールの配置およびモジ
ュール間を接続する配線の経路を決定するフロアプラン
工程を備え、前記トレードオフ推定は、前記集積回路に
ついて、前記フロアプラン工程によって決定された配線
経路から推定されるモジュール間の配線遅延時間を考慮
しつつ、所定の制約を満足する性能を推定するものとす
る。

【００３０】請求項１３の発明によると、階層構造を持
つ集積回路に対して、各階層におけるモジュールの配置
およびモジュール間を接続する配線の経路が決定され、
前記集積回路について、決定された配線経路から推定さ
れるモジュール間の配線遅延時間を考慮されつつ、所定
の制約を満足する性能が階層毎に推定されるので、前記
集積回路の論理合成後の面積およびタイミングを精度良
く推定することができる。しかも、論理合成を行う必要
がないので、従来よりも短時間で推定することができ
る。

【００３１】また、請求項１４の発明では、前記請求項
１３の集積回路の性能推定方法におけるトレードオフ推
定工程は、前記集積回路について、前記推定モデルを用
いて各部品の面積を求め、求めた各部品の面積を基にし
て、面積を階層毎に求める工程と、前記集積回路につい
て、前記推定モデルおよびドライバモデルを用いて各部
品の内部遅延時間および配線遅延時間を求めるととも
に、前記フロアプラン工程において決定された各階層に
おけるモジュールの配置およびモジュール間を接続する
配線の経路からモジュール間の配線遅延時間を求め、求
めた各遅延時間を基にして、レジスタ間パスの遅延時間
を階層毎に求める工程と、前記集積回路について、前記
集積回路に対して与えられたタイミング制約、並びに前
記フロアプラン工程において決定された各階層における
モジュールの配置およびモジュール間を接続する配線の
経路に基づいて、階層毎にタイミング制約を設定する工
程と、前記集積回路について、階層毎に、全てのレジス
タ間パスが、当該階層に対して設定されたタイミング制
約を満足するか否かを判定し、満足するときは、現在求
められている面積を当該階層における最小面積として推
定する一方、満足しないときは、遅延時間がタイミング
制約を満足しないレジスタ間パス上の各部品について、
ドライバモデルの適用を変更しながら、当該レジスタ間
パスが前記タイミング制約を満足し、かつ、前記集積回
路の当該階層における面積増加が最小となる性能候補を
求めるとともに、求めた性能候補を各部品の性能として
設定したときの前記集積回路の当該階層における面積お
よび各レジスタ間パスの遅延時間を求める工程とによっ
て行うものである。

【００３２】

【発明の実施の形態】

（第１の実施形態）本発明の第１の実施形態について図
面を参照しながら説明する。

【００３３】図１は本発明の第１の実施形態に係る集積
回路の性能推定装置の機能ブロック図である。図１にお
いて、１はレジスタ転送レベル（以下、ＲＴＬと略称す
る）の集積回路の構成要素であるレジスタや加算器、乗
算器等の部品について、性能を推定するための推定モデ
ルを格納する推定ライブラリ、２は配線を駆動するドラ
イバの駆動能力と面積との関係をモデル化して格納した
ドライバライブラリ、３は性能推定の対象となるＲＴＬ
の集積回路を記述したＨＤＬ記述、４は前記性能推定対
象の集積回路のクロック周期をタイミング制約として指
定したタイミング制約情報、５はＨＤＬ記述３を入力し
構文解析木による表現に変換する構文解析手段、６は構
文解析手段５で作成された構文解析木の各節に推定ライ
ブラリ１の部品を割り付ける解析木割付手段、７はドラ
イバライブラリ２を用いて前記性能推定対象の集積回路
の面積およびタイミングを推定するトレードオフ推定手
段である。トレードオフ推定手段７は、前記性能推定対
象の集積回路の最小面積と面積最小時のタイミングを推
定する面積優先推定部８と、推定されたタイミングを解
析するタイミング解析部９と、解析木割付手段６で割り
付けられた部品の性能候補を列挙する性能候補リスト作
成部１０と、性能候補リスト作成部１０で作成された各
部品の性能候補からタイミング制約情報４を満足し、か
つ、面積が最小となる性能候補の組み合わせを選択する
性能候補選択部１１により構成されている。１２は推定
結果１３を出力する推定値出力手段である。

【００３４】ここで、推定ライブラリ１およびドライバ
ライブラリ２について説明する。

【００３５】図２および図３は推定ライブラリ１が有す
る情報を示す図である。推定ライブラリ１はＲＴＬの集
積回路を表現する部品の情報を２つのタイプに分類して
格納する。図２はタイプ１の部品が有する情報を示す図
であり、図３はタイプ２の部品が有する情報を示す図で
ある。タイプ１は入力信号数が可変であると表現するＡ
ＮＤ，ＯＲ等の論理演算部品であり、タイプ２は入力信
号数が固定であると表現するその他の部品である。

【００３６】図２および図３に示すように、推定ライブ
ラリ１では、各種類の部品に対して、その面積を表す面
積推定モデル、その入力から出力までのゲート遅延時間
を表す遅延推定モデル、および、その配線遅延時間を求
めるための入力から出力までの論理段数を表す段数推定
モデルが設定されている。

【００３７】図２において、２１の横列はタイプ１の部
品の例としてのＡＮＤゲートの各モデルである。図２に
示すように、タイプ１の部品は、面積推定モデル、遅延
推定モデルおよび段数推定モデルのそれぞれが入力信号
数の関数で表される。

【００３８】また図３において、２２の横列はタイプ２
の部品の例としてのマルチプレクサの各モデルであり、
２３および２４の横列は加算器の各モデルである。加算
器のように実現する回路構成がいく通りかある部品につ
いては、それぞれの回路構成について面積推定モデル、
遅延推定モデルおよび段数推定モデルを設定する。２３
は加算器を面積の小さいリップルキャリーで実現したと
きの各モデルを、２４は加算器を遅延時間の小さいキャ
リールックアヘッドで実現したときの各モデルを示して
いる。図３に示すように、タイプ２の部品は、面積推定
モデル、遅延推定モデルおよび段数推定モデルのそれぞ
れが入力信号のビット幅の関数で表される。２２のマル
チプレクサの場合は、遅延推定モデルにおける遅延はビ
ット幅に依存せず一定であり、段数推定モデルにおける
段数は常に０である。

【００３９】図２および図３に示すような推定ライブラ
リ１における各部品の各モデルは、設計に使用するセル
ライブラリから設定する。

【００４０】図４はドライバライブラリ２が有する情報
を示す図である。ドライバライブラリ２は駆動能力の異
なるドライバをモデル化しており、図４ではドライバＡ
を標準のドライバとしている。図４において、３０の横
列は各ドライバの駆動能力を抵抗値で表したものであ
る。すなわち、３０の横列に示す値が小さいほど駆動能
力が大きくなる。図４ではドライバＡからドライバＥの
順に駆動能力が大きくなり、ドライバＡが駆動能力最小
のドライバ、ドライバＥが駆動能力最大のドライバであ
る。また３１の横列はドライバＡと比較したときの面積
の差、３２の横列はドライバＡと比較したときの遅延時
間の差、３３の横列はドライバＡと比較したときの段数
の差、３４の横列は入力ピンの容量である。入力ピンの
容量はドライバＡの値を標準値として用いる。図４に示
すようなドライバライブラリ２におけるドライバモデル
は、設計に使用するセルライブラリから設定する。

【００４１】以下、前記のように構成された集積回路の
性能推定装置の動作を図面を参照しながら説明する。

【００４２】図５は第１の実施形態に係る集積回路の性
能推定装置における性能推定方法を示す流れ図である。
図５に基づいて、本実施形態に係る集積回路の性能推定
装置の動作を図１の構成に対応づけて説明する。

【００４３】（構文解析工程ＳＴ１）図５に示すよう
に、まず構文解析工程ＳＴ１において、構文解析手段５
は、入力したＨＤＬ記述３を構文解析木による表現に変
換し、解析木割付手段６に入力する。構文解析工程ＳＴ
１は、次のような一連のステップによって行われる。 （ＳＴ１−１） ＨＤＬ記述３をプロセス単位に分割
し、各プロセスに対して以下のステップＳＴ１−２〜Ｓ
Ｔ１−５を行う。 （ＳＴ１−２） プロセス内を構文解析し、構文解析木
を作成する。 （ＳＴ１−３） 構文解析木上で連続したＡＮＤ（＆）
またはＯＲ（｜）を合併する。 （ＳＴ１−４） 構文解析木上でＮＯＴ（！）と子のＡ
ＮＤ（＆）またはＯＲ（｜）を合併し、ＮＡＮＤまたは
ＮＯＲとする。 （ＳＴ１−５） 構文解析木の節にビット幅属性を、枝
にファンアウト数属性を付加する。 図６は次に示すようなＨＤＬ記述の式に対する構文解析
工程ＳＴ１の実行結果を示す図である。 Ｘ＝！ａ＆ｂ＆ｃ｜ｄ＆ｅ＆ｆ 同図中、（ａ）は上の式に対してステップＳＴ１−２を
実行した結果作成された構文解析木を表す図であり、
（ｂ）は（ａ）に示す構文解析木に対してステップＳＴ
１−３を実行した結果得られた構文解析木を表す図であ
る。（ａ）におけるＡＮＤ（＆）１５，１６は、（ｂ）
においてＡＮＤ（＆）１７に合併されている。

【００４４】（構文木割付工程ＳＴ２）次に、解析木割
付工程ＳＴ２において、解析木割付手段６は、構文解析
木の各節に推定ライブラリ１に格納された部品を割り付
ける。

【００４５】図７は図６（ｂ）の構文解析木に対する解
析木割付工程ＳＴ２の実行結果を示す図である。図７に
おいて、２ＯＲ，３ＡＮＤ，ＩＮＶはそれぞれ２入力Ｏ
Ｒ，３入力ＡＮＤ，インバータを表しており、１８は図
６（ｂ）のＡＮＤ（＆）１７に割り付けられた３入力Ａ
ＮＤである。

【００４６】（面積計算工程ＳＴ３）次に、面積計算工
程ＳＴ３において、トレードオフ推定手段７における面
積優先推定部８は、性能推定対象の集積回路の最小面積
を計算する。具体的には、解析木割付手段６によって割
り付けられた部品に対して面積推定モデルに基づきその
面積を求め、求めた各部品の面積を合計することによっ
て、前記性能推定対象の集積回路の面積を求める。タイ
プ１の部品については、面積推定モデルに基づき、入力
信号数に従い１ビットあたりの面積を求め、この１ビッ
トあたりの面積に構文解析工程ＳＴ１のステップＳＴ１
−５で設定したビット幅属性を乗じることによって、そ
の面積を求める。一方、タイプ２の部品については、面
積推定モデルに基づき、ビット幅属性に従い、その面積
を求める。図３の加算器のように回路構成が２種類以上
存在する部品の場合は、面積が最小となる回路構成の面
積推定モデルを用いてその面積を求める。

【００４７】（遅延計算工程ＳＴ４）次に、遅延計算工
程ＳＴ４において、トレードオフ推定手段７における面
積優先推定部８は、面積が最小になるときの前記性能推
定対象の集積回路内の各レジスタ間パスの遅延時間を計
算する。具体的には、解析木割付手段６によって割り付
けられた各部品の遅延推定モデルおよび段数推定モデル
と、標準のドライバモデル（図４のドライバＡ）の駆動
能力および入力容量とを用いて、前記性能推定対象の集
積回路内の各レジスタ間パスの遅延時間を求める。

【００４８】図８はトレードオフ推定手段７における回
路表現の一例を示す図である。図８において、３５は構
文解析木を表し、３６，３７，３８，３９は解析木割付
手段６によって割り付けられた部品であり、３６，３９
はレジスタを表し、３７，３８はレジスタ以外の部品を
表す。また、４０，４１は構文解析木上の枝を、４２は
構文解析木間の接続関係を、４３は構文解析木の入出力
の枝を表している。図中の矢線で示された，部品３６か
ら部品３９までの経路がレジスタ間パスであり、パス上
の部品３６，３７，３８の内部遅延時間と、部品間の枝
４０，４１に係る配線遅延時間と、構文解析木間の接続
関係４２に係る配線遅延時間の和により、このレジスタ
間パスの遅延時間を求める。構文解析木の入出力の枝４
３には遅延時間を付与しない。

【００４９】遅延計算工程ＳＴ４は、図８に示すような
回路表現を用いて、次のような一連のステップによっ
て、レジスタ間パスの遅延時間を求める。 （ＳＴ４−１） 部品の入力から出力までのゲート遅延
時間を遅延推定モデルから求める。 （ＳＴ４−２） 部品内の配線遅延時間を以下に示す式
（１）によって求める。 部品内の配線遅延時間 ＝ドライバＡの駆動能力×（ドライバＡの入力容量＋配線容量） ×（部品の入力から出力までの段数） …（１） ここで、配線容量は、面積計算工程ＳＴ３で求めた回路
面積を定数倍した仮想配線長と単位長さあたりの容量と
から求めることができ、部品の入力から出力までの段数
は部品の段数推定モデルから求めることができる。 （ＳＴ４−３） 部品の内部遅延時間を、ステップＳＴ
４−１で求めたゲート遅延時間とステップＳＴ４−２で
求めた部品内の配線遅延時間との和によって求める。 （ＳＴ４−４） 構文解析木の始点から終点までの遅延
時間を、以下に示す式（２）によって求める。 構文解析木の始点から終点までの遅延時間 ＝Σ（部品の内部遅延時間） ＋Σ（ドライバＡの駆動能力×（ドライバＡの入力容量＋配線容量）） …（２） ここで、式（２）の第２項は部品間の配線遅延時間の和
を表し、この項における配線容量は、面積計算工程ＳＴ
３で求めた回路面積を構文解析木の枝が持つファンアウ
ト数属性に依存して定数倍することにより求められる仮
想配線長と、単位長さあたりの容量とから求めることが
できる。 （ＳＴ４−５） レジスタ間パスの遅延時間を、以下に
示す式（３）によって求める。 レジスタ間パスの遅延時間 ＝Σ（構文解析木の始点から終点までの遅延時間） ＋Σ（ドライバＡの駆動能力×（ドライバＡの入力容量＋配線容量）） …（３） ここで、式（３）の第２項は構文解析木間の配線遅延時
間の和を表し、この項における配線容量は式（２）にお
ける配線容量と同様に求めることができる。

【００５０】（判定工程ＳＴ５）次に、判定工程ＳＴ５
において、トレードオフ推定手段７におけるタイミング
解析部９は、面積優先推定部８で求められた遅延時間
が、与えられたタイミング制約情報４を満足しているか
否かを判定する。満足していると判定した場合は、面積
および遅延時間を記述した推定結果１３を推定値出力手
段１２が出力し、工程を終了する。満足していないと判
定した場合は、満足していないクリティカルパスのう
ち、遅延時間が最大のものの情報を性能候補リスト作成
部１０に出力し、以下の工程に進む。

【００５１】（性能候補リスト作成工程ＳＴ６）次に、
性能候補リスト作成工程ＳＴ６において、トレードオフ
推定手段７における性能候補リスト作成部１０は、遅延
時間が最大であるレジスタ間パス上の部品に対して｛面
積，内部遅延時間，駆動能力｝の組で表した性能候補を
列挙した性能候補リストを作成し、性能候補選択部１１
に出力する。図３に示す加算器のように回路構成が２種
類以上存在する部品の場合は、各回路構成における推定
値を性能候補とし、さらに、ファンアウト数属性が２以
上の部品には図４に示す各ドライバを適用することによ
り性能候補を求める。

【００５２】図９は性能候補リスト作成工程ＳＴ６にお
ける、一の部品の性能候補リストの作成処理を示す流れ
図である。図９を用いて、性能候補リスト作成工程ＳＴ
６の処理を説明する。

【００５３】まずステップＳＴ６−１において、面積計
算工程ＳＴ３で求められた前記一の部品の面積をＡ０と
し、ステップＳＴ６−２において、性能候補リストを初
期化する。

【００５４】次に、ステップＳＴ６−３において、前記
一の部品に対して選択された回路構成に対し、ドライバ
Ａを適用したときの面積および内部遅延時間を求め、
｛Ａ０との面積差、内部遅延時間、ドライバＡの駆動能
力｝の組を性能候補リストに追加する。内部遅延時間の
求め方は、遅延計算工程ＳＴ４のステップＳＴ４−１か
らステップＳＴ４−３までと同様である。

【００５５】次に、ステップＳＴ６−４において、前記
一の部品のファンアウト数属性が２以上か否かを判定
し、ファンアウト数が２以上でないすなわち１であると
きはステップＳＴ６−７に進む。ファンアウト数が２以
上のときは、ステップＳＴ６−５、ＳＴ６−６におい
て、他のドライバを適用したときの面積および内部遅延
時間を求め、｛Ａ０との面積差、内部遅延時間、選択し
たドライバの駆動能力｝の組を性能候補リストに追加す
る。

【００５６】次に、ステップＳＴ６−７において、前記
一の部品に対して他の回路構成が存在するか否か判定す
る。存在しないときは処理を終了し、存在するときはス
テップＳＴ６−８において回路構成を変更し、ステップ
ＳＴ６−３にもどる。前記一の部品に対して全ての回路
構成について性能候補を求め終るまで、ステップＳＴ６
−３からの処理を繰り返し行う。

【００５７】（性能候補選択工程ＳＴ７）次に、性能候
補選択工程ＳＴ７において、トレードオフ推定手段７に
おける性能候補選択部１１は、各部品の性能候補リスト
から一つずつ性能候補を選択し、レジスタ間パスの遅延
時間がタイミング制約情報４を満足し、かつ性能推定対
象の集積回路の面積の増加が最小となる性能候補の組合
せを決定する。パスの遅延時間の求め方は、遅延計算工
程ＳＴ４のステップＳＴ４−４からステップＳＴ４−５
までと同様である。ただし、駆動能力は選択された性能
候補の値を用いる。

【００５８】（面積および遅延変更工程ＳＴ８）さら
に、性能候補選択部１１は、面積および遅延変更工程Ｓ
Ｔ８において、前記性能推定対象の集積回路の面積と性
能候補が変更された部品を経由する全てのパスの遅延時
間を変更する。

【００５９】面積および遅延変更工程ＳＴ８の後、判定
工程ＳＴ５において、タイミング解析部９は、面積およ
び遅延変更工程ＳＴ８で求められた遅延時間が、与えら
れたタイミング制約情報４を満足しているか否かを判定
する。判定後の動作はすでに説明した通りである。

【００６０】以上のように本実施形態によれば、タイミ
ング制約情報４を満足する最小面積を求めるトレードオ
フ推定手段７を設けることにより、ＲＴＬにおいて論理
設計後の回路の性能を精度良く推定することができ、設
計の早期において回路の問題点を解消することができ、
設計期間の短縮を図ることが可能となる。

【００６１】また、推定ライブラリ１に格納された部品
が、遅延推定モデルおよび段数推定モデルを持つことに
より、ゲート遅延時間と配線遅延時間を別々に推定する
ことができ、回路の面積に応じた高精度な配線遅延時間
の推定が可能となる。

【００６２】また、推定ライブラリ１に格納された部品
が数種類の回路構成による各推定モデルを持つととも
に、ファンアウト数が多い部品に対するドライバモデル
の適用を変更した性能候補を作成する性能候補リスト作
成部１０を設けることにより、高精度な性能推定が可能
となる。

【００６３】（第２の実施形態）本発明の第２の実施形
態について図面を参照しながら説明する。

【００６４】図１０は本発明の第２の実施形態に係る集
積回路の性能推定装置の機能ブロック図である。図１０
において、図１と異なるのは、階層構造を持つ集積回路
を対象とした階層向きトレードオフ推定手段４４および
フロアプラン手段４５を設けた点である。以下、階層構
造における階層単位をモジュールと呼ぶ。図１０におい
て、図１と同一の機能を有するものには同一の符号を付
しており、本実施形態ではその詳細な説明を省略する。

【００６５】４４はドライバライブラリ２を用いて階層
構造を持つ集積回路の面積およびタイミングを推定する
階層向きトレードオフ推定手段である。階層向きトレー
ドオフ推定手段４４は、面積優先推定部８と、階層別に
タイミング制約を設定する階層別タイミング制約設定部
４６と、タイミング解析部９と、性能候補リスト作成部
１０と、性能候補選択部１１により構成されている。ま
た４５は、任意の階層においてその下位階層のモジュー
ルの配置およびこれらを接続する概略配線経路を決定す
るフロアプラン手段である。

【００６６】以下、前記のように構成された集積回路の
性能推定装置の動作を図面を参照しながら説明する。

【００６７】図１１は第２の実施形態に係る集積回路の
性能推定装置における性能推定方法を示す流れ図であ
る。図１１に基づいて、本実施形態に係る集積回路の性
能推定装置の動作を図１０の構成に対応づけて説明す
る。

【００６８】構文解析工程ＳＴ１における構文解析手段
５の動作と、解析木割付工程ＳＴ２における解析木割付
手段６の動作と、面積計算工程ＳＴ３における面積優先
推定部８の動作は、第１の実施形態と同様である。ただ
し、面積計算工程ＳＴ３において、性能推定対象の集積
回路の面積は階層毎に推定される。

【００６９】図１２は階層向きトレードオフ推定手段４
４における回路表現を示す図である。回路全体を含む最
上位階層を第１階層とすると、図１２において、４８，
４９は第１階層の下の第２階層のモジュール、５０，５
１は第２階層のモジュール４８の下の第３階層のモジュ
ール、５２，５３は第２階層のモジュール４９の下の第
３階層のモジュール、５４は第１階層における接続関
係、５５は第２階層のモジュール４８における接続関
係、５６は第２階層のモジュール４９における接続関係
である。また、４７は外部と接続するＩ／Ｏセルであ
る。ただし、任意の階層が、ＨＤＬ記述３において、構
造表現ではなく動作表現されている場合は、図８に示す
ような複数の構文解析木によって構成されているものと
する。したがって、図１２では、Ｉ／Ｏセル４７から各
階層を通りモジュール５３のレジスタまでのパスを示し
ているが、途中のモジュール５０，５１，５２はさらに
下位の階層を持つ場合もあり、構文解析木で表現されて
いる場合もある。

【００７０】面積計算工程ＳＴ３において求められる各
階層の面積は、その階層に含まれる構文解析木の面積お
よび下位階層のモジュールの面積の和で求められる。例
えば、図１２において、モジュール４８の面積はその下
位階層であるモジュール５０，５１の面積の和で求めら
れる。

【００７１】（モジュール配置・概略配線工程ＳＴ１
０）次に、モジュール配置・概略配線工程ＳＴ１０にお
いて、フロアプラン手段４５は、面積優先推定部８で求
められた各モジュールの面積を用いて、任意の階層にお
けるその下位階層のモジュールの配置を決定するととも
に、モジュール間を接続する概略配線経路を決定する。
例えば、図１２において、第１階層に含まれるモジュー
ル４８，４９などの配置を決定し、これらモジュール間
の接続関係５４の概略配線経路を決定する。概略配線経
路から求められる配線長と単位長さあたりの容量からモ
ジュール間の配線容量を求め、階層別タイミング制約設
定部４６に入力する。

【００７２】次に、遅延計算工程ＳＴ４において、面積
優先推定部８は、第１の実施形態と同様に、集積回路内
の各レジスタ間パスの遅延時間を計算する。ただし、フ
ロアプラン手段４５によって決定された、各階層におけ
るモジュールの配置およびモジュール間を接続する配線
の経路からモジュール間の配線遅延時間を求め、これを
用いて、階層毎に、レジスタ間パスの遅延時間を求め
る。

【００７３】（階層別タイミング制約設定工程ＳＴ１
１）次に、階層別タイミング制約設定工程ＳＴ１１にお
いて、階層別タイミング制約設定部４６は、タイミング
制約情報４に基づいて各モジュールに対してタイミング
制約を設定する。

【００７４】図１３は階層別タイミング制約設定工程Ｓ
Ｔ１１を示す流れ図である。

【００７５】まず、ステップＳＴ１１−１において、推
定ライブラリ１に格納された各部品の遅延推定モデルを
用いて、各部品の入力から出力までの最大遅延時間を求
める。このとき、複数の回路構成を持つ部品について
は、遅延時間が最大になる回路構成を採用し、その遅延
推定モデルを用いる。

【００７６】次に、ステップＳＴ１１−２において、ド
ライバライブラリ２のドライバＡを用い、モジュール内
の、入力から出力まで、入力からレジスタまで、または
レジスタから出力までの各経路の最大遅延時間を求め
る。このときの計算方法は、第１の実施形態に係る遅延
計算工程ＳＴ４と同様である。

【００７７】次に、ステップＳＴ１１−３において、推
定ライブラリ１に格納された各部品の遅延推定モデルを
用いて、各部品の入力から出力までの最小遅延時間を求
める。このとき、複数の回路構成を持つ部品について
は、遅延時間が最小になる回路構成を採用し、その遅延
推定モデルを用いる。単一の回路構成しか持たない部品
については、最大遅延時間と最小遅延時間とは同じにす
る。

【００７８】次に、ステップＳＴ１１−４において、フ
ァンアウト数が定数Ｎ以上の部品に対しては駆動能力が
最大のドライバＥを用い、これ以外の部品に対してはド
ライバＡを用いて求めた配線遅延時間と、各部品の最小
遅延時間との和により、モジュール内の、入力から出力
まで、入力からレジスタまで、またはレジスタから出力
までの各経路の最小遅延時間を求める。ここで定数Ｎ
は、ドライバＡとドライバＥの内部遅延時間をそれぞれ
Ｉａ，Ｉｅ（Ｉａ＜Ｉｅ）とし、駆動能力をそれぞれＤ
ａ，Ｄｅ（Ｄａ＞Ｄｅ）としたとき、 Ｉａ＋Ｌ×Ｄａ＝Ｉｅ＋Ｌ×Ｄｅ となる配線容量Ｌに相当するファンアウト数である。

【００７９】次に、ステップＳＴ１１−５において、ブ
ロック配置・概略配線工程ＳＴ１０で求めたモジュール
間の配線容量を用いて、モジュール間配線の最小遅延時
間をドライバＥの駆動能力から求めるとともに、最大遅
延時間をドライバＡの駆動能力から求める。

【００８０】次に、ステップＳＴ１１−６において、モ
ジュール間に跨るレジスタ間パスを選択し、ステップＳ
Ｔ１１−７において、選択したレジスタ間パスの最大遅
延時間と最小遅延時間との差ΔＰを求めるとともに、ス
テップＳＴ１１−８において、選択したレジスタ間パス
の最大遅延時間とタイミング制約情報４から与えられた
タイミング制約値との差Ｓを求める。

【００８１】次に、ステップＳＴ１１−９において、選
択したレジスタ間パス上のモジュール内の、入力からレ
ジスタまで、レジスタから出力まで、または入力から出
力までの各経路に対して、ステップＳＴ１１−２におい
て求めた最大遅延時間およびステップＳＴ１１−４にお
いて求めた最小遅延時間を用いて、以下に示す式（４）
によって制約値を決定する。

【００８２】 制約値＝最大遅延時間 −ｍａｘ（０，Ｓ×（最大遅延時間−最小遅延時間）／ΔＰ） …（４） 式（４）は、レジスタ間パスの最大遅延時間がタイミン
グ制約情報４から与えられたタイミング制約値以下であ
るときは、その経路の最大遅延時間を制約値として用い
ることを示している。

【００８３】（タイミング制約を満足する最小面積の決
定工程ＳＴ１２）次に、タイミング制約を満足する最小
面積の決定工程ＳＴ１２において、各モジュールにおけ
るタイミング制約に基づき、タイミング解析部９、性能
候補リスト作成部１０および性能候補選択部１１が、第
１の実施形態と同様にして各モジュールの面積および遅
延時間を求め、その結果を推定値出力手段１２に出力す
る。

【００８４】以上のように、フロアプラン手段４５を設
けることにより、モジュール間の接続関係の配線経路を
考慮して配線遅延時間を正確に計算することができ、階
層構造を持つ集積回路の性能を高精度に推定することが
できる。

【００８５】なお、各実施形態では、推定ライブラリ１
の各推定モデルは、入力信号数または入力ビット幅の関
数によって表されるものとしたが、これ以外の表し方も
可能である。例えば、｛面積，遅延，段数，入力信号
数｝または｛面積，遅延，段数，入力ビット幅｝のよう
に、面積、遅延、段数と入力信号数または入力ビット幅
との組の形で表してもよい。また、既存のセルライブラ
リを推定ライブラリ１として用いることも可能である。

【００８６】なお、各実施形態では、タイミング制約情
報４を所定の制約として与えるものとしたが、これとと
もに、またはこれに代えて、面積制約を与えた場合で
も、同様にして、集積回路の面積およびタイミングを推
定することができる。

【００８７】なお、各実施形態では、トレードオフ推定
の当初に、集積回路の最小面積を求める，いわゆる面積
優先の初期設定を行ったが、この代わりに、最も駆動能
力の高いドライバモデルを適用して、集積回路の動作速
度が最速になるような初期設定を行ってもよい。この場
合、性能候補選択部１１によって、タイミングに余裕の
あるパス上の部品の駆動能力を下げるように、ドライバ
モデルの適用を変更していけばよい。このようにする
と、タイミング制約の厳しい集積回路については、面積
優先で初期設定する場合よりも、短時間で推定結果を得
ることができる。

【００８８】なお、各実施形態では、集積回路の面積と
タイミングを推定するものとしたが、これら以外の性能
を推定することももちろん可能である。例えば、推定ラ
イブラリ１に、各部品について、面積推定モデル、遅延
推定モデル、段数推定モデルに加えて、部品内部の充放
電時の移動電荷量推定モデルを格納することによって、
推定された動作速度と、電源電圧とから、平常動作時の
消費電力を推定することが可能になる。

【００８９】

【発明の効果】以上のように、本発明によると、ＲＴＬ
の集積回路の性能推定を、精度良く行うことができる。
また、階層構造を持つＲＴＬの集積回路であっても、そ
の性能推定を精度良く行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る集積回路の性能
推定装置の構成を示すブロック図である。

【図２】本発明の第１の実施形態に係る集積回路の性能
推定装置における推定ライブラリに格納されているタイ
プ１の部品が有する情報を示す図である。

【図３】本発明の第１の実施形態に係る集積回路の性能
推定装置における推定ライブラリに格納されているタイ
プ２の部品が有する情報を示す図である。

【図４】本発明の第１の実施形態に係る集積回路の性能
推定装置におけるドライバライブラリが有する情報を示
す図である。

【図５】本発明の第１の実施形態に係る集積回路の性能
推定装置による性能推定方法を示す流れ図である。

【図６】（ａ）は本発明の第１の実施形態に係る集積回
路の性能推定装置による構文解析工程の過程における構
文解析木の一例を示す図、（ｂ）は構文解析工程の結果
における構文解析木であり、かつ（ａ）の構文解析木に
対し合併を行ったものを示す図である。

【図７】本発明の第１の実施形態に係る集積回路の性能
推定装置の解析木割付手段における割付結果の一例を示
す図である。

【図８】本発明の第１の実施形態に係る集積回路の性能
推定装置のトレードオフ推定手段における回路表現を示
す図である。

【図９】本発明の第１の実施形態に係る集積回路の性能
推定装置による性能候補リスト作成工程を示す流れ図で
ある。

【図１０】本発明の第２の実施形態に係る集積回路の性
能推定装置の構成を示すブロック図である。

【図１１】本発明の第２の実施形態に係る集積回路の性
能推定装置による性能推定方法を示す流れ図である。

【図１２】本発明の第２の実施形態に係る集積回路の性
能推定装置の階層向けトレードオフ推定手段における回
路表現を示す図である。

【図１３】本発明の第２の実施形態に係る集積回路の性
能推定装置による階層別タイミング制約設定工程を示す
流れ図である。

【符号の説明】

１ 推定ライブラリ ２ ドライバライブラリ ３ ＨＤＬ記述 ４ タイミング制約情報 ５ 構文解析手段 ６ 解析木割付手段 ７ トレードオフ推定手段 ８ 面積優先推定部 ９ タイミング解析部 １０ 性能候補リスト作成部 １１ 性能候補選択部 １２ 推定値出力手段 ４４ 階層向きトレードオフ推定手段 ４５ フロアプラン手段 ４６ 階層別タイミング制約設定部

Claims (14)

【特許請求の範囲】
1. 【請求項１】 集積回路の性能を、レジスタ転送レベル
   の設計段階において推定する装置であって、 レジスタ転送レベルの集積回路を表現する各部品につい
   て、性能を推定するための推定モデルを格納した推定ラ
   イブラリと、 配線を駆動するドライバの駆動能力と面積との関係をモ
   デル化して格納したドライバライブラリと、 部品の接続関係で表現されたレジスタ転送レベルの集積
   回路について、各部品に対し、前記推定ライブラリに格
   納された推定モデルを適用するとともに、前記ドライバ
   ライブラリに格納されたドライバモデルの適用を必要に
   応じて変更しながら、所定の制約を満足する性能を推定
   するトレードオフ推定手段とを備えている集積回路の性
   能推定装置。
2. 【請求項２】 請求項１記載の集積回路の性能推定装置
   において、 前記トレードオフ推定手段は、前記集積回路について、
   与えられたタイミング制約を満足する最小面積を推定す
   るものであることを特徴とする集積回路の性能推定装
   置。
3. 【請求項３】 請求項１記載の集積回路の性能推定装置
   において、 レジスタ転送レベルの集積回路を表す，構文解析木によ
   る表現を、前記推定ライブラリに推定モデルが格納され
   た部品を構文解析木の各節に割り付けることによって、
   部品の接続関係による表現に変換し、前記トレードオフ
   推定手段に入力する解析木割付手段を備えていることを
   特徴とする集積回路の性能推定装置。
4. 【請求項４】 請求項３記載の集積回路の性能推定装置
   において、 レジスタ転送レベルの集積回路を表す，ハードウェア記
   述言語による記述を、構文解析することによって、構文
   解析木による表現に変換し、前記解析木割付手段に入力
   する構文解析手段を備えていることを特徴とする集積回
   路の性能推定装置。
5. 【請求項５】 請求項１記載の集積回路の性能推定装置
   において、 前記トレードオフ推定手段は、 前記集積回路の最小面積と、面積が最小になるときの各
   レジスタ間パスの遅延時間とを推定する面積優先推定部
   と、 前記集積回路の各レジスタ間パスの遅延時間が、この集
   積回路に対して与えられたタイミング制約を満足するか
   否かを判定するタイミング解析部と、 前記集積回路の、遅延時間がタイミング制約を満足しな
   いレジスタ間パス上の各部品に対して、前記ドライバモ
   デルの適用を変更しながら、性能候補が列挙された性能
   候補リストを作成する性能候補リスト作成部と、 遅延時間がタイミング制約を満足しないレジスタ間パス
   上の各部品に対して、このレジスタ間パスの遅延時間が
   タイミング制約を満足し、かつ、前記集積回路の面積増
   加が最小となるよう、前記性能候補リスト作成部によっ
   て作成された性能候補リストから性能候補をそれぞれ選
   択するとともに、選択した性能候補を各部品の性能とし
   て設定したときの、前記集積回路の面積および各レジス
   タ間パスの遅延時間を推定する性能候補選択部とを備え
   ていることを特徴とする集積回路の性能推定装置。
6. 【請求項６】 請求項１記載の集積回路の性能推定装置
   において、 階層構造を持つ集積回路を、性能推定の対象とするもの
   であり、 前記集積回路に対して、各階層におけるモジュールの配
   置およびモジュール間を接続する配線の経路を決定する
   フロアプラン手段を備え、かつ、 前記トレードオフ推定手段は、前記集積回路について、
   前記フロアプラン手段によって決定された配線経路から
   推定されるモジュール間の配線遅延時間を考慮しつつ、
   所定の制約を満足する性能を推定するものであることを
   特徴とする集積回路の性能推定装置。
7. 【請求項７】 請求項６記載の集積回路の性能推定装置
   において、 前記階層向きトレードオフ推定手段は、 前記集積回路の最小面積と、面積が最小になるときの各
   レジスタ間パスの遅延時間とを、階層毎に推定する面積
   優先推定部と、 前記集積回路に対して与えられたタイミング制約と、前
   記フロアプラン手段によって決定された各階層における
   モジュールの配置およびモジュール間を接続する配線の
   経路とに基づいて、階層毎にタイミング制約を設定する
   階層別タイミング制約設定部と、 前記集積回路の各階層におけるレジスタ間パスの遅延時
   間が、前記階層別タイミング制約設定部によって設定さ
   れた当該階層におけるタイミング制約を満足するか否か
   を判定するタイミング解析部と、 遅延時間がタイミング制約を満足しないレジスタ間パス
   上の各部品に対して、前記ドライバモデルの適用を変更
   しながら、性能候補が列挙された性能候補リストを作成
   する性能候補リスト作成部と、 遅延時間がタイミング制約を満足しないレジスタ間パス
   上の各部品に対して、このレジスタ間パスの遅延時間が
   タイミング制約を満足し、かつ、前記集積回路の当該階
   層における面積増加が最小となるよう、前記性能候補リ
   スト作成部によって作成された性能候補リストから性能
   候補をそれぞれ選択するとともに、選択した性能候補を
   各部品の性能として設定したときの、前記集積回路の当
   該階層における面積および各レジスタ間パスの遅延時間
   を推定する性能候補選択部とを備えていることを特徴と
   する集積回路の性能推定装置。
8. 【請求項８】 集積回路の性能を、レジスタ転送レベル
   の設計段階において推定する方法であって、 レジスタ転送レベルの集積回路を表現する各部品につい
   ての性能を推定するための推定モデルと、配線を駆動す
   るドライバの駆動能力と面積との関係をモデル化したド
   ライバモデルとを用い、かつ、 部品の接続関係で表現されたレジスタ転送レベルの集積
   回路について、各部品に対し、前記推定モデルを適用す
   るとともに、前記ドライバモデルの適用を必要に応じて
   変更しながら、所定の制約を満足する性能を推定するト
   レードオフ推定を行う集積回路の性能推定方法。
9. 【請求項９】 請求項８記載の集積回路の性能推定方法
   において、 前記トレードオフ推定は、前記集積回路について、与え
   られたタイミング制約を満足する最小面積を推定するも
   のであることを特徴とする集積回路の性能推定方法。
10. 【請求項１０】 請求項８記載の集積回路の性能推定方
    法において、 前工程として、 レジスタ転送レベルの集積回路を表す，構文解析木によ
    る表現を、推定モデルが準備されている部品を構文解析
    木の各節に割り付けることによって、部品の接続関係に
    よる表現に変換することを特徴とする集積回路の性能推
    定方法。
11. 【請求項１１】 請求項１０の集積回路の性能推定方法
    において、 前工程として、 レジスタ転送レベルの集積回路を表す，ハードウエア記
    述言語による記述を、構文解析することによって、構文
    解析木による表現に変換することを特徴とする集積回路
    の性能推定方法。
12. 【請求項１２】 請求項８記載の集積回路の性能推定方
    法において、 前記トレードオフ推定は、 前記集積回路について、前記推定モデルを用いて各部品
    の面積を求め、求めた各部品の面積を基にして、面積を
    求める工程と、 前記集積回路について、前記推定モデルおよびドライバ
    モデルを用いて各部品の内部遅延時間および配線遅延時
    間を求め、求めた各部品の内部遅延時間および配線遅延
    時間を基にして、レジスタ間パスの遅延時間を求める工
    程と、 前記集積回路について、全てのレジスタ間パスの遅延時
    間が、与えられたタイミング制約を満足するか否かを判
    定し、満足するときは、現在求められている面積を最小
    面積として推定する一方、満足しないときは、遅延時間
    がタイミング制約を満足しないレジスタ間パス上の各部
    品について、ドライバモデルの適用を変更しながら、当
    該レジスタ間パスが前記タイミング制約を満足し、か
    つ、前記集積回路の面積増加が最小となる性能候補を求
    めるとともに、求めた性能候補を各部品の性能として設
    定したときの前記集積回路の面積および各レジスタ間パ
    スの遅延時間を求める工程とによって行うことを特徴と
    する集積回路の性能推定方法。
13. 【請求項１３】 請求項８記載の集積回路の性能推定方
    法において、 階層構造を持つ集積回路を、性能推定の対象とするもの
    であり、 前記集積回路について、各階層におけるモジュールの配
    置およびモジュール間を接続する配線の経路を決定する
    フロアプラン工程を備え、 前記トレードオフ推定は、前記集積回路について、前記
    フロアプラン工程によって決定された配線経路から推定
    されるモジュール間の配線遅延時間を考慮しつつ、所定
    の制約を満足する性能を推定するものであることを特徴
    とする集積回路の性能推定方法。
14. 【請求項１４】 請求項１３記載の集積回路の性能推定
    方法において、 前記トレードオフ推定は、 前記集積回路について、前記推定モデルを用いて各部品
    の面積を求め、求めた各部品の面積を基にして、面積を
    階層毎に求める工程と、 前記集積回路について、前記推定モデルおよびドライバ
    モデルを用いて各部品の内部遅延時間および配線遅延時
    間を求めるとともに、前記フロアプラン工程において決
    定された各階層におけるモジュールの配置およびモジュ
    ール間を接続する配線の経路からモジュール間の配線遅
    延時間を求め、求めた各遅延時間を基にして、レジスタ
    間パスの遅延時間を階層毎に求める工程と、 前記集積回路について、前記集積回路に対して与えられ
    たタイミング制約、並びに前記フロアプラン工程におい
    て決定された各階層におけるモジュールの配置およびモ
    ジュール間を接続する配線の経路に基づいて、階層毎に
    タイミング制約を設定する工程と、 前記集積回路について、階層毎に、全てのレジスタ間パ
    スが、当該階層に対して設定されたタイミング制約を満
    足するか否かを判定し、満足するときは、現在求められ
    ている面積を当該階層における最小面積として推定する
    一方、満足しないときは、遅延時間がタイミング制約を
    満足しないレジスタ間パス上の各部品について、ドライ
    バモデルの適用を変更しながら、当該レジスタ間パスが
    前記タイミング制約を満足し、かつ、前記集積回路の当
    該階層における面積増加が最小となる性能候補を求める
    とともに、求めた性能候補を各部品の性能として設定し
    たときの前記集積回路の当該階層における面積および各
    レジスタ間パスの遅延時間を求める工程とによって行う
    ことを特徴とする集積回路の性能推定方法。