KR20150145684A - 최적화된 패턴 밀도 균일성을 위한 패턴 밀도-이상치-처리에 의한 집적 회로의 제조 방법 - Google Patents

최적화된 패턴 밀도 균일성을 위한 패턴 밀도-이상치-처리에 의한 집적 회로의 제조 방법 Download PDF

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Abstract

본 개시는 IC 제조 방법의 일 실시형태를 제공한다. IC 설계 레이아웃의 복수의 템플릿의 제1 패턴 밀도(PDs)를 리시브한다. 이어서, 복수의 템플릿으로부터 고 PD 이상치 템플릿과 저 PD 이상치 템플릿을 인식한다. 고 PD 이상치 템플릿을 다수의 서브세트의 템플릿으로 분할하고, 각 서브세트의 템플릿은 고 PD 이상치 템플릿의 PD의 일부를 갖는다. 저 PD 이상치 템플릿에 대하여 PD 균일도(PDU) 최적화를 실행한다. 각각의 서브세트의 템플릿을 이용하여 다수의 개별 노광 공정을 적용한다.

Description

최적화된 패턴 밀도 균일성을 위한 패턴 밀도-이상치-처리에 의한 집적 회로의 제조 방법{METHOD OF FABRICATING AN INTEGRATED CIRCUIT WITH A PATTERN DENSITY-OUTLIER-TREATMENT FOR OPTIMIZED PATTERN DENSITY UNIFORMITY}
본원은, 2014년 6월 20일자로 제출된 미국 가출원 번호 62/014,997호를 우선권으로 주장하며, 이 가출원의 전체 내용은 본원 명세서에 참고로 인용된다.
본 발명은, 최적화된 패턴 밀도 균일성을 위한 패턴 밀도-이상치-처리에 의한 집적 회로의 제조 방법에 관한 것이다.
집적 회로(IC) 제조에 있어서, 리소그래피 패터닝 공정 중의 IC 패턴의 촬상 해상도를 향상시키기 위하여 광 근접 보정(OPC; optical proximity correction)을 활용하는 것이 일반적이다. 그러나 반도체 기술의 발전에 따라, 최소 배선폭이 계속해서 작아지고 있다. 다양한 더미 피처를 부가하는 기존의 OPC법에서는, 패턴 밀도의 저조한 균일성 및 패턴 밀도를 조율하는 유효성 및 자유도에 제한이 있다. 이는, 전자선 리소그래피 기술을 사용하여 IC 패턴을 형성할 때에, 공간 전하 효과 및 마이크로-로딩 효과 등의 문제를 제시한다. 또한, 더미 피처를 삽입하는 공정 중에, 더미 피처와 관련한 다양한 시뮬레이션 및 연산에 보다 많은 시간이 소요되어, 비용이 증가한다. 이에 따라, 상기 문제를 해소하기 위하여 IC 패턴을 효과적이고 효율적으로 조정하는 IC 설계 및 마스크 제조 방법이 요구된다.
첨부 도면을 참고로 하는 이하의 상세한 설명으로부터 본 발명의 양태를 가장 잘 이해할 수 있다. 업계의 표준 관행에 따라, 다양한 피처(features)가 축적으로 도시된 것은 아니라는 점에 유의한다. 실제로, 명확하게 하기 위하여, 다양한 피처의 치수를 임의적으로 크게 할 수도 있고 작게 할 수도 있다.
도 1은, 일부 실시형태에 따른 집적 회로(IC) 제조 방법의 실시예의 흐름도이다.
도 2는, 일부 실시형태에 따라 구성된 반도체 기판의 개략도이다.
도 3은, 일부 실시형태에 따라 구성된 도 2의 반도체 기판의 부분 개략도이다.
도 4는, 일부 실시형태에 따라 구성된 집적 회로(IC) 설계 레이아웃을 도시한다.
도 5는, 일부 실시형태에 따라 구성된 패턴 밀도를 도시한다.
도 6 내지 도 11은, 일부 실시형태에 따라 구성된 IC 설계 레이아웃의 템플릿의 패턴을 도시한다.
이하의 개시는, 본 발명의 여러 피처를 구현하기 위한 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순화하기 위하여 구성 요소 및 배치의 특정의 예를 이하에서 설명한다. 물론, 이들 예는 단순히 예시적인 것이며, 한정의 의도는 없다. 예컨대, 이하의 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 및 제2 피처가 직접 접속되게 형성되어 있는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않는 경우와 같이, 제1 및 제2 피처 사이에 추가의 피처가 형성되는 실시형태를 포함할 수도 있다. 또한, 본 개시는, 여러 실시예에서 참조 부호 및/또는 문자를 반복적으로 사용할 수 있다. 이러한 반복은, 단순화 및 명료성을 위한 것이며, 설명하는 다양한 실시형태 및/또는 구성 사이의 관계 자체를 나타내는 것은 아니다.
또한, "아래에", "~보다 아래에", "하측의", "위의", "상측의" 등의 공간적으로 상대적인 용어들은, 도면에 도시하는 바와 같이, 하나의 요소 또는 피처의 다른 요소 또는 피처에 대한 관계를 기술하는 것을 용이하게 하도록 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면에 도시된 방위에 더하여, 사용시 또는 조작시의 디바이스의 여러 방위를 포함하도록 되어 있다. 장치는 그 외의 방위로 정향될 수도 있으며(90도 또는 그 외의 다른 방위로 회전될 수도 있으며), 마찬가지로, 본원 명세서에 사용되는 공간적으로 상대적인 기술 내용은 그에 상응하여 해석될 수도 있다.
도 1은, 하나 이상의 실시형태에 있어서의 본 개시의 다양한 양태에 따른 집적 회로(IC)의 제조 방법(100)의 흐름도이다. 이 제조 방법(100)을 도 2 내지 도 11에 도시된 장치를 참고로 설명한다.
먼저, 설계자가 IC 설계 레이아웃을 제공한다. 일례에 있어서, 설계자는 디자인 하우스이다. 다른 예에 있어서, 설계자는, IC 설계 레이아웃에 따른 IC 제품을 제조하도록 할당된 반도체 제조와는 분리된 디자인 팀이다. 여러 실시형태에 있어서, 반도체 제조업자는 포토마스크, 반도체 웨이퍼 또는, 양자 모두를 제조할 수 있다. IC 설계 레이아웃은, IC 제품용으로 설계되고 IC 제품의 사양에 기초하는 다양한 기하학적 패턴을 포함한다.
IC 설계 레이아웃은, 기하학적 패턴의 정보를 갖는 하나 이상의 데이터 파일에 제시된다. 일례로서, IC 설계 레이아웃은, 당업계에 알려져 있듯이 GDS 또는 GDS-Ⅱ 포맷으로서 표시된다. 제조되는 IC 제품의 사양에 기초하여, 설계자는 적절한 설계 절차를 실행하여 IC 설계 레이아웃을 생성한다. 설계 절차는 논리 설계, 물리 설계, 그리고 배치 및 배선(place and route)을 포함할 수 있다. 일례로서, IC 설계 레이아웃의 일부는, 반도체 기판 위에 배치된 여러 재료층 상에 또는 (반도체 웨이퍼 등의) 반도체 기판 상에 형성되는 활성 영역, 게이트 전극, 소스 및 드레인, 금속 라인, 컨택트/비아, 그리고 접합 패드용 개구 등의 다양한 IC 피처(메인 피처로도 지칭됨)를 포함한다. IC 설계 레이아웃은, 촬상 효과, 처리 개선 및/또는 마스크 식별 정보를 위한 추가의 피처를 포함할 수 있다.
도 2는, 일부 실시형태에 따라 구성된 반도체 기판(120)의 개략도를 도시한다. 본 실시형태에 있어서, 반도체 기판(120)은, 실리콘 웨이퍼 등의 반도체 웨이퍼이다. 다른 실시형태에 있어서, 대안으로 또는 추가로, 반도체 기판(120)은, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 비화인듐(InAs), 또는 인화인듐(InP) 등의 다른 반도체 재료, 또는 실리콘 게르마늄 카바이드, 인화갈륨비소, 또는 인화갈륨인듐 등의 적절한 합금 반도체를 포함할 수 있다. 반도체 기판(120)은, 다양한 도핑 영역, 유전체 피처 및 다층 인터커넥트를 포함할 수 있다. 일 실시형태에 있어서, 반도체 기판(120)은, CMOSFET(complementary metal-oxide-semiconductor field-effect transistor), 촬상 센서, 메모리 셀 및/또는 용량형 소자 등의 다양한 마이크로전자 부품을 위한 다양한 도핑 피처를 포함한다. 다른 실시형태에 있어서, 반도체 기판(120)은, 각각 다양한 마이크로전자 부품을 결합 및 분리시키도록 구성된 도전성 재료 피처 및 유전체 재료 피처를 포함한다. 다른 실시형태에 있어서, 반도체 기판(120)의 위에는, (유전체 재료층 등의) 하나 이상의 재료층이 형성된다.
반도체 기판(120)은, 도 2에 도시된 바와 같은 단일 영역(122)으로 표시된 다양한 회로 영역을 더 포함하지만, 보다 많은 영역이 기판 상에 존재할 수도 있다. 하나 이상의 IC가 각 회로 영역(122)에 형성되고, 스크라이브 라인에 의해 서로 분리되어 있다. 일 실시형태에 있어서, 단일 IC칩용의 IC 설계 레이아웃이 각 회로 영역(122)에 형성된다. 한정의 의도는 없는 추가의 예로서, 이하에서는, IC칩(122)으로서 원-칩(one-chip) 영역을 참고로 설명한다.
도 3을 참조하면, 각 IC칩(122)이 후속 작업을 위해 복수의 영역(124; 템플릿으로도 지칭됨)으로 분리된다. 본 실시형태에 있어서, 템플릿(124)은 각각 동일한 면적을 갖는다. 풀 칩(full chip)에 있어서의 템플릿(124)의 수는 "N"개이다. 템플릿(124)은 각각 1, 2, 3 …, i, … 및 N으로서 지칭된다. 본 예에 있어서, 각 템플릿(124)은, 반도체 기판(120) 내의 직사각형 또는 정사각형 영역을 포함한다. N이라는 수는, e-빔 모델 범위[전자 확산 또는 컨벌루션 커넬 범위(㎛ 단위)]와 밀접한 관련이 있는 템플릿 사이즈에 의해 결정될 수 있다. N이라는 수는 연산 효율과 같은 하나 이상의 요인에 따라 결정될 수도 있다. N이 큰 경우에는, 다음 공정에서의 동작을 완료하는 데에 더 많은 시간이 소요될 수 있다. N이 작은 경우에는, 다음 공정에서의 동작을 완료하는 데에 보다 적은 시간이 소요될 수 있지만, 최적화 효율의 저하를 초래할 수 있다. 따라서 N은, 엔지니어의 경험 및/또는 이전의 처리 데이터[방법(100)의 실행으로부터 수집한 이력 데이터 등] 등과 같은 하나 이상의 요인에 따라 적절하게 선택된다.
도 4를 참조하면, 칩 상에 형성되는 IC 설계 레이아웃은, 다양한 템플릿(124)으로 규정된다. 각 템플릿(124)은 IC 설계 레이아웃의 일부를 포함한다. 상이한 템플릿으로 규정된 IC 설계 레이아웃은, 개별 집적 회로 및 대응 IC 설계 레이아웃에 따라 서로 다를 수 있다.
IC 설계 레이아웃은, 집적 회로의 일부를 형성하도록 설계 및 구성된 메인 피처(132)를 구비한다. 메인 피처는, 반도체 기판(120) 상에 형성되는 컨택트/비아 홀 등의 IC 피처를 규정하는 기하학적 패턴이다. 공간 분리 치수(d; 간단하게 분리 거리로 지칭됨)는, 메인 피처(132)를 둘러싸는 금지 영역(136)을 규정하는 파라미터이며, 상기 금지 영역에는 (더미 피처를 제외한) 피처는 삽입될 수 없다. 템플릿(124) 내의 IC 패턴은, 복수의 메인 피처(132)를 포함하고, 이에 따라 각각의 메인 피처(132)를 둘러싸는 복수의 금지 영역(136)을 포함한다. 메인 피처(132)와 금지 영역(136)을 제외함으로써, 반도체 기판의 남아 있는 영역은, 더미 삽입을 위한 공간 블록(138)으로서 규정된다. IC 패턴은 메인 피처(132), 금지 영역(136) 및 공간 블록(138)을 포함한다.
다시 도 1을 참조하면, 방법(100)은, 각 템플릿(124)의 메인 패턴 밀도(PD; 210)를 제공하는 단계 102에서 시작한다. 이어서, 방법(100)은, 템플릿(124)용의 PD 타겟 범위(Rt)를 갖는 PD 타겟(310)을 선택하고, PD 타겟(310) 및 PD 타겟 범위(Rt)에 따라 PD 이상치 템플릿(124이상치)을 인식하는 단계 104로 진행한다.
일 실시형태에서, 먼저 PD 분석을 실행한다. 예컨대, (도 5에 도시된 것과 같은) PD 히스토그램을 생성한 후에, 최저 PD(210; PD 210L로 지칭)로부터 최고 PD(210; PD 210H로 지칭)에 이르는, PD의 범위(R)를 산출한다. 본 실시형태에 있어서, PD 타겟(310)은, PD블러로서 지칭되는 e-빔 블러 버짓에 의해 규정되는 최대 PD보다 작게 선택된다. 일 실시형태에 있어서, PD 타겟(310)은, PD블러보다 작게, 그리고 범위(R)의 중간에 위치하는 PD(210)와 동일하게 결정된다. 그 후, PD 타겟 범위(Rt)는, 범위(R)보다 상당히 작게 선택된다. 일 실시형태에 있어서, PD 타겟 범위(Rt)는, PD 타겟(310)의 ±10%로서 선택된다.
PD 타겟(310) 및 PD 타겟 범위(Rt)를 선택한 후에, PD가 PD 타겟 범위(Rt)의 밖에 있는 템플릿(124)은 PD 이상치 템플릿(124이상치)으로 정의된다. PD가 PD 타겟(310)보다 낮은 경우에, 템플릿(124)은 저 PD 이상치 템플릿(124이상치)으로서 지칭되고, 새로이 참조 부호 320L로서 부호가 매겨진다. 마찬가지로, PD가 PD 타겟(310)보다 높은 경우에, 템플릿은 고 PD 이상치 템플릿(124이상치)으로서 지칭되고, 새로이 참조 부호 320H로서 부호가 매겨진다.
도 1을 다시 참조하면, 방법(100)은, 각각의 PD 이상치 템플릿(124이상치)에 대하여 PD-이상치-처리를 실행하는 단계 106으로 진행한다. 방법(100)은, 단계 106에서 시작하는 3개의 경로(각각 첨자 A, B, C가 부여됨)를 갖는다. 경로 A 및 경로 B는, 고 PD 이상치 템플릿(320H)을 위한 상이한 PD-이상치-처리를 제공하고, 경로 C는 저 PD 이상치 템플릿(320L)을 위한 PD-이상치-처리(C)를 제공한다. 각각의 경로에 대해서는 이하에서 개별적으로 설명한다.
도 1 및 도 6을 참조하면, 경로 A에서, 방법(100)은, 고 PD 이상치 템플릿(320H)에 대하여 PD-이상치-처리(A)를 실행하는 단계 106A로 진행한다. 일 실시형태에 있어서, 고 PD 이상치 템플릿(320H)은 제1 영역(321)과 제2 영역(322)을 포함한다. 제1 영역(321)과 제2 영역(322)은 상당히 상이한 패턴 임계 치수(CD)를 갖는다. 예컨대, 제1 영역(321)은, 600 nm 등의 상당히 큰 패턴 CD를 갖는 반면, 제2 영역(322)은, 30 nm 등의 상당히 작은 패턴 CD를 갖는다. PD-이상치-처리(A)에 있어서, 제1 영역(321)은 제1 서브세트의 템플릿(320HA)으로 분할되고, 제2 영역(322)은 제2 서브세트의 템플릿(320HB)으로 분할된다.
도 1 및 도 7을 참조하면, 계속해서 경로 A에서, 방법(100)은, 제2 서브세트의 템플릿(320HB)에 대하여 패턴 밀도 균일도(PDU) 최적화를 실행하고, 제1 서브세트의 템플릿(320HA)은 남겨두는 단계 108A로 진행하며, 이 단계에서 추가의 처리는 없다. 참고로 인용되고 있는 전술한 용례에서 PDU 최적화를 설명한다. 예컨대, PDU 최적화에 있어서, 서브해상도 더미 피처(410)를 생성하고 제2 서브세트의 템플릿(320HB)에 삽입하여, 참조 부호 320HC로 표시되는 제2 서브세트의 템플릿의 PD를 증가시킨다. 제2 서브세트의 템플릿(320HC)의 PD가, PD 타겟 범위(Rt)를 갖는 PD 타겟(310)을 만족시키도록 서브해상도 더미 피처(410)의 사이즈( 및 피치), 형상 및 유형을 선택한다.
도 1을 다시 참조하면, 방법(100)은, 제1 서브세트의 템플릿(320HA)을 이용하여 반도체 기판(120)에 대하여 제1 노광 공정을 실행하고, 제2 서브세트의 템플릿(320HC)을 이용하여 반도체 기판(120)에 대하여 제2 노광 공정을 실행하는 단계 110A로 진행한다. 여기서, 제2 노광 공정에서의 노광량은 제1 노광 공정에서의 노광량과 상이하다.
도 1 및 도 8을 참조하면, 경로 B에서, 방법(100)은, 고 PD 이상치 템플릿(320H)에 대하여 PD-이상치-처리(B)를 실행하는 단계 106B로 진행한다. 일 실시형태에서, 고 PD 이상치 템플릿(320H)은 제3 영역(323)과 제4 영역(324)을 포함한다. 제3 영역(323)과 제4 영역(324)은 모두 상당히 작은 패턴 CD를 갖는다. 예컨대, 제3 영역(323)의 패턴 CD는 약 50 nm이고, 제4 영역(324)의 패턴 CD는 약 30 nm이다. 또한, 주로 제3 영역(323)의 PD가, 고 PD 이상치 템플릿(320H)의 높은 PD에 기여한다. PD-이상치-처리(B)에 있어서, 고 PD 이상치 템플릿(320H)은 다수의 서브세트의 템플릿으로 분할되고, 각각의 서브세트의 템플릿은 고 PD 이상치 템플릿(320H)의 PD의 일부를 갖는다. 서브세트의 템플릿의 각 PD는 PD 타겟(310)을 만족시키거나 또는 PD 타겟 범위(Rt) 내에 있다.
일 실시형태에서, 고 PD 이상치 템플릿(320H)은, 2개의 서브세트의 템플릿, 즉 제3 서브세트의 템플릿(320HD) 및 제4 서브세트의 템플릿(320HE)으로 분할된다. 제3 서브세트의 템플릿(320HD)은, 323A로 지칭되는 제3 영역(324)의 PD의 X1%와, 제4 영역(324)의 PD의 100%를 갖는다. 제4 서브세트의 템플릿(320HE)은, 323B로 지칭되는 제3 영역(323)의 PD의 X2%를 갖는다. 제3 영역(323)의 PD의 X1% 및 X2%의 합은, 제3 영역(323)의 PD의 100%와 동일하고, 제3 서브세트의 템플릿(320HD)의 PD와 제4 서브세트의 템플릿(320HE)의 PD는 각각 PD 타겟(310)을 만족시키거나 PD 타겟 범위(Rt) 내에 있다.
다른 실시형태에서는, 대안으로, 고 PD 이상치 템플릿(320H)은, 도 9에 도시된 바와 같이, 3개의 서브세트의 템플릿, 즉 제5, 제6 및 제7의 템플릿(320HF, 320HG, 320HH)으로 각각 분할된다. 제5 서브세트의 템플릿(320HF)은, 323C로서 지칭되는 제3 영역(323)의 PD의 X3%를 갖고, 제6 서브세트의 템플릿(320HG)은, 323D로서 지칭되는 제3 영역(323)의 PD의 X4%를 갖는다. 제3 영역(323)의 PD의 X3% 및 X4%의 합은, 제3 영역(323)의 PD의 100%와 동일하다. 한편, 제3 영역(323)의 PD의 X3% 및 X4%의 각각은 PD 타겟(310)을 만족시키거나 PD 타겟 범위(Rt) 내에 있다. 제7 서브세트의 템플릿(320HH)은 제4 영역(324)의 100%를 갖는다.
도 1 및 도 10을 참조하면, 방법(100)은, 제7 서브세트의 템플릿(320HH)에 대하여 PDU 최적화를 실행하고, [제3 및 제4 서브세트의 템플릿(320HD, 320HE)뿐만 아니라] 제5 및 제6 서브세트의 템플릿(320HF 및 320HG)을 남겨두는 단계 108B로 진행하며, 이 단계에서 추가의 처리는 없다. 참고로 인용되고 있는 전술한 용례에서 PDU 최적화를 설명한다. 예컨대, PDU 최적화에 있어서, 서브해상도 더미 피처(420)를 생성하고 제7 서브세트의 템플릿(320HH)에 삽입하여, 참조 부호 320HI로 표시되는 제7 서브세트의 템플릿의 PD를 증가시킨다. 제7 서브세트의 템플릿(320HI)의 PD가, PD 타겟 범위(Rt)를 갖는 PD 타겟(310)을 만족시키도록 서브해상도 더미 피처(420)의 사이즈( 및 피치), 형상 및 유형을 선택한다.
다시 도 1을 참조하면, 방법(100)은, 각 서브세트의 템플릿을 이용함으로써 반도체 기판(120)에 대하여 개별 노광 공정을 실행하는 단계 110B로 진행한다. 일 실시형태에 있어서, 제3 서브세트의 템플릿(320HD)을 이용하여 반도체 기판(120)에 대하여 제1 노광 공정을 실행하고, 제4 서브세트의 템플릿(320HE)을 이용하여 반도체 기판(120)에 대하여 제2 노광 공정을 실행한다. 제2 노광 공정에서의 노광량은 제1 노광 공정에서의 노광량과 다르다. 다른 실시형태에 있어서, 제5 서브세트의 템플릿(320HF)을 이용하여 반도체 기판(120)에 대하여 제3 노광 공정을 실행한 후에, 제6 서브세트의 템플릿(320HG)을 이용하여 반도체 기판(120)에 대하여 제4 노광 공정을 실행하고, 제7 서브세트의 템플릿(320HI)을 이용하여 반도체 기판(120)에 대하여 제5 노광 공정을 실행한다. 제3, 제4 및 제5 노광 공정의 각각의 노광량은 서로 상이하다.
도 1 및 도 11을 참조하면, 경로 C에서, 방법(100)은, 저 PD 이상치 템플릿(320L)에 대하여 PD-이상치-처리(C)를 실행하는 단계 106C로 진행한다. 저 PD 이상치 템플릿(320L)은, 메인 패턴을 갖는 제5 영역(325)과 메인 패턴이 없는 배경 영역(326)을 가질 수 있다. 저 PD 이상치 템플릿(320L)에 대하여 PDU 최적화를 실행한다. 참고로 인용되고 있는 전술한 용례에서 PDU 최적화를 설명한다. 예컨대, PDU 최적화에서, 서브해상도 더미 피처(430)를 생성하고 배경 영역(326)에 삽입하여, 변형 템플릿(320LA)으로 지칭되는 저 PD 이상치 템플릿(320L)의 PD를 증가시킨다. 변형 템플릿(320LA)의 PD가, PD 타겟 범위를 갖는 PD 타겟(310)을 만족시키도록 서브해상도 더미 피처(430)의 사이즈( 및 피치), 형상 및 유형을 선택한다.
도 1을 다시 참조하면, 방법(100)은, 변형된 템플릿(320LA)을 이용하여 반도체 기판(120)에 대하여 노광 공정을 실행하는 단계 108C로 진행한다.
방법(100)의 전에, 동안에, 후에 추가의 단계를 제공할 수 있으며, 설명하는 단계 중 일부는, 방법(100)의 추가의 실시형태를 위하여 반복되거나, 대체되거나, 생략되거나 순서 변경될 수 있다. 예컨대, 템플릿(124)의 PD가 새로운 PD 타겟 범위를 갖는 새로운 PD 타겟을 만족시키도록 단계 104 내지 108A, 108B 및 106C를 반복할 수 있다.
이상에 기초하여, 본 개시는 반도체 디바이스의 제조 방법을 제공한다. 이 방법은, PD 이상치 템플릿을 인식하는 단계와, PD 이상치 템플릿을 서브세트의 템플릿으로 분할하는 단계와, PD 이상치 템플릿을 제거하고 PD 균일도를 향상시키기 위하여 서브세트의 템플릿에 대한 PD-이상치-처리를 실행하는 단계를 채용한다. 이 방법은, 각각의 서브세트의 템플릿을 이용하여 개별 노광 공정을 실행하는 단계를 또한 채용한다. 이 방법은, e-빔 리소그래피에서의 공간 전하 효과의 저감, 패턴 밀도의 균일도의 향상 및 프로세스 윈도우 및 생산성(throughput)의 향상을 나타낸다.
이에 따라, 본 개시는, 집적 회로(IC)의 제조 방법의 일 실시형태를 제공한다. 이 IC 제조 방법은, IC 설계 레이아웃의 복수의 템플릿의 제1 PD 범위(r)를 갖는 패턴 밀도(PDs)를 리시브하는 단계와, 복수의 템플릿으로부터 고 PD 이상치 템플릿과 저 PD 이상치 템플릿을 인식하는 단계와, 고 PD 이상치 템플릿을 다수 서브세트의 템플릿으로 분할하는 단계로서, 각 서브세트의 템플릿은 고 PD 이상치 템플릿의 PD의 일부를 갖는 것인 단계와, 저 PD 이상치 템플릿에 대하여 PD 균일도(PDU) 최적화를 실행하는 단계, 그리고 각각의 서브세트의 템플릿을 이용하여 다수의 개별적인 노광 공정을 실행하는 단계를 포함한다.
본 개시는, IC 제조 방법의 다른 실시형태를 제공한다. 이 방법은, IC 설계 레이아웃의 복수의 템플릿의 제1 범위(r)를 갖는 패턴 밀도를 리시브하는 단계와, PD 타겟 및 제2 범위(R)를 결정하는 단계로서, 제2 범위(R)는 제1 범위(r)보다 작고, 상기 PD 타겟은 e-빔 블러 버짓(e-beam blur budget)에 의해 규정된 최대 PD보다 작게 선택되는 것인 단계와, 상기 PD 타겟 및 제2 범위(R)에 따라, 상기 복수의 템플릿으로부터 고 PD 이상치 템플릿 및 저 PD 이상치 템플릿을 인식하는 단계와, 상기 고 PD 이상치 템플릿을 다수의 서브세트의 템플릿으로 분할하는 단계를 포함한다. 각 서브세트의 템플릿은 고 PD 이상치 템플릿의 PD의 일부를 갖고, 각 서브세트의 PD의 합은 PD 이상치 템플릿의 PD의 100%와 같다. 이 방법은, 상기 저 PD 이상치 템플릿에 서브해상도 더미 피처를 삽입하는 단계와, 각각의 서브세트의 템플릿을 이용하여 다수의 개별 노광 공정을 실행하는 단계를 또한 포함한다.
본 개시는, IC 제조 방법의 다른 실시형태를 또한 제공한다. 이 방법은, IC 설계 레이아웃의 복수의 템플릿의 제1 범위(r)를 갖는 패턴 밀도(PDs)를 리시브하는 단계와, PD 타겟 및 제2 범위(R)를 결정하는 단계를 포함한다. 제2 범위(R)는 제1 범위보다 작다. 이 방법은, PD 타겟 및 제2 범위(R)에 따라, PD 타겟보다 높은 PD를 갖는 고 PD 이상치 템플릿과, PD 타겟보다 낮은 PD를 갖는 저 PD 이상치 템플릿을 식별하는 단계를 또한 포함한다. 이 방법은, 고 PD 이상치 템플릿을 서브세트의 템플릿으로 분할하는 단계를 또한 포함하며, 각 서브세트의 템플릿은 PD 타겟을 만족시키거나, 제2 범위(R) 내에 있는 PD를 갖는다. 이 방법은, 제2 서브세트의 템플릿에 대하여 PD 균일도(PDU) 최적화를 실행하는 단계와, 제1 서브세트의 템플릿에 대한 제1 노광 공정과, 제2 서브세트의 템플릿에 대한 제2 노광 공정을 실행하는 단계를 또한 포함하며, 제2 노광 공정에서는, 제1 노광 공정의 노광량과 다른 노광량을 사용한다.
이상, 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 여러 실시형태의 피처를 개략적으로 설명하였다. 당업자는, 본원 명세서에서 개시된 실시형태와 동일한 목적을 실시하거나 및/또는 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계하거나 변경하기 위한 기초로서 본 발명을 쉽게 이용할 수 있다는 것을 이해해야 한다. 또한, 당업자는, 그러한 균등한 구성이 본 개시의 정신 및 범위로부터 벗어나지 않으며, 본 개시의 정신 및 범위로부터 벗어나지 않으면서 다양한 수정, 대체 및 변형이 가능하다는 것을 인식해야 한다.

Claims (10)

  1. 집적 회로(IC)의 제조 방법으로서,
    IC 설계 레이아웃의 복수의 템플릿의 제1 패턴 밀도(PD; pattern densities) 범위(r)를 갖는 PD를 리시브하는 단계;
    상기 복수의 템플릿으로부터 고 PD 이상치 템플릿(outlier template)과 저 PD 이상치 템플릿을 인식하는 단계;
    상기 고 PD 이상치 템플릿을 다수 서브세트의 템플릿으로 분할하는 단계로서, 각 서브세트의 템플릿은 고 PD 이상치 템플릿의 PD의 일부를 갖는 것인 단계;
    상기 저 PD 이상치 템플릿에 대하여 PD 균일도(PDU) 최적화를 실행하는 단계; 및,
    각각의 서브세트의 템플릿을 이용하여 다수의 개별적인 노광 공정을 실행하는 단계
    를 포함하는 집적 회로의 제조 방법.
  2. 제1항에 있어서, 상기 고 PD 이상치 템플릿과 상기 저 PD 이상치 템플릿은,
    상기 제1 범위(r)보다 작은 제2 범위(R)를 갖는 PD 타겟을 결정하는 단계와,
    PD 타겟 및 제2 범위(R)에 따라, 상기 고 PD 이상치 템플릿 및 상기 저 PD 이상치 템플릿을 규정하는 단계로서, 상기 고 PD 이상치 템플릿은 상기 PD 타겟보다 높고 제2 범위(R) 밖에 있는 PD를 갖고, 상기 저 PD 이상치 템플릿은, 상기 PD 타겟보다 낮고 제2 범위(R) 밖에 있는 PD를 갖는 것인 단계
    에 의해 인식되는 것인 집적 회로의 제조 방법.
  3. 제2항에 있어서, 상기 PD 타겟은, e-빔 블러 버짓(e-beam blur budget)에 의해 규정된 최대 PD보다 작게 선택되는 것인 집적 회로의 제조 방법.
  4. 제2항에 있어서, 상기 고 PD 이상치 템플릿은 제1 영역과 제2 영역을 갖고, 상기 제1 영역은 높은 PD 및 큰 패턴 임계 치수(CD)를 갖고, 상기 제2 영역은 낮은 PD 및 작은 패턴 CD를 갖는 것인 집적 회로의 제조 방법.
  5. 제4항에 있어서, 상기 제1 영역은 제1 서브세트의 템플릿으로 분할되고, 상기 제2 영역은 제2 서브세트의 템플릿으로 분할되는 것인 집적 회로의 제조 방법.
  6. 제5항에 있어서, 상기 PDU 최적화는, 서브해상도(sub-resolution)의 더미 피처를 제2 서브세트의 템플릿에 삽입함으로써 실행되는 것인 집적 회로의 제조 방법.
  7. 제5항에 있어서, 상기 다수의 개별 노광 공정을 실행하는 단계는,
    제1 서브세트의 템플릿을 이용하여 반도체 기판에 대하여 제1 노광 공정을 실행하는 단계와,
    상기 PDU 최적화 후에, 상기 제2 서브세트의 템플릿을 이용하여 상기 반도체 기판에 대하여 제2 노광 공정을 실행하는 단계로서, 제2 노광 공정의 노광량이 상기 제1 노광 공정의 노광량과 다른 것인 단계
    를 포함하는 것인 집적 회로의 제조 방법.
  8. 제2항에 있어서, 상기 고 PD 이상치 템플릿은 제3 영역과 제4 영역을 포함하고, 상기 제3 영역은 높은 PD를 갖고, 상기 제4 영역은 낮은 PD 및 작은 CD를 갖는 것인 집적 회로의 제조 방법.
  9. 집적 회로(IC)의 제조 방법으로서,
    IC 설계 레이아웃의 복수의 템플릿의 제1 범위(r)를 갖는 패턴 밀도(PD)를 리시브하는 단계;
    PD 타겟 및 제2 범위(R)를 결정하는 단계로서, 상기 제2 범위(R)는 제1 범위(r)보다 작고, 상기 PD 타겟은 e-빔 블러 버짓(e-beam blur budget)에 의해 규정된 최대 PD보다 작게 선택되는 것인 단계;
    상기 PD 타겟 및 제2 범위(R)에 따라, 상기 복수의 템플릿으로부터 고 PD 이상치 템플릿 및 저 PD 이상치 템플릿을 인식하는 단계;
    상기 고 PD 이상치 템플릿을 다수의 서브세트의 템플릿으로 분할하는 단계로서, 각 서브세트의 템플릿은 상기 고 PD 이상치 템플릿의 PD의 일부를 갖고, 각 서브세트의 PD의 합은 PD 이상치 템플릿의 PD의 100%와 같은 것인 단계;
    상기 저 PD 이상치 템플릿에 서브해상도 더미 피처를 삽입하는 단계; 및
    각각의 서브세트의 템플릿을 이용하여 다수의 개별 노광 공정을 실행하는 단계
    를 포함하는 집적 회로의 제조 방법.
  10. 집적 회로(IC)의 제조 방법으로서,
    IC 설계 레이아웃의 복수의 템플릿의 제1 범위(r)를 갖는 패턴 밀도(PD)를 리시브하는 단계;
    PD 타겟 및 제2 범위(R)를 결정하는 단계로서, 상기 제2 범위(R)는 제1 범위(r)보다 작은 것인 단계;
    상기 PD 타겟 및 제2 범위(R)에 따라, 상기 PD 타겟보다 높은 PD를 갖는 고 PD 이상치 템플릿과, 상기 PD 타겟보다 낮은 PD를 갖는 저 PD 이상치 템플릿을 인식하는 단계;
    상기 고 PD 이상치 템플릿을 서브세트의 템플릿으로 분할하는 단계로서, 각 서브세트의 템플릿은 PD 타겟을 만족시키는 PD를 갖거나 상기 제2 범위 내에 있는 것인 단계;
    제2 서브세트의 템플릿에 대하여 PD 균일도(PDU) 최적화를 실행하는 단계; 및,
    제1 서브세트의 템플릿에 대하여 제1 노광 공정을 실행하고, 상기 제2 서브세트의 템플릿에 대하여 제2 노광 공정을 실행하는 단계로서, 상기 제2 노광 공정에서는, 상기 제1 노광 공정의 노광량과 다른 노광량을 사용하는 것인 단계
    를 포함하는 집적 회로의 제조 방법.
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