CN105278257A - 制造集成电路的方法 - Google Patents

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Abstract

本发明提供了IC方法的一个实施例。首先接收IC设计布局的多个模板的图案密度(PD)。然后从多个模板中识别高PD离群值模板和低PD离群值模板。将高PD离群值模板分离为模板的多个子集，并且模板的每个子集携带高PD离群值模板的PD的部分。对低PD离群值模板实施PD均匀性(PDU)优化以及通过使用相应的模板的子集实施多个单独的曝光工艺。本发明涉及制造集成电路的方法。

Description

制造集成电路的方法
相关申请的交叉引用
本申请要求于2014年6月20日提交的美国临时专利申请第62/014,997号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及处理制造集成电路的方法，更具体地，涉及使用用于优化图案密度均匀性的图案密度离群值处理制造集成电路的方法。
背景技术
在集成电路(IC)制造中，通常利用光学临近修正(OPC)以在光刻图案化工艺期间改进IC图案的成像分辨率。然而，随着半导体技术的发展，部件尺寸持续变小。现有的加入各个伪部件的OPC方法具有有限程度的调整图案密度和图案密度的较差均匀性的自由度和有效性。当电子束光刻技术用于形成IC图案时，这存在诸如空间电荷效应和微负载效应的问题。此外，在插入伪部件的工艺期间，与伪部件相关的各个模拟和计算耗费较多的时间，引起成本的增加。因此，需要的是有效并高效地调整IC图案的IC设计和掩模制造的方法以解决上述问题。
发明内容
为了解决现有技术中存在的问题，根据本发明的方面，提供了一种集成电路(IC)方法，包括：接收IC设计布局的多个模板的具有第一PD范围R的图案密度(PD)；从所述多个模板中识别高PD离群值模板和低PD离群值模板；将所述高PD离群值模板分离为模板的多个子集，其中，所述模板的每个子集携带所述高PD离群值模板的部分；对所述低PD离群值模板实施PD均匀性(PDU)优化；以及使用相应的所述模板的子集实施多个单独的曝光工艺。
在上述方法中，所述高PD离群值模板和所述低PD离群值模板通过以下步骤识别：确定具有第二范围Rt的PD目标，其中，所述第二范围Rt小于所述第一范围R；以及根据所述PD目标和所述第二范围Rt，限定所述高PD离群值模板和所述低PD离群值模板，其中，所述高PD离群值模板的PD高于所述PD目标并且也在所述第二范围Rt外，并且所述低PD离群值模板的PD低于所述PD目标并且也在所述第二范围Rt外。
在上述方法中，所述PD目标选择为小于由电子束模糊预算限定的最大PD。
在上述方法中，所述高PD离群值模板包括第一区域和第二区域，其中，所述第一区域具有高PD和大图案临界尺寸(CD)，其中，所述第二区域具有低PD和小CD。
在上述方法中，所述第一区域分离为模板的第一子集，并且所述第二区域分离为模板的第二子集。
在上述方法中，通过将子分辨率伪部件插入至模板的第二子集来实施所述PDU优化。
在上述方法中，实施所述多个单独的曝光工艺包括：使用所述模板的第一子集对半导体衬底实施第一曝光工艺；以及在所述PDU优化之后使用所述模板的第二子集对所述半导体衬底实施第二曝光工艺，所述第二曝光工艺具有与所述第一曝光工艺不同的曝光剂量。
在上述方法中，所述高PD离群值模板包括第三区域和第四区域，其中，所述第三区域具有高PD，并且所述第四区域具有低PD和小CD。
在上述方法中，所述第三区域分离为模板的第三子集和模板的第四子集，从而使得：所述模板的第三子集携带所述第三区域的PD的X1％；所述模板的第四子集携带所述第三区域的PD的X2％和所述第四区域的PD的100％；X1％和X2％的总和等于所述第三区域的PD的100％；以及所述模板的每个子集的PD均满足PD目标或在所述第二范围Rt内。
在上述方法中，实施所述多个单独的曝光工艺包括：使用所述模板的第三子集实施第三曝光工艺；以及使用所述模板的第四子集实施第四曝光工艺，所述第四曝光工艺的曝光剂量与所述第三曝光工艺中使用的曝光剂量不同。
在上述方法中，所述第三区域分离为模板的第五子集和模板的第六子集，并且所述第四区域分离为模板的第七子集，从而使得：所述模板的第五子集携带所述第三区域的PD的X3％；所述模板的第六子集携带所述第三区域的PD的X4％；所述模板的第七子集携带所述第四区域的PD的100％；X3％和X4％的总和等于所述第三区域的PD的100％；以及所述模板的每个子集的PD均满足PD目标或在所述第二范围Rt内。
在上述方法中，通过将子分辨率伪部件插入至所述模板的第七子集来实施所述PDU优化。
在上述方法中，实施所述多个单独的曝光工艺包括：使用所述模板的第五子集实施第五曝光工艺；使用所述模板的第六子集实施第六曝光工艺，所述第六曝光工艺具有与所述第五曝光工艺不同的曝光剂量；以及使用所述模板的第七子集实施第七曝光工艺，所述第七曝光工艺的曝光剂量与所述第五曝光工艺和所述第六曝光工艺中使用的曝光剂量不同。
根据本发明的另一方面，还提供了一种集成电路(IC)方法，包括：接收IC设计布局的多个模板的具有第一范围R的图案密度(PD)；确定PD目标和第二范围Rt，其中，所述第二范围Rt小于所述第一范围R，其中，所述PD目标选择为小于由电子束模糊预算限定的最大PD；根据所述PD目标和所述第二范围Rt，从所述多个模板中识别高PD离群值模板和低PD离群值模板；将所述高PD离群值模板分离为模板的多个子集，其中，所述模板的每个子集携带所述高PD离群值模板的PD的部分，其中，每个子集的PD的总和等于PD离群值模板的PD的100％；将子分辨率伪部件插入在所述低PD离群值模板中；以及使用相应的所述模板的子集实施多个单独的曝光工艺。
在上述方法中，所述高PD离群值模板包括第一区域和第二区域，其中，所述第一区域具有高PD，并且所述第二区域具有低PD和小CD。
在上述方法中，所述第一区域分离为模板的第一子集和模板的第二子集，从而使得：所述模板的第一子集携带所述第一区域的PD的X1％；所述模板的第二子集携带所述第一区域的PD的X2％和所述第二区域的PD的100％；X1％和X2％的总和等于所述第一区域的PD的100％；以及所述模板的每个子集的PD均满足PD目标或在所述第二范围Rt内。
在上述方法中，实施所述多个单独的曝光工艺包括：使用所述模板的第一子集实施第一曝光工艺；以及使用所述模板的第二子集实施第二曝光工艺，所述第二曝光工艺的曝光剂量与在所述第一曝光工艺中使用的曝光剂量不同。
在上述方法中，所述第一区域分离为模板的第三子集和模板的第四子集，并且所述第二区域分离为模板的第五子集，从而使得：所述模板的第三子集携带所述第一区域的PD的X3％；所述模板的第四子集携带所述第一区域的PD的X4％并且所述模板的第五子集携带所述第二区域的PD的100％；X3％和X4％的总和等于所述第一区域的PD的100％；以及所述模板的每个子集的PD均满足PD目标或在所述第二范围Rt内。
在上述方法中，通过将所述子分辨率伪部件插入至所述模板的第五子集来实施所述PDU优化。
在上述方法中，实施所述多个单独的曝光工艺包括：使用所述模板的第三子集实施第三曝光工艺；使用所述模板的第四子集实施第四曝光工艺，所述第四曝光工艺的曝光剂量与所述第三曝光工艺不同；以及使用所述模板的第五子集实施第五曝光工艺，所述第五曝光工艺的曝光剂量与在所述第三曝光工艺和所述第四曝光工艺中使用的曝光剂量不同。
根据本发明的又一方面，还提供了一种集成电路(IC)方法，包括：接收IC设计布局的多个模板的具有第一范围R的图案密度(PD)；确定PD目标和第二范围Rt，其中，所述第二范围Rt小于所述第一范围R；根据所述PD目标和所述第二范围Rt，识别具有高于所述PD目标的PD的高PD离群值模板和具有低于所述PD目标的PD的低PD离群值模板；将所述高PD离群值模板分离为模板的子集，其中，所述模板的每个子集的PD均满足PD目标或在第二范围Rt内；对模板的第二子集实施PD均匀性(PDU)优化；以及对模板的第一子集实施第一曝光工艺，并且对所述模板的第二子集实施第二曝光工艺，所述第二曝光工艺使用与所述第一曝光工艺不同的曝光剂量。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的集成电路(IC)方法的实施例的流程图。
图2是根据一些实施例构建的半导体衬底的示意图。
图3是根据一些实施例构建的图2的半导体衬底的部分的示意图。
图4示出了根据一些实施例构建的集成电路(IC)设计布局。
图5示出了根据一些实施例构建的图案密度。
图6至图11示出了根据一些实施例构建的IC设计布局的模板的图案。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1是在一个或多个实施例中根据本发明的各个方面的用于制造集成电路(IC)的方法100的流程图。参考图2至图11中所示的器件描述方法100。
首先，通过设计者提供IC设计布局。在一个实例中，设计者是设计室。在另一实例中，设计者是与分配为根据IC设计布局制造IC产品的半导体制造商分离的设计团队。在各个实施例中，半导体制造商有能力制造光掩模、半导体晶圆或两者。IC设计布局包括设计为用于IC产品且基于IC产品的规格的各种几何图案。
IC设计布局存在于具有几何图案的信息的一个或多个数据文件中。在一个实例中，如本领域公知的，IC设计布局以GDS或GDS-Ⅱ格式表示。基于将要制造的IC产品的规格，设计者采用适当的设计程序以生成IC设计布局。设计程序可以包括逻辑设计、物理设计、以及布局和路由。作为实例，IC设计布局的部分包括将要形成在半导体衬底(诸如硅晶圆)上或设置在半导体衬底上方的各个材料层上的各个IC部件(也称为主部件)，诸如有源区、栅电极、源极和漏极、金属线、接触件/通孔、以及用于接合焊盘的开口。IC设计布局可以包括额外的部件，诸如用于成像效应、处理增强和/或掩模识别信息的那些部件。
图2示出了根据一些实施例构建的半导体衬底120的示意图。在本实施例中，半导体衬底120是半导体晶圆，诸如硅晶圆。在其他实施例中，半导体衬底120可以可选地或额外地包括其他半导体材料，诸如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化铟(InAs)、或磷化铟(InP)，或诸如碳化硅锗、磷砷化镓或磷化铟镓的合适的合金半导体。半导体衬底120可以包括各个掺杂区域、介电部件和多层互连件。在一个实施例中，半导体衬底120包括用于各个微电子组件的各个掺杂部件，诸如互补金属氧化物半导体场效应晶体管(CMOSFET)、成像传感器、存储单元和/或电容元件。在另一实施例中，半导体衬底120包括分别配置为连接和隔离各个微电子组件的导电材料部件和介电材料部件。在另一实施例中，半导体衬底120包括形成在其上的一个或多个材料层(诸如介电材料层)。
半导体衬底120还包括由如图2所示的单个区域122表示的各个电路区域，但是在衬底上可以存在更多的区域。在通过划线彼此分隔开的每个电路区域122中将要形成一个或多个IC。在一个实施例中，在电路区域122的每个中将要形成用于单个IC芯片的IC设计布局。为了进一步示出的目的，并且不旨在限制，以下描述将一个芯片区域称为IC芯片122。
参照图3，每个IC芯片122被分成多个区域(也称为模板)124以用于随后的操作。在本实施例中，每个模板124均具有相等的面积。在整个芯片中的模板124的数目是“N”。模板124分别称为1、2、3、…、i、…和N。在本实例中，在半导体衬底120中，每个模板124包括矩形或方形区域。数目N可以通过模板尺寸确定，其与电子束模型范围(以μ，计的电子扩散或卷积核范围)紧密相关。数目N也可以根据诸如计算效率的一个或多个因素来确定。当数目N较大时，以下工艺中的操作可以耗费较长的时间来完成。当数目N较小时，以下工艺中的操作可以耗费较少的时间来完成，但是可能导致降低的优化效率。因此，根据一个或多个因素(诸如工程师经验和/或先前处理的数据(诸如从方法100的执行中收集的历史数据))适当地选择数目N。
参照图4，将要形成在芯片上的IC设计布局限定在各个模板124中。每个模板124均包括IC设计布局的部分。取决于单独的集成电路和相应的IC设计布局，限定在不同的模板中的IC设计布局可以彼此不同。
IC设计布局包括设计和配置为形成集成电路的部分的主部件132。主部件是限定IC部件(诸如将要形成在半导体衬底120上的接触件/导通孔)的几何图案。间距隔离尺寸(简单地称为隔离距离)“d”是限定围绕主部件132的禁区136的参数，部件(除了伪部件)不应插入在禁区136中。模板124中的IC图案包括多个主部件132以及因此围绕相应的主部件132的多个禁区136。通过排除主部件132和禁区136，半导体衬底中的剩余区域限定为用于伪插入的间隔块(spaceblock)138。IC图案包括主部件132、禁区136和间隔块138。
再次参照图1，方法100始于步骤102，提供每个模板124的主图案密度(PD)210。方法100然后进行至步骤104，选择用于模板124的具有PD目标范围Rt的PD目标310，以及根据PD目标310和PD目标范围Rt识别PD离群值模板124离群值。
在一个实施例中，首先实施PD分析。例如，生成PD直方图(如图5所示)以及然后计算PD的范围R，范围R从最低的PD210(称为PD210L)至最高的PD210(称为PD210H)。在本实施例中，PD目标310选择为小于通过电子束模糊预算限定的最大PD，称为PD模糊。在一个实施例中，PD目标310确定为小于PD模糊并且等于PD210，PD目标310位于范围R的一半处。然后将PD目标范围Rt选择为大体上小于范围R。在一个实施例中，PD目标范围Rt选择为PD目标310的+10％/－10％。
在选择PD目标310和PD目标范围Rt之后，具有落于PD目标范围Rt外的PD的模板124限定为PD离群值模板124离群值。当模板124的PD低于PD目标310时，模板124被称为低PD离群值模板124离群值，现用参考标号320L标记。类似地，当模板124的PD高于PD目标310时，模板被称为高PD离群值模板124离群值，现用参考标号320H标记。
再次参照图1，方法100进行至步骤106，对相应的PD离群值模板124离群值实施PD离群值处理。方法100从步骤106开始具有三个路径，分别通过后缀“A”、“B”和“C”识别。路径A和路径B提供用于高PD离群值模板320H的两个不同的PD离群值处理，而路径C提供用于低PD离群值模板320L的PD离群值处理C。以下单独地讨论每个路径。
参照图1和图6，在路径A中，方法100进行至步骤106A，对高PD离群值模板320H实施PD离群值处理A。在一个实施例中，高PD离群值模板320H包括第一区域321和第二区域322。第一区域321和第二区域322具有相当不同的图案临界尺寸(CD)。例如，第一区域321具有相当大的图案CD，诸如600nm，而第二区域322具有相当小的图案CD，诸如30nm。在PD离群值处理A中，第一区域321分离为模板的第一子集320HA，而第二区域322分离为模板的第二子集320HB。
参照图1和图7，在路径A中继续，方法100进行至步骤108A，对模板的第二子集320HB实施图案密度均匀性(PDU)优化并且在这个步骤中对模板的第一子集320HA不进行进一步地处理。在以上列举的应用(通过参考已经结合)中描述PDU优化。例如，在PDU优化中，生成子分辨率伪部件410并且子分辨率伪部件410插入在模板的第二子集320HB中以提高其PD，现用参考标号320HC标记，子分辨率伪部件410的尺寸(和节距)、形状和类型选择为使模板的子集320HC的PD满足具有PD目标范围Rt的PD目标310。
再次参照图1，方法100进行至步骤110A，使用模板的第一子集320HA对半导体衬底120实施第一曝光工艺，以及使用模板的第二子集320HC对半导体衬底120实施第二曝光工艺，第二曝光工艺使用的曝光剂量与在第一曝光工艺中使用的曝光剂量不同。
参照图1和图8，在路径B中，方法100进行至步骤106B，对高PD离群值模板320H实施PD离群值处理B。在一个实施例中，高PD离群值模板320H包括第三区域323和第四区域324。第三区域323和第四区域324具有相当小的图案CD。例如，第三区域323的图案CD为约50nm，并且第四区域324的图案CD为约30nm。同样地，高PD离群值模板320H的高PD主要由第三区域323的PD贡献。在PD离群值处理B中，高PD离群值模板320H分离为模板的多个子集，并且模板的每个子集携带高PD离群值模板320H的PD的部分。模板的子集的每个PD满足PD目标310或在PD目标范围Rt内。
在一个实施例中，高PD离群值模板320H分离为模板的两个子集：模板的第三子集320HD和模板的第四子集320HE。模板的第三子集320HD携带第三区域323的PD的X1％(称为323A)以及第四区域324的PD的100％。模板的第四子集320HE携带第三区域323的PD的X2％(称为323B)。第三区域323的PD的X1％和X2％的总和等于第三区域323的PD的100％。模板的第三子集320HD和模板的第四子集320HE的PD中的每个均满足PD目标310或在PD目标范围Rt内。
在另一实施例中，可选地，如图9所示，高PD离群值模板320H分离为模板的三个子集：分别为模板的第五、第六和第七子集320HF、320HG和320HH。模板的第五子集320HF携带第三区域323的PD的X3％(称为323C)，而模板的第六子集320HG携带第三区域323的PD的X4％(称为323D)。第三区域323的PD的X3％和X4％的总和等于第三区域323的PD的100％。同时，第三区域323的PD的X3％和X4％中的每个均满足PD目标310，或在PD目标范围Rt内。模板的第七子集320HH携带第四区域324的100％。
参照图1和图10，方法100进行至步骤108B，对模板的第七子集320HH实施PDU优化并且在这个步骤中保留模板的第五和第六子集320HF和320HG(以及模板的第三和第四子集320HD和320HE)不进行进一步地处理。在以上列举的应用(通过参考已经结合)中描述PDU优化。例如，在PDU优化中，生成子分辨率伪部件420并且子分辨率伪部件420插入在模板的第七子集320HH中以提高其PD，现用参考标号320HI标记。子分辨率伪部件420的尺寸(和节距)、形状和类型选择为使模板的第七子集320HI的PD满足具有PD目标范围Rt的PD目标310。
再次参照图1，方法100进行至步骤110B，通过使用模板的子集中的每个对半导体衬底120实施单独的曝光工艺。在一个实施例中，使用模板的第三子集320HD对半导体衬底120实施第一曝光工艺以及使用模板的第四子集320HE对半导体衬底120实施第二曝光工艺，第二曝光工艺使用与第一曝光工艺不同的曝光剂量。在另一实施例中，通过使用模板的第五子集320HF对半导体衬底120实施第三曝光工艺，然后通过使用模板的第六子集320HG对半导体衬底120实施第四曝光工艺以及通过使用模板的第七子集320HI对半导体衬底120实施第五曝光工艺。第三、第四和第五曝光工艺的每个曝光剂量均彼此不同。
参照图1和图11，在路径C中，方法100进行至步骤106C，对低PD离群值模板320L是实施PD离群值处理C。低PD离群值模板320L可以包括具有主图案的第五区域325以及不具有主图案的背景区域326。对低PD离群值模板320L实施PDU优化。在以上列举的应用(通过参考已经结合)中描述PDU优化。例如，在PDU优化中，生成子分辨率伪部件430并且子分辨率伪部件430插入在背景区域326中以提高低PD离群值模板320L的PD，称为改进的模板320LA。子分辨率伪部件430的尺寸(和节距)、形状和类型选择为使改进的模板320LA的PD满足具有PD目标范围的PD目标310。
再次参照图1，方法100进行至步骤108C，使用改进的模板320LA对半导体衬底120实施曝光工艺。
在方法100之前、期间和之后可以提供额外的步骤，并且对于方法100的额外的实施例，可以重复、替代、消除或移动所描述的一些步骤。例如，可以重复从104至108A、108B和106C的步骤以使模板124的PD满足具有新的PD目标范围的新的PD目标。
基于上述，本发明提供了一种用于制造半导体器件的方法。方法采用识别PD离群值模板、将PD离群值模板分离为子集模板以及对子集模板实施PD离群值处理以消除PD离群值模板并且改进PD均匀性。方法也采用使用相应的模板的子集实施单独的曝光工艺。方法显示减小电子束光刻中的空间电荷效应，改进图案密度的均匀性，改进工艺窗口和生产量。
因此，本发明提供了集成电路(IC)方法的一个实施例。IC方法包括：接收IC设计布局的多个模板的具有第一PD范围R的图案密度(PD)；从多个模板中识别高PD离群值模板和低PD离群值模板；将高PD离群值模板分离为模板的多个子集，其中模板的每个子集携带高PD离群值模板的部分；对低PD离群值模板实施PD均匀性(PDU)优化；以及使用相应的模板的子集实施多个单独的曝光工艺。
本发明提供了IC方法的另一实施例。方法包括：接收IC设计布局的多个模板的具有第一范围R的图案密度(PD)；确定PD目标和第二范围Rt，其中第二范围Rt小于第一范围R，其中，PD目标选择为小于由电子束模糊预算限定的最大PD；根据PD目标和第二范围Rt，从多个模板中识别高PD离群值模板和低PD离群值模板；将高PD离群值模板分离为模板的多个子集。模板的每个子集携带高PD离群值模板的PD的部分，并且每个子集的PD的总和等于PD离群值模板的PD的100％。方法也包括将子分辨率伪部件插入在低PD离群值模板中，以及使用相应的模板的子集实施多个单独的曝光工艺。
本发明也提供了IC方法的另一实施例。方法包括接收IC设计布局的多个模板的具有第一范围R的图案密度(PD)，确定PD目标和第二范围Rt。第二范围Rt小于第一范围R。方法也包括根据PD目标和第二范围Rt识别具有高于PD目标的PD的高PD离群值模板以及具有低于PD目标的PD的低PD离群值模板。方法也包括将高PD离群值模板分离为模板的子集，其中，每个模板的子集的PD均满足PD目标或在第二范围Rt内。方法也包括对模板的第二子集实施PD均匀性(PDU)优化，以及对模板的第一子集实施第一曝光工艺，以及对模板的第二子集实施第二曝光工艺，第二曝光工艺使用与第一曝光工艺不同的曝光剂量。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)方法，包括：
接收IC设计布局的多个模板的具有第一PD范围R的图案密度(PD)；
从所述多个模板中识别高PD离群值模板和低PD离群值模板；
将所述高PD离群值模板分离为模板的多个子集，其中，所述模板的每个子集携带所述高PD离群值模板的部分；
对所述低PD离群值模板实施PD均匀性(PDU)优化；以及
使用相应的所述模板的子集实施多个单独的曝光工艺。
2.根据权利要求1所述的方法，其中，所述高PD离群值模板和所述低PD离群值模板通过以下步骤识别：
确定具有第二范围Rt的PD目标，其中，所述第二范围Rt小于所述第一范围R；以及
根据所述PD目标和所述第二范围Rt，限定所述高PD离群值模板和所述低PD离群值模板，其中，所述高PD离群值模板的PD高于所述PD目标并且也在所述第二范围Rt外，并且所述低PD离群值模板的PD低于所述PD目标并且也在所述第二范围Rt外。
3.根据权利要求2述的方法，其中，所述PD目标选择为小于由电子束模糊预算限定的最大PD。
4.根据权利要求2述的方法，其中，所述高PD离群值模板包括第一区域和第二区域，其中，所述第一区域具有高PD和大图案临界尺寸(CD)，其中，所述第二区域具有低PD和小CD。
5.根据权利要求4述的方法，其中，所述第一区域分离为模板的第一子集，并且所述第二区域分离为模板的第二子集。
6.根据权利要求4述的方法，其中，通过将子分辨率伪部件插入至模板的第二子集来实施所述PDU优化。
7.根据权利要求5所述的方法，其中，实施所述多个单独的曝光工艺包括：
使用所述模板的第一子集对半导体衬底实施第一曝光工艺；以及
在所述PDU优化之后使用所述模板的第二子集对所述半导体衬底实施第二曝光工艺，所述第二曝光工艺具有与所述第一曝光工艺不同的曝光剂量。
8.根据权利要求2所述的方法，其中，所述高PD离群值模板包括第三区域和第四区域，其中，所述第三区域具有高PD，并且所述第四区域具有低PD和小CD。
9.一种集成电路(IC)方法，包括：
接收IC设计布局的多个模板的具有第一范围R的图案密度(PD)；
确定PD目标和第二范围Rt，其中，所述第二范围Rt小于所述第一范围R，其中，所述PD目标选择为小于由电子束模糊预算限定的最大PD；
根据所述PD目标和所述第二范围Rt，从所述多个模板中识别高PD离群值模板和低PD离群值模板；
将所述高PD离群值模板分离为模板的多个子集，其中，所述模板的每个子集携带所述高PD离群值模板的PD的部分，其中，每个子集的PD的总和等于PD离群值模板的PD的100％；
将子分辨率伪部件插入在所述低PD离群值模板中；以及
使用相应的所述模板的子集实施多个单独的曝光工艺。
10.一种集成电路(IC)方法，包括：
接收IC设计布局的多个模板的具有第一范围R的图案密度(PD)；
确定PD目标和第二范围Rt，其中，所述第二范围Rt小于所述第一范围R；
根据所述PD目标和所述第二范围Rt，识别具有高于所述PD目标的PD的高PD离群值模板和具有低于所述PD目标的PD的低PD离群值模板；
将所述高PD离群值模板分离为模板的子集，其中，所述模板的每个子集的PD均满足PD目标或在第二范围Rt内；
对模板的第二子集实施PD均匀性(PDU)优化；以及
对模板的第一子集实施第一曝光工艺，并且对所述模板的第二子集实施第二曝光工艺，所述第二曝光工艺使用与所述第一曝光工艺不同的曝光剂量。
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