KR20190030548A - 반도체 제조를 위한 하이브리드 더블 패터닝 방법 - Google Patents
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Abstract
제1 및 제2의 상이한 리소그래피 기법들로 집적 회로(IC)를 제조하는 방법은, IC 패턴들을 갖는 IC의 레이아웃을 제공하는 단계; 및 레이아웃으로부터 그래프를 도출하는 단계를 포함한다. 그래프는 꼭짓점들 및 꼭짓점들의 일부를 연결하는 에지들을 갖는다. 꼭짓점들은 IC 패턴들을 나타낸다. 에지들은 적어도 2개의 타입들로 분류되고, 제1 타입의 에지들은 제1 리소그래피 기법 및 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결하고, 제2 타입의 에지들은 제1 리소그래피 기법을 사용하여 동일한 프로세스에서 패터닝될 또는 제1 리소그래피 기법 및 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결한다. 방법은, 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계를 더 포함하고, 제1 서브세트 및 제2 서브세트에 대응하는 IC 패턴들은 각각 제1 리소그래피 기법 및 제2 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝된다.
Description
반도체 집적 회로(IC, integrated circuit) 산업은 급성장을 경험해 왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다. 이러한 스케일링 다운은 또한 IC를 프로세싱하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 제조에 있어서 마찬가지의 개발이 필요하다.
예를 들어, 기하학적 사이즈가 축소됨에 따라, 통상적인 포토리소그래피 프로세스들이 이러한 작은 사이즈를 갖는 반도체 피처들을 형성하는 것이 일반적으로 어려워진다. 이 문제에 대한 한가지 접근법은 더블 패터닝(DP, double patterning) 방법을 사용한다. 통상적인 DP 방법은 IC 레이아웃을 2개의 서브세트들로 분해하고, 각각의 서브세트에 대한 포토마스크를 제조한다. 웨이퍼는 2개의 리소그래피 프로세스들에서 2개의 포토마스크로 패터닝된다. 2개의 리소그래피 프로세스들의 이미지들은 서로 오버레이되어, 집합적으로 웨이퍼 상에 더욱 조밀한 이미지를 생성한다. 전통적인 DP 방법들에서, 2개의 리소그래피 프로세스들은 동일한 해상도를 가지며, 몇몇 경우에 DP 방법들에 의해 생성될 수 있는 최소 임계 치수(CD, critical dimension)를 제한한다. 이 분야의 개선이 요구된다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시물의 양상들로부터 이익을 얻을 수 있는 집적 회로(IC) 제조 시스템 및 관련 IC 제조 플로우의 실시예의 간략화된 블록도이다.
도 2a, 도 2b, 도 2c 및 도 2d는 본 개시물의 다양한 양상들에 따른 IC를 제조하기 위한 방법의 흐름도를 예시한다.
도 3a는 본 개시물의 양상들에 따른 예시적인 IC 레이아웃을 예시한다.
도 3b는 실시예에 따른, 도 3a의 IC 레이아웃을 나타내는 그래프를 예시한다.
도 3c는 본 개시물의 양상들에 따른, 그래프의 에지들을 분류하는 동작을 예시한다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 도 4g, 도 4h, 도 4i, 도 4j, 도 4k, 도 4l, 도 4m, 도 4n, 도 4o 및 도 4p는 몇몇 실시예들에 따라, 도 2a 내지 도 2d의 방법의 일부 동작들을 그래픽적으로 예시한다.
도 5는 몇몇 실시예에 따라, 도 2a 내지 도 2d의 방법의 동작들을 수행하기 위한 컴퓨터화된 IC 툴의 블록도를 예시한다.
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도 3a는 본 개시물의 양상들에 따른 예시적인 IC 레이아웃을 예시한다.
도 3b는 실시예에 따른, 도 3a의 IC 레이아웃을 나타내는 그래프를 예시한다.
도 3c는 본 개시물의 양상들에 따른, 그래프의 에지들을 분류하는 동작을 예시한다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 도 4g, 도 4h, 도 4i, 도 4j, 도 4k, 도 4l, 도 4m, 도 4n, 도 4o 및 도 4p는 몇몇 실시예들에 따라, 도 2a 내지 도 2d의 방법의 일부 동작들을 그래픽적으로 예시한다.
도 5는 몇몇 실시예에 따라, 도 2a 내지 도 2d의 방법의 동작들을 수행하기 위한 컴퓨터화된 IC 툴의 블록도를 예시한다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에서의 본 개시내용은 일반적으로 IC 설계 및 제조에 관련된다. 특히, 본 개시물은 IC 제조를 위해 하이브리드 더블 패터닝(DP) 방법들을 사용하는 것에 관한 것이다. 하이브리드 더블 패터닝에서, IC 레이아웃은 2개의 서브세트들로 분해되고, 2개의 서브세트들 각각은 데이터 파일 내의 포토마스크 층(또는 마스킹 층)에 나타난다. 데이터 파일은 그 후 포토마스크를 제작하는데 사용되거나, 마스크없는(maskless) 리소그래피를 위한 직접 기록 데이터 패턴으로 변환된다. 2개의 서브세트들에 대응하는 2개의 포토마스크들(또는 하나의 포토마스크 및 하나의 직접 기록 데이터 패턴)은 그 후 웨이퍼를 집합적으로 패터닝하기 위한 2개의 상이한 리소그래피 기법들에서 사용된다. 본 명세서에서 사용된 바와 같이, 포토마스크(또는 마스크 또는 레티클)는 심자외선(DUV, deep ultraviolet) 리소그래피를 위한 패터닝된 크롬 층을 갖는 용융 석영 기판을 갖는 플레이트와 같은, 포토리소그래피(또는 리소그래피)에 사용되는 장치이며, 포토마스크 층은 포토마스크 제조에 사용되는 데이터 파일(예컨대, GDS 파일)이다.
동일한 웨이퍼 층을 패터닝하기 위해 2개의 상이한 리소그래피 기법들에서 2개의 포토마스크들을 사용하는 것은, 태스크를 달성하기 위해 동일한 리소그래피 기법을 사용하는 종래의 더블 패터닝으로부터 하이브리드 더블 패터닝을 구분한다. 예를 들어, 하이브리드 더블 패터닝은 패턴의 제1 서브세트를 생성하기 위해 극단적 극자외선(EUV, extreme ultravoilet) 리소그래피를 사용하고, 패턴의 제2 서브세트를 생성하기 위해 193nm 이머전 리소그래피(immersion lithography)를 사용할 수 있다. 다양한 실시예들에서, 하이브리드 더블 패터닝에서의 2개의 리소그래피 기법들은 다음 중 임의의 2개일 수 있다: EUV 리소그래피; 높은 개구 수(high-NA) EUV 리소그래피; 436nm, 405nm 또는 365nm의 파장을 사용하는 자외선 리소그래피; 248 nm, 193 nm 또는 157 nm의 파장을 사용하는 DUV 리소그래피; 이머전 리소그래피; 전자 빔; 및 다른 이용가능한 리소그래피 기법들. 전자빔 리소그래피(마스크 없는 리소그래피)의 경우, "포토마스크"는 물리적 장치보다는 직접 기록 데이터 패턴의 형태이다.
논의의 편의를 위해, 2개의 리소그래피 기법들 중에서, 보다 높은 해상도를 갖는 것은 L1 리소그래피 또는 단순히 "L1"로 지칭되고, 다른 것은 L2 리소그래피 또는 단순히 "L2"로 지칭된다. 또한, 더 높은(더 낮은) 해상도를 갖는 것은 더 작은(더 큰) 해상도를 갖는 것을 의미하는 것으로 통상적으로 이해된다. 다시 말해, L1은 L2보다 작은 피처 사이즈들을 생성(또는 리졸브(resolve))할 수 있다. 예를 들어, L1은 13.5 nm의 해상도를 가질 수 있으며, L2는 45 nm의 해상도를 가질 수 있다.
하이브리드 더블 패터닝 리소그래피는 전통적인 더블 패터닝 리소그래피에 비해 몇 가지 이점을 제공한다. L1이 전통적인 더블 패터닝 리소그래피의 리소그래피 기법들보다 더 높은 해상도를 갖는 일 예에서, 하이브리드 더블 패터닝의 전체 해상도는 종래의 더블 패터닝 리소그래피보다 더 높을(더 좋을) 수 있다. L2가 전통적인 더블 패터닝 리소그래피의 리소그래피 기법들보다 더 낮은 해상도를 갖지만 비용은 더 낮은 다른 예에서, 하이브리드 더블 패터닝의 전체 비용은 전통적인 더블 패터닝 리소그래피보다 더 낮을(더 좋을) 수 있다.
그러나, 하이브리드 더블 패터닝 리소그래피와 연관된 도전과제들이 또한 존재한다. 하나의 도전과제는, IC 레이아웃을 2개의 상이한 리소그래피 기법들에 적합한 2개의 서브세트들로 분해하는 것이 어렵다는 것인데, 이는 이것이 더 이상 단순한 2-색성(colorability) 문제가 아니기 때문이다. 다음의 논의에서, 본 개시물은 이러한 도전과제를 효율적으로 충족시키기 위한 몇가지 혁신적인 2-컬러링 방법들을 제공한다. 제공된 방법들은 설계 엔지니어들 및/또는 레이아웃 엔지니어들에 의해 설계 스테이지에서 수행될 수 있다. 대안적으로 또는 부가적으로, 이들은 설계 스테이지 이후의 추후 스테이지에서, 예를 들어, 제조 스테이지의 파운드리(foundry)에 의해 수행될 수 있다.
도 1은 제공된 주제의 다양한 양상들로부터 이익을 얻을 수 있는, 집적 회로(IC) 제조 시스템(100) 및 그와 연관된 IC 제조 플로우의 실시예의 간략화된 블록도이다. IC 제조 시스템(100)은 IC 디바이스(160) 제조와 관련된 서비스 및/또는 설계, 개발, 및 제조 사이클들에서 서로 상호작용하는 설계 하우스(120), 마스크 하우스(130) 및 IC 제조업체(150)(즉, 팹(fab))와 같은 복수의 엔티티들을 포함한다. 복수의 엔티티들은 단일 네트워크 또는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들일 수 있는 통신 네트워크에 의해 연결되며, 유선 및/또는 무선 통신 채널들을 포함할 수 있다. 각각의 엔티티는 다른 엔티티들과 상호작용할 수 있으며, 다른 엔티티들에 서비스를 제공하고 그리고/또는 다른 엔티티들로부터 서비스를 받을 수 있다. 설계 하우스(120), 마스크 하우스(130), 및 IC 제조업체(150) 중 하나 이상은 개별 회사들에 의해 또는 단일 회사에 의해 소유될 수 있고, 심지어 공통 설비에 공존할 수도 있고, 공통 자원을 사용할 수도 있다.
설계 하우스(또는 설계 팀)(120)는 IC 설계 레이아웃(또는 IC 레이아웃)(122)을 발생시킨다. IC 설계 레이아웃(122)은 IC 디바이스(160)를 위해 설계된 다양한 기하학적 패턴들(예를 들어, 다각형들)을 포함한다. 기하학적 패턴들은 IC 디바이스(160)를 구성하는 하나 이상의 반도체 층들에서의 IC 피처들에 대응한다. 예시적인 IC 피처들은 활성 영역들, 게이트 전극들, 소스 및 드레인 피처들, 절연 피처들, 금속 라인들, 콘택 플러그들, 비아들 등을 포함한다. 설계 하우스(120)는 IC 설계 레이아웃(122)을 형성하기 위한 적절한 설계 프로시저들을 구현한다. 설계 프로시저들은 논리 설계, 물리적 설계, 배치 및 배선(place and route), 및/또는 다양한 설계 체크 동작들을 포함할 수 있다. IC 설계 레이아웃(122)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일들로 제시된다. 예를 들면, IC 설계 레이아웃(122)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(130)는 IC 설계 레이아웃(122)에 따라 IC 디바이스(160)의 다양한 층들을 제작하기 위해 사용될 마스크들의 세트를 제조하기 위해 IC 설계 레이아웃(122)을 사용한다. 마스크 하우스(130)는 데이터 준비(132) 및 마스크 제조(144)를 수행한다. 데이터 준비(132)는 IC 설계 레이아웃(122)을 마스크 기록기(writer)에 의해 물리적으로 기록될 수 있는 형태로 번역한다. 마스크 제조(144)는 마스크들의 세트(포토마스크 또는 레티클)를 제작한다.
본 실시예에서, 데이터 준비(132)는 IC 설계 레이아웃(122)을 팹(150)에 의해 채용된 2개의 상이한 리소그래피 기법들(L1 및 L2)에 적합한 2개의 서브세트들로 분해하도록 구성되는하이브리드 더블 패터닝 분해(134)를 포함한다. 데이터 준비(132), 특히 하이브리드 더블 패터닝 분해(134)는 IC 설계 레이아웃(122)을 수정(또는 조정)하여 팹(150)의 제조 프로세스들에 순응하게 하는데 사용될 수 있는 설계 하우스(120)에 대한 피드백을 생성할 수 있다. 상기 논의된 바와 같이, 하이브리드 더블 패터닝 분해(134)는 몇몇 실시예들에서 마스크 하우스(130) 대신에 설계 하우스(120)에 의해 구현될 수 있다. 데이터 준비(132)는 광학 근접 보정(OPC, optical proximity correction), 축외 조명(off-axis illumination), 서브-해상도 지원 피처들, 다른 적절한 기법들, 또는 이들의 조합들과 같은 다른 제조 플로우들을 더 포함할 수 있다. 하이브리드 더블 패터닝 분해(134)의 세부사항들은 본 개시물의 이후 섹션에서 논의될 것이다.
데이터 준비(132)가 마스크 층들에 대한 데이터를 준비한 이후, 마스크 제조(144)는 하이브리드 더블 패터닝을 위한 2개의 마스크들을 포함하는 마스크들의 그룹을 제작한다. 예를 들어, IC 설계 레이아웃(122)으로부터 도출된 데이터 파일들에 기반하여, 마스크 상에 패턴을 형성하기 위해 전자 빔(e-beam) 또는 다수의 전자 빔의 메커니즘이 사용된다. 마스크는 바이너리 마스크(binary mask)들, 위상 시프팅 마스크들, 및 EUV 마스크들과 같은 다양한 기술들로 형성될 수 있다. 예를 들어, 바이너리 마스크는 기판 상에 코팅된 투명 기판(예를 들어, 용융 석영) 및 불투명 재료(예를 들어, 크롬)를 포함한다. 불투명한 재료는 마스크 데이터에 따라 패터닝되어, 바이너리 마스크 상에 불투명 영역들 및 투명 영역들을 형성한다. 자외선(UV) 빔과 같은 복사선 빔은 불투명 영역들에 의해 차단되고, 투명 영역들을 통해 투과되어, 마스크의 이미지를 웨이퍼(152) 상에 코팅된 민감성 재료 층(예를 들어, 포토레지스트)에 전사시킨다. 다른 예로서, EUV 마스크는 저 열팽창 기판, 기판 위의 반사성 다층(ML, multilayer) 및 ML 위의 흡수 층을 포함한다. 흡수 층은 마스크 데이터에 따라 패터닝된다. EUV 빔은 패터닝된 흡수 층에 의해 흡수되거나 또는 ML에 의해 반사되어, 마스크의 이미지를 웨이퍼(152) 상에 코팅된 민감성 재료 층(예를 들어, 포토레지스트)에 전사시킨다. 몇몇 실시예들에서, 팹(150)은 또한 전자 빔 리소그래피(e-beam lithography)와 같은 일종의 마스크 없는 리소그래피(maskless lithography)를 채용할 수 있다. 예를 들어, L1 및 L2 중 하나는 전자빔 리소그래피일 수 있다. 그러한 경우에, 데이터 준비(132)는 마스크 없는 리소그래피를 위한 직접 기록 데이터 파일을 준비할 수 있고, 마스크 제조(144)는 마스크 없는 리소그래피에 의해 생성되는 그러한 특정 층들에 대한 포토마스크를 만들지 않는다.
반도체 파운드리와 같은 IC 제조업체(팹)(150)는 예를 들어, 리소그래피 프로세스들을 사용하여 IC 디바이스(160)를 제작하기 위해 마스크들을 사용한다. 팹(150)은 FEOL(front-end-of-line) 제조 설비 및/또는 BEOL(back-end-of-line) 제조 설비를 포함할 수 있다. 특히, 팹(150)은 반도체 웨이퍼(152) 상에 하이브리드 더블 패터닝을 달성하기 위해 2개의 상이한 리소그래피 기법들을 구현한다. 예를 들어, 하나의 리소그래피 기법은 EUV이고 다른 리소그래피 기법은 193nm 이머전 리소그래피이거나, 또는 하나의 리소그래피 기법은 193nm 이머전 리소그래피이고 다른 리소그래피 기법은 전통적인(또는 건식) 193nm 리소그래피이다. 2개의 리소그래피 기법들은 임의의 순서로 수행될 수 있다. 제1 리소그래피 기법은 웨이퍼(152) 상에 제1 패턴을 생성하는데 사용되고, 제2 리소그래피 기법은 웨이퍼(152) 상에 제2 패턴을 생성하는데 사용된다. 제1 및 제2 패턴은 집합적으로 (추가 또는 삭감에 의해) 웨이퍼(152) 상에 패턴을 형성한다. 패턴은 다양한 프로세스들에서 사용될 수 있다. 예를 들어, 패턴은 웨이퍼(152) 내에 다양한 도핑된 영역들을 형성하기 위한 이온 주입 프로세스에서, 또는 웨이퍼(152) 내에 다양한 에칭 영역들을 형성하기 위한 에칭 프로세스에서 사용될 수 있다.
웨이퍼(152)는 실리콘 기판, 또는 상부에 재료 층이 형성된 다른 적절한 기판을 포함한다. 다른 적절한 기판 재료들은 다이아몬드 또는 게르마늄과 같은 또 다른 적합한 일원소 반도체; 실리콘 탄화물, 인듐 비화물 또는 인듐 인화물과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적합한 합금 반도체를 포함한다. 웨이퍼(152)는 (후속 제조 단계들에서 형성되는) 다양한 도핑된 영역들, 유전체 피처들, 및 다중 레벨 상호연결부들을 더 포함할 수 있다.
도 2a 내지 도 2d는 본 개시물의 다양한 양상들에 따라 구성된 방법(200)의 흐름도를 예시한다. 방법(200)의 실시예들은 하이브리드 더블 패터닝 분해(134)에 의해 구현될 수 있다. 방법(200)은 예시이며, 청구 범위에 명시적으로 기재된 것 이상으로 본 개시내용을 한정하고자 하는 것은 아니다. 추가 동작들은 방법(200) 이전에, 그 동안에, 그리고 그 후에 제공될 수 있으며, 설명된 몇몇 동작들은 방법의 추가 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 방법(200)은 방법(200)의 몇몇 원리를 그래픽적으로 예시하는 도 3a 내지 도 4p와 관련하여 아래에서 설명된다. 다음 논의에서, 하이브리드 더블 패터닝 리소그래피는 제1 리소그래피 기법(L1) 및 제2 리소그래피 기법(L2)을 사용하고, 여기서 L1은 L2보다 더 높은(더 우수한) 해상도를 갖는다고 가정한다. 즉, L1에 의해 달성될 수 있는 가장 미세한 또는 가장 작은 해상도(최소 간격)는 L2에 의해 달성될 수 있는 것 미만이다. 웨이퍼 제작 동안, L1은 하이브리드 더블 패터닝 리소그래피에서 L2 이전에 또는 이후에 수행될 수 있다.
도 2a를 참조하면, 동작(202)에서, 방법(200)에는 IC의 레이아웃이 제공된다. 도 3a를 참조하면, 예시적인 레이아웃(300)은 기하학적 패턴들(이 실시예에서는 다각형들)(P1, P2, P3 및 P4)을 포함한다. 패턴들 각각은 활성 영역, 게이트 전극, 소스 또는 드레인 피처, 격리 피처, 금속 라인, 콘택 플러그, 비아, 또는 다른 적절한 IC 피처와 같은 IC 피처를 나타낸다. 패턴들은 서로 이격되어 있다. 특히, 패턴들(P1 및 P2)은 거리(또는 간격)(S12)만큼 이격되고, 패턴들(P2 및 P3)은 거리(S23)만큼 이격되고, 패턴들(P2 및 P4)은 거리(S24)만큼 이격되고, 패턴들(P3 및 P4)은 거리(S34)만큼 이격된다. 또한, 이 실시예에서, 거리들(S12 및 S24)은 미리 결정된 거리(X)보다 작은 한편, 거리들(S23 및 S34)은 미리 결정된 거리(X) 이상이다. X는 하이브리드 더블 패터닝 리소그래피에서 리소그래피 기법(L2)에 의해 달성될 수 있는 가장 미세한 또는 가장 작은 해상도(최소 간격)를 나타낸다. 다시 말해, X는 이들 인접한 IC 피처들을 단락시키지 않고, L2에 의해 형성될 수 있는 인접한 IC 피처들 간의 최소 거리이다.
동작(204)에서, 방법(200)(도 2a)은 IC 설계 레이아웃을 나타내는 그래프를 도출한다. 예시적인 IC 설계 레이아웃(300)을 계속하면, 도 3b에 도시된 바와 같이 그래프(350)가 도출된다. 그래프(350)는 에지들에 의해 연결된 꼭짓점들을 포함한다. 꼭짓점들은 패턴들(P1 내지 P4)을 나타낸다. 논의의 편의를 위해, 꼭짓점들은 대응 패턴들과 동일한 영숫자 값들이 라벨붙여진다. 에지들은 X보다 작은 거리들을 나타낸다. 이 실시예에서, 에지(E12)는 거리(S12)를 나타내고, 에지(E24)는 거리(S24)를 나타낸다. 패턴(P3)이 다른 패턴들로부터 충분히 떨어져 있기 때문에, 꼭짓점(P3)은 어떠한 에지로도 연결되지 않는다는 것을 유의해야 한다.
동작(206)에서, 방법(200)(도 2a)은 그래프의 에지들을 L1-에지 또는 L2-에지로 분류한다. 도 3c를 참조하면, 본 실시예에서, 에지에 의해 나타난 간격이 L1의 해상도보다 작은 경우, 에지는 L1-에지이고, 에지에 의해 나타난 간격이 L1의 해상도 이상이고 L2의 해상도보다는 작은 경우, 에지는 L2-에지이다. 상기 논의된 바와 같이, 2개의 패턴들 사이의 간격이 L2의 해상도 이상인 경우, 2개의 패턴들을 나타내는 2개의 꼭지점들을 연결하는 에지가 존재하지 않는다. 더블 패터닝 관점에서, 2개의 꼭짓점들 사이의 에지가 L1-에지인 경우, 2개의 대응 패턴들은 2개의 리소그래피 프로세스들(L1 및 L2)에 의해 개별적으로 패터닝되는데, 이는 L1 및 L2 어느 것도 단독으로 그 사이의 간격을 리졸브할 수 없을 것이기 때문이다. 유사하게, 2개의 꼭짓점들 사이의 에지가 L2-에지인 경우, L1을 단독으로 사용하는 하나의 리소그래피 프로세스에 의해 또는 L1 및 L2를 개별적으로 사용하는 2개의 리소그래피 프로세스들에 의해 2개의 대응 패턴들이 패터닝될 것이다. 동일한 토큰에 의해, 2개의 꼭지점 사이에 에지가 존재하지 않은 경우, L1 또는 L2만을 사용하는 하나의 리소그래피 프로세스에 의해, 또는 L1 및 L2를 개별적으로 사용하는 2개의 리소그래피 프로세스들에 의해, 2개의 대응 패턴들이 패터닝될 수 있다. 상기 원리를 적용하면, 동작(206)은 그래프(350)(도 3b)의 에지들(E12 및 E24)을 분류한다.
IC 레이아웃(300) 및 연관된 그래프(350)는 방법(200)에 의해 프로세싱될 수 있는 간단한 예들이다. 본 개시물의 원리들에 대한 더 나은 이해를 제공하기 위해, 보다 복잡한 그래프(400)가 도 4a에 제시된다. 도 4a를 참조하면, 그래프(400)는 복수의 꼭짓점들(402)을 포함한다. 꼭짓점들(402) 각각은 일반적으로 다각형인 IC 레이아웃 패턴을 나타낸다. 도 4b는 꼭짓점들(402)의 일부를 연결하는 에지들(404)을 도시한다. 도 4b는 또한 에지들(404)이 2개의 타입들로 분류되는 것을 예시한다: 도 3c와 관련하여 논의된 바와 같은, L1-에지(실선) 및 L2-에지(파선). 도 4b에 도시된 바와 같은 그래프(400)는 동작(202)에서 수신된 IC 레이아웃(미도시)에 대해 수행된 동작들(204 및 206)의 결과이다. 방법(200)의 나머지 동작들은 그래프(400)를 예로서 사용하여 논의된다. 그래프(400)는 단지 예일 뿐이며, 본 개시내용을 제한하지 않는다는 것을 유의해야 한다. 방법(200)의 실시예들은 임의의 IC 레이아웃들에 적용될 수 있다.
도 2a를 참조하면, 동작(208)에서, 방법(200)은 L1-에지들에 의해 연결된 홀수개의 꼭짓점들에 의해 형성된 루프가 존재하는지를 체크한다. 이러한 루프는 홀수-루프(odd-loop)로 지칭된다. 도 4c는 하나의 그러한 홀수-루프(406)를 예시한다. 도 4c를 참조하면, 루프(406)는 3개의(홀수 개의) 꼭짓점들을 가지며, 루프(406)의 모든 에지들은 L1-에지들이다. 비교해 보면, 루프가 4개의 꼭짓점들을 갖기 때문에, 다른 루프(408)는 홀수-루프가 아니다. 홀수-루프가 발견되면, 방법(200)은 루프를 깨뜨리도록 IC 레이아웃을 변경하기 위해 동작(210)으로 진행되는데, 이는 하이브리드 더블 패터닝이 홀수-루프에 대응하는 IC 패턴들을 적절하게 리졸브할 수 없기 때문이다. 이는 L1-에지에 의해 연결된 2개의 IC 패턴들이 (L1-에지의 선명도(definition)에 의해) 별도의 L1 및 L2 프로세스들에 의해 패터닝되어야 하기 때문이다. 루프 내에 홀수 개의 꼭짓점들이 있는 것은 루프 내의 일부 인접한 IC 패턴들이 위의 규칙을 위반할 것임을 의미한다. 그러한 경우에, 동작(210)은 대응 레이아웃 패턴들 이동시켜 그러한 위반을 정정할 수 있다. 동작(210)은 마스크 하우스(130)에 의해 또는 설계 하우스(120)(도 1)에 의해 구현될 수 있다. 일단 동작(210)에 의해 IC 레이아웃이 변경되면, 동작(202)으로 돌아가고, 그래프(400)가 임의의 홀수-루프를 포함하지 않을 때까지, 상기 동작들(204, 206 및 208)을 반복한다. 그로부터, 동작(200)은 꼭짓점들을 L1에 대한 서브세트와 L2에 대한 서브세트, 2개의 서브세트들로 분해하는 것으로 진행한다. 분해는, L1에 의해 패터닝되어야 하는 꼭짓점들을 찾는 단계(초기 할당)에 후속하여, L1에 고정으로 할당된 그러한 꼭짓점들로부터 그래프의 나머지로 색상들을 전파시키는 단계를 포함한다. 동작들(212, 214 및 216)(도 2b) 및 동작들(226, 228, 230 및 232)(도 2c)은 리소그래피 프로세스(L1)에 의해 어느 꼭짓점들(대응 IC 패턴들)이 패터닝될 것인지(초기 할당)를 계산하기 위한 2개의 대안적인 실시예들이다. 그 후, 동작들(218, 220 및 222)(도 2d)은 그러한 초기 할당으로부터 색상들을 그래프의 나머지로 전파시킨다.
제1 실시예에서, 방법(200)은 어느 IC 패턴들이 리소그래피 프로세스(L1)에 의해 패터닝될 것인지를 발견하기 위해 동작들(212, 214 및 216)을 수행한다. 도 2b를 참조하면, 동작(212)에서, 방법(200)은 L1-에지에 의해 연결된 모든 꼭짓점들에 대해 2-채색(coloring)(예를 들어, 색상 "X" 및 색상 "Y"를 사용)을 수행한다. 이것은 아래에 논의된 것처럼, 여러 단계들을 수반한다.
도 4d를 참조하면, 동작(212)은 "네트워크들"을 식별한다. 네트워크는 꼭짓점들 및 꼭짓점들을 연결하는 유일한 L1-에지들을 포함한다. 다시 말해, 동작(212)은 네트워크들을 식별할 때 L2-에지들을 무시한다. 또한, IC 레이아웃(122)은 그래프(400)에서 홀수-루프(406)(도 4c)를 깨뜨리도록 변경되었음을 유념해야 한다. 도 4e를 참조하면, 동작(212)은 색상 X 및 색상 Y를 사용하여 각각의 네트워크 내의 꼭짓점들을 채색하며, 여기서 공통 L1-에지에 의해 연결된 2개의 꼭짓점들은 상이한 색상들을 할당받는다.
동작(214)에서, 방법(200)(도 2b)은 X-X 쌍 및 Y-Y 쌍을 모두 갖는 네트워크가 존재하는지 여부를 체크한다. 본 명세서에서 사용되는 바와 같이, "X-X 쌍"은 X로 채색되고 L2-에지에 의해 연결되는 네트워크 내의 2개의 꼭짓점들을 지칭하며, "Y-Y 쌍"은 Y로 채색되고 L2-에지에 의해 연결되는 네트워크 내의 2개의 꼭짓점들을 지칭한다. 도 4f는 꼭짓점들(453 및 454)이 Y-Y 쌍을 형성하고 꼭짓점들(455 및 456)이 X-X 쌍을 형성하는 상기 조건을 만족시키는 하나의 예시적인 네트워크(450)를 도시한다. 동일한 네트워크에서 그러한 X-X 쌍 및 Y-Y 쌍을 갖는 것은 네트워크에 대응하는 IC 레이아웃이 하이브리드 더블 패터닝 리소그래피에 의해 정확하게 패터닝되지 않을 수 있음을 나타낸다. 네트워크(450)를 예로 들면, 꼭짓점들(452)이 L1을 할당받은 경우(즉, 꼭짓점(452)에 대응하는 IC 패턴이 L1 리소그래피에 의해 패터닝되는 경우), 꼭짓점들(453 및 454)은 L2를 할당받아야할 것인데, 이는 그 둘 사이의 간격이 (L2-에지의 선명도에 의해) L2 리소그래피에 의해 적절하게 리졸브될 수 없기 때문에 제조 규칙의 위반이다. 한편, 꼭짓점(452)이 L2를 할당받고 꼭짓점들(453 및 454)이 L1를 할당받으면, 꼭짓점들(455 및 456)은 L2를 할당받아야할 것이며, 이는 다시 제조 규칙의 위반이다.
동작(214)이 그러한 위반을 발견하면, 방법(200)(도 2b)은 동작(210)으로 진행되어, 동일한 네트워크에서 그러한 X-X 및 Y-Y 쌍을 방지하도록 IC 레이아웃(122)을 변경한다. 예를 들어, 동작(210)은 그러한 위반을 정정하기 위해 대응 레이아웃 패턴들을 이동시킬 수 있다. 그러한 위반이 발견되지 않으면, 방법(200)(도 2b)은 네트워크들에서 임의의 X-X 쌍(들) 및 Y-Y 쌍(들)에 색상 "A"를 할당하기 위한 동작(216)으로 진행된다. 색상 A를 갖는 꼭짓점은 대응 IC 패턴이 팹(150)에서 L1 리소그래피에 의해 생성된다는 것을 나타낸다. 도 4g에 도시된 그래프(400)에서, 꼭짓점들(402A 및 402B)은 Y-Y 쌍을 형성하고, 꼭짓점들(402C 및 402D)은 X-X 쌍을 형성한다. 따라서, 꼭짓점들(402A, 402B, 402C, 402D)은 색상 A가 할당된다. 결과들은 도 4k에 도시된다. 꼭짓점들(402A, 402B, 402C 및 402D)은 그래프(400)를 색상 A 및 색상 B로 채색하는 시작(또는 초기) 포인트로서의 역할을 한다. 색상 B를 갖는 꼭짓점은 대응 IC 패턴이 팹(150)에서 L2 리소그래피에 의해 생성된다는 것을 나타낸다.
도 2c는 초기에 색상 A를 갖는 꼭짓점들을 초기에 착색하는 대안적인 실시예를 예시한다. 도 2c를 참조하면, 방법(200)은 동작(208)으로부터 동작(226)으로 진행한다. 동작(226)에서, 방법(200)은 L2-에지에 의해 직접 연결된 꼭짓점들의 쌍을 발건한다. 그래프(400)에는 다수의 그러한 쌍들이 존재할 수 있다. 방법(200)은 한 번에 한 쌍 또는 동시에 여러 쌍들을 프로세싱할 수 있다. L2 에지에 의해 연결된 꼭짓점들의 주어진 쌍에 대해, 방법(200)은 짝수 개의 L1-에지들에 의해 형성되는 2개의 꼭짓점들 사이에 경로가 존재하는지를 체크한다(동작(228)). 대답이 예인 경우, 방법(200)은 동작(230)에서 꼭짓점에 색상 A를 할당하고, 동작(232)으로 진행된다. 대답이 아니오인 경우, 방법(200)은 동작(232)으로 진행된다. 프로세싱될 쌍이 더 있는 경우(동작(232)), 방법(200)은 동작(226)으로 되돌아가고, 상기 동작들이 반복된다. 도 4h, 도 4l 및 도 4j는 상기 동작들을 예시한다.
도 4h를 참조하면, 방법(200)은 동작(226)에서 꼭짓점들의 쌍(402E 및 402F)을 발견한다. 꼭짓점들(402E 및 402F)은 L2-에지(404A)에 의해 직접 연결된다. 동작(228)에서, 방법(200)은 꼭짓점들(402E 및 402F)이 또한 L1-에지들, 즉 404B, 404C, 404D 및 404E만을 포함하는 경로에 의해 연결된다는 것을 발견한다. 또한, 경로 내의 L1-에지의 개수는 짝수, 즉 4개이다. 따라서, 꼭짓점들의 쌍(402E 및 402F)은 동작(228)의 조건을 충족한다. 방법(200)은 그 후 동작(230)에서 꼭짓점들(402E 및 402F)에 색상 A를 할당한다. 도 4i에 도시된 다른 예에서, 꼭짓점들(402J 및 402K)이 L2-에지에 의해 직접 연결되더라도, L1-에지만을 포함하는 2개의 꼭짓점들 사이의 경로는 없다. 따라서, 동작(230)에서 꼭짓점들(402J 및 402K)은 색상 A로 채색되지 않는다. 도 4j에 도시된 또 다른 예에서, 꼭짓점들(402L 및 402M)은 L2-에지에 의해 직접 연결되고, 또한 L1-에지만을 포함하는 2개의 꼭짓점들 사이의 경로가 존재한다. 그러나, 경로 내의 L1-에지들의 개수는 짝수가 아니다. 따라서, 동작(230)에서 꼭짓점들(402L 및 402M)은 색상 A로 채색되지 않는다. 실제로, 꼭짓점들(402L 및 402M)은 각각 색상 A 및 B로, 또는 각각 색상 B 및 A로 채색될 수 있다.
동작(216) 또는 동작(232) 중 어느 하나로부터, 방법(200)은 상기 논의된 바와 같이 색상 A의 초기 채색에 기반하여, 그래프의 나머지 꼭짓점들을 채색하기 위해 동작(218)(도 2d)으로 진행된다. 방법(200)은 어느 꼭짓점들이 색상 A를 할당받아야 하는지를 발견하기 위해 다른 실시예들(동작들(212/214/216) 및 동작들(226/228/230/232)의 대안)을 채용할 수있다.
본 실시예에서, 동작(218)은 도 4l에 예시된 바와 같이 다음의 규칙들(1) 내지 (4)에 기반하여 그래프(400)의 꼭짓점들을 채색한다: (1) 꼭짓점이 색상 A로 채색되면, 꼭짓점과 그 인접한 이웃이 L1-에지에 의해 연결되는 경우, 인접한 이웃은 색상 B로 채색된다; (2) 꼭짓점이 색상 B로 채색되면, 꼭짓점과 그 인접한 이웃이 L1-에지에 의해 연결되는 경우, 인접한 이웃은 색상 A로 채색된다; (3) 꼭짓점이 색상 B로 채색되면, 꼭짓점과 그 인접한 이웃이 L2-에지에 의해 연결되는 경우, 인접한 이웃은 색상 A로 채색된다; (4) 꼭짓점이 색상 A로 채색되면, 꼭짓점과 그 인접한 이웃이 L2-에지에 의해 연결되는 경우, 인접한 이웃은 일시적으로 채색되지 않는다. 규칙 (4)으로 인해 채색되지 않은 꼭짓점들에 대해, 색상 A 또는 색상 B 중 하나가 (이후의 채색 단계에서) 할당될 수 있으며, 이는 마스크 제조를 위한 2개의 서브세트들의 패턴 로딩을 밸런싱하는 것, L1 및 L2 리소그래피 프로세스들 동안 웨이퍼 상에 패턴 로딩을 밸런싱하는 것, 및 동일한 마스크 상의 몇몇 원치 않는 구성을 피하는 것과 같은, 프로세스 친숙성(friendliness)을 제공하기 위해 방법(200)에 의해 이용될 수 있다.
(예를 들어, 동작들(212/214/216) 또는 동작들(226/228/230/232)에 의해) 색상 A로 초기에 채색되는 꼭짓점들 및 상기 규칙들에 기반하여, 동작(218)은 도 4m 및 도 4n에 도시된 바와 같이, 그래프(400)의 꼭짓점들에 점진적으로 색상들을 할당한다. 동작(218)이 끝난 후에, 방법(200)은, 색상 B로 채색되고 L2-에지와 직접 연결되는 꼭짓점들의 쌍이 존재하는지를 체크한다(도 2d의 동작(220)). 그러한 쌍은 대응 IC 패턴이 (색상 B로 표시된) L2 리소그래피에 의해 패터닝되지만 (L2-에지에 의해 표시된) L2 리소그래피에 의해 적절히 리졸브될 수 없기 때문에, 제조 규칙들의 위반을 나타낸다. 동작(220)이 그러한 쌍을 발견하면, 방법(200)은 동작(210)으로 진행되어, 예를 들어, 레이아웃(122) 내의 대응 IC 패턴들을 재배치함으로써 위반을 방지하도록 IC 레이아웃(122)을 변경한다. 동작(220)이 그러한 쌍을 찾지 못하면, 방법(200)은 동작(222)으로 진행하여 채색 프로세스를 완료한다.
도 4n에 예시된 바와 같이, 그래프(400)의 일부 꼭짓점들은 동작(218)이 끝난 후에 착색되지 않는다. 이것은 몇 가지 이유로 인한 것일 수 있다. 예를 들어, 몇몇 꼭짓점들은 동작(218)의 채색 프로세스가 이들 꼭짓점들로 전파되지 않도록 초기에 색상 A로 채색된 몇몇 꼭짓점들을 갖는 네트워크에 연결되지 않을 수 있다. 다른 예로서, 동작(218)에서 논의된 규칙 (4)로 인해, 부 프로세스 친숙성이 방법(200)에 의해 제공될 수 있도록, 몇몇 꼭짓점들은 동작(228)에 의해 의도적으로 채색되지 않는다. 동작(222)에서, 방법(200)(도 2d)은 프로세스 친숙성을 고려하여 이들 꼭짓점들에 색상들을 할당한다. 격리된(임의의 에지들을 통해 다른 꼭짓점들에 연결되지 않는) 꼭짓점들에 대해, 방법(200)은 프로세스 친숙성을 고려하여 그들에게 임의로 색상 A 또는 색상 B를 할당할 수 있다. 네트워크에 있는 꼭짓점들에 대해, 방법(200)은 꼭짓점들 중 임의의 것에 색상 A 또는 색상 B를 할당함으로써 임의적으로 시작 포인트를 선택하고, 그 후 네트워크 내의 나머지 꼭짓점들에 색상들을 전파할 수 있다. 도 4o는 실시예에 따른 그래프(400)로의 완전한 색상 할당을 예시한다.
동작(224)에서, 방법(200)은 분해의 결과들(색상 할당)을 출력한다. 색상 A로 채색된 꼭짓점들에 대응하는 IC 패턴들의 제1 서브세트는 L1 리소그래피용으로 출력되고, 색상 B로 채색된 꼭짓점들에 대응하는 IC 패턴들의 제2 서브세트는 L2 리소그래피용으로 출력된다. 제1 서브세트 및 제2 서브세트는 마스크 제조(144) 또는 다른 IC 프로세싱 설비들을 위한 유형의(tangible) 컴퓨터 판독가능 매체에 저장될 수 있다. 유형의 컴퓨터 판독가능 매체는 플로피 디스크, 하드 디스크, 광 디스크, 광 자기 디스크, 고체 상태 저장 디바이스, 또는 다른 적절한 저장 매체를 포함할 수 있다. 데이터 준비(132)는 L1 및 L2 리소그래피 프로세스들의 요건들에 기반하여 IC 패턴들의 제1 서브세트 및 제2 서브세트에 대한 추가 프로세스들을 수행할 수 있다. 예를 들어, 데이터 준비(132)는 개별적으로 IC 패턴들의 제1 서브세트 및 제2 서브세트에 대한 광학 근접 보정(OPC), 축외 조명, 서브-해상도 지원 피처들, 다른 적절한 기법들, 또는 이들의 조합들을 수행할 수 있다.
상기 논의에서, 방법(200)은 에지들을 2개의 타입으로 분류한다: L1-에지 및 L2-에지(동작(206)). 다른 실시예에서, 방법(200)은 2개보다 많은 타입의 에지들을 채용할 수 있다. 예를 들어, L1-에지 및 L2-에지 이외에, 방법(200)은 도 4p에 표시된 바와 같이 제3 타입의 에지: 링크 3을 사용할 수 있다. 예를 들어, 해상도에 따라 L1 리소그래피 또는 L2 리소그래피 중 하나에 의해 리졸브될(또는 패터닝될) 수 있는 2개의 IC 패턴들이 존재할 수 있다. 그러나, 이들은 노광 동안 더 높은 콘트라스트와 같은 더 나은 프로세스 성능을 위해 L2 리소그래피에 의해 패터닝되는 것이 바람직하다. 이 실시예에서 더 나아가, 동작(218)에서 논의된 규칙들은 예를 들어, 아래의 2개의 규칙들 (5) 및 (6)을 추가함으로써 이 제3 타입의 에지를 수용하도록 확장될 수 있다: (5) 꼭짓점이 색상 A로 채색되면, 꼭짓점과 그 인접한 이웃이 링크3 에지에 의해 연결되는 경우, 인접한 이웃은 색상 B로 채색된다; (6) 꼭짓점이 색상 B로 채색되면, 꼭짓점과 그 인접한 이웃이 링크3 에지에 의해 연결되는 경우, 인접한 이웃은 일시적으로 채색되지 않는다. 방법(200)의 모든 동작들은 동작(218)이 이 실시예에서 규칙들 (1) - (6)을 따르는 것을 제외하고는 동일하게 유지될 수 있다.
이제 도 5를 참조하면, 상기 설명된 방법(200)의 실시예들을 구현하기 위한 예시적인 컴퓨터화된 IC 툴(500)이 도시되어 있다. 컴퓨터화된 IC 툴(500)은 설계 하우스(120)에 의해 사용되는 설계 툴 또는 마스크 하우스(130)(도 1)에 의해 사용되는 마스크 데이터 준비 툴일 수 있다. 컴퓨터화된 IC 툴(500)은 모두 하나 이상의 버스들(512)에 의해 모두 상호연결되는, 마이크로프로세서(502), 입력 디바이스(504), 저장 디바이스(506), 비디오 제어기(508), 시스템 메모리(510), 디스플레이(514) 및 통신 디바이스(516)를 포함한다. 저장 디바이스(506)는 플로피 드라이브, 하드 드라이브, CD-ROM, 광학 드라이브, 또는 임의의 다른 형태의 저장 디바이스일 수 있다. 또한, 저장 디바이스(506)는 플로피 디스크, CD-ROM, DVD-ROM, 또는 임의의 다른 형태의 컴퓨터 판독가능 매체를 수용할 수 있다. 일 예에서, 입력 디바이스(504) 및 저장 디바이스(506)는 집합적으로 설계 레이아웃(예를 들어, 설계 레이아웃(122))을 수신한다. 실시예에서, 저장 디바이스(506)는 마이크로프로세서(502)에 의해 판독될 때, 마이크로프로세서(502)로 하여금 상기 설명된 바와 같이 방법(200)을 수행하게 하는 컴퓨터 실행가능 명령어들을 포함할 수 있다. 또한, 통신 디바이스(516)는 IC 툴(500)이 다른 툴들과 통신할 수 있게 하는 모뎀, 네트워크 카드 또는 임의의 다른 디바이스일 수 있다.
컴퓨터화된 IC 툴(500)은 하드웨어, 소프트웨어, 또는 이들의 조합을 사용하여 방법(200)을 구현할 수 있다. 예시적인 하드웨어는 개인용 컴퓨터들 또는 서버들과 같은 프로세서-가능 플랫폼들, 및 스마트폰들, 태블릿들 및 개인 디지털 단말들과 같은 핸드-헬드 프로세싱 디바이스들을 포함한다. 또한, 하드웨어는 필드 프로그래머블 게이트 어레이(FPGA, field programmable gate array) 및 주문형 집적 회로(ASIC, application specific integrated circuit)와 같은 기계 판독가능 명령어들을 실행할 수 있는 다른 물리적 디바이스들을 포함할 수 있다. 소프트웨어는 RAM 또는 ROM과 같은 임의의 메모리 매체에 저장된 기계 코드, 및 (예를 들어, 플로피 디스크, 플래시 메모리, 또는 CD ROM와 같은) 다른 디바이스들에 저장된 기계 코드를 포함한다. 소프트웨어는 예를 들어, 소스 코드 또는 오브젝트 코드를 포함할 수 있다. 또한, 소프트웨어는 클라이언트 머신 또는 서버에서 실행될 수 있는 임의의 명령어 세트를 포함한다.
소프트웨어 및 하드웨어의 조합은 또한 본 개시물의 특정 실시예들에 대해 향상된 기능 및 성능을 제공하기 위해 사용될 수 있다. 일 예는 FPGA 또는 ASIC와 같은 실리콘 칩에 소프트웨어 기능을 직접 제조하는 것이다. 따라서, 하드웨어 및 소프트웨어의 조합이 컴퓨터화된 IC 툴(500)의 정의 내에 또한 포함되며, 따라서 가능한 등가의 구조들 및 등가의 방법들로서 본 개시내용에 의해 구상된다는 것을 이해해야 한다.
본 개시물의 컴퓨터 판독가능 매체는 CD-ROM(compact disk read only memory)과 같은 반영구적 데이터 저장장치 뿐만 아니라, RAM(random access memory)과 같은 수동 데이터 저장장치를 포함한다. 또한, 본 개시물의 실시예는 표준 컴퓨터를 컴퓨터화된 IC 툴(500)로 변환하기 위해 컴퓨터의 RAM에 구현될 수 있다.
컴퓨터화된 IC 툴(500)은 임의의 특정 아키텍처에서 작동하도록 설계될 수 있다. 예를 들어, 컴퓨터화된 IC 툴(500)은 단일 컴퓨터, 로컬 영역 네트워크들, 클라이언트-서버 네트워크들, 광역 네트워크들, 인터넷들, 핸드-헬드 및 기타 휴대용 및 무선 디바이스들 및 네트워크들에서 작동하도록 설계될 수 있다.
제한하려는 의도는 아니지만, 본 개시물은 반도체 제조 프로세스들에 많은 이점들을 제공한다. 예를 들어, 본 개시물의 실시예들은 리소그래피 프로세스의 더 높은 해상도 및 다른 리소그래피 프로세스의 저비용을 이용할 수 있는 하이브리드 더블 패터닝을 위한 방법들을 제공한다. 본 개시물의 실시예들은 제작 초기 단계에서 제조 규칙들의 잠재적인 위반들을 체크하는 것을 포함하여, 하이브리드 더블 패터닝을 위한 IC 레이아웃을 분해하는 효율적인 방식들을 제공한다. 제공된 방법들의 실시예들은 기존의 설계 및 제조 플로우에 쉽게 통합될 수 있다.
하나의 예시적 양상에서, 본 개시물은 제1 리소그래피 기법 및 상기 제1 리소그래피 기법과 상이한 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 관한 것이다. 방법은, IC의 레이아웃을 제공하는 단계 ― 레이아웃은 IC 패턴들의 세트를 가짐 ― ; 레이아웃으로부터 그래프를 도출하는 단계 ― 그래프는 꼭짓점들 및 꼭짓점의 일부를 연결하는 에지들을 갖고, 꼭짓점들은 IC 패턴들을 나타내고, 에지들은 적어도 2개의 타입들로 분류되고, 제1 타입의 에지들은 제1 리소그래피 기법 및 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결하고, 제2 타입의 에지들은 제1 리소그래피 기법을 사용하여 동일한 프로세스에서 패터닝될 또는 제1 리소그래피 기법 및 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결함 ― 를 포함한다. 방법은, 컴퓨터화된 IC 툴을 사용하여, 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계 ― 제1 서브세트에 대응하는 IC 패턴들은 제1 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝되고, 제2 서브세트에 대응하는 IC 패턴들은 제2 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝됨 ― 를 더 포함한다.
실시예에서, 도출하는 단계 이후에, 방법은, 제1 타입의 에지들에 의해 연결된 홀수개의 꼭짓점들에 의해 형성되는 루프가 존재하는지를 체크하는 단계; 및 그러한 루프가 존재하는 조건 하에, 루프를 깨뜨리도록 레이아웃을 변경하는 단계를 더 포함한다.
실시예에서, 도출하는 단계 이후에, 방법은, 제1 타입의 에지들에 의해 연결된 모든 꼭짓점들에 색상 X 및 Y를 할당하는(assigning) 단계를 더 포함하고, 제1 타입의 공통 에지에 의해 연결된 2개의 꼭짓점들에는 상이한 색상들이 할당된다. 추가 실시예에서, 색상 X 및 Y를 할당하는 단계 이후에, 방법은, 제1 타입의 에지들을 통해 서로 연결된 꼭짓점들의 네트워크를 식별하는 단계; 제1 쌍은 동일한 색상 X를 할당받고 제2 타입의 에지에 의해 직접 연결되며, 제2 쌍은 동일한 색상 Y를 할당받고 제2 타입의 다른 에지에 의해 직접 연결되도록, 네트워크의 꼭짓점들의 2개의 쌍들이 존재하는지를 체크하는 단계; 및 그러한 2개의 쌍들이 존재하는 조건 하에, 그러한 2개 쌍들을 방지하도록 레이아웃을 변경하는 단계를 더 포함한다. 다른 추가 실시예에서, 색상 X 및 Y를 할당하는 단계 이후에, 방법은, 동일한 색상 X 또는 동일한 색상 Y를 할당받고 제2 타입의 에지에 의해 직접 연결되는 꼭짓점들의 모든 쌍에, 초기에 색상 A를 할당하는 단계; 및 색상 A를 갖는 꼭짓점들을 제1 서브세트에 배치하는 단계를 더 포함한다. 초기에 색상 A를 할당하는 단계 이후에, 방법은, 색상 A 또는 B로 채색되지(colored) 않고 제1 타입의 에지에 의해 직접 색상 A를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 색상 B를 할당하는 단계; 색상 B를 할당하는 단계 이후에, 색상 A 또는 B로 채색되지 않고 제1 또는 제2 타입의 에지에 의해 직접 색상 B를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 후속하여 색상 A를 할당하는 단계; 그래프의 꼭짓점들의 나머지에, 색상 B를 할당하는 단계 및 후속하여 색상 A를 할당하는 단계를 반복하는 단계; 및 색상 A를 갖는 꼭짓점들을 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 제2 서브세트에 배치하는 단계를 더 포함할 수 있다.
추가 실시예에서, 반복하는 단계 이후에, 방법은, 색상 B로 채색되고 제2 타입의 에지에 의해 연결되는 꼭짓점들의 쌍이 존재하는지를 체크하는 단계; 및 그러한 쌍이 존재하는 조건 하에, 레이아웃을 변경하는 단계를 포함할 수 있다. 대안적으로, 반복하는 단계 이후에, 방법은, 색상 A 또는 색상 B로 채색되지 않는 꼭짓점들이 존재하는 조건 하에, 제1 서브세트와 제2 서브세트 사이에 마스크 로딩을 밸런싱하기 위해 색상 A 또는 색상 B를 꼭짓점들에 할당하는 단계를 포함할 수 있다.
다른 대안적 실시예에서, 반복하는 단계 이후에, 방법은, 꼭짓점들의 제1 서브세트에 대응하는 IC 패턴들로 제1 포토마스크를 제조하는 단계; 및 꼭짓점들의 제2 서브세트에 대응하는 IC 패턴들로 제2 포토마스크를 제조하는 단계를 더 포함한다. 뿐만 아니라, 방법은, 꼭짓점들의 제1 서브세트에 대응하는 에칭 마스크 패턴들의 제1 서브세트를 생성하기 위해, 제1 리소그래피 기법을 사용하여 웨이퍼에 대해 제1 리소그래피 프로세스를 수행하는 단계; 꼭짓점들의 제2 서브세트에 대응하는 에칭 마스크 패턴들의 제2 서브세트를 생성하기 위해, 제2 리소그래피 기법을 사용하여 웨이퍼에 대해 제2 리소그래피 프로세스를 수행하는 단계; 및 에칭 마스크 패턴들의 제1 서브세트 및 제2 서브세트 모두를 사용하여, 웨이퍼를 에칭하는 단계를 포함할 수 있다.
실시예에서, 도출하는 단계 이후에, 방법은, 제2 타입의 에지에 의해 연결된 꼭짓점들의 쌍을 위치시키는 단계; 제1 타입의 에지들만을 통한 꼭짓점들의 쌍 사이의 경로가 존재하는지를 체크하는 단계; 그러한 경로가 존재하고, 경로 상에 제1 타입의 에지들의 개수가 짝수인 조건 하에, 꼭짓점들의 쌍에 초기에 색상 A를 할당하는 단계; 및 색상 A를 갖는 꼭짓점들을 제1 서브세트에 배치하는 단계를 더 포함한다. 추가 실시예에서, 초기에 색상 A를 할당하는 단계 이후에, 방법은, 색상 A 또는 B로 채색되지 않고 제1 타입의 에지에 의해 직접 색상 A를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 색상 B를 할당하는 단계를 포함한다. 색상 B를 할당하는 단계 이후에, 방법은, 색상 A 또는 B로 채색되지 않고 제1 타입 또는 제2 타입의 에지에 의해 직접 색상 B를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 후속하여 색상 A를 할당하는 단계; 그래프의 나머지 꼭짓점들에, 색상 B를 할당하는 단계 및 후속하여 색상 A를 할당하는 단계를 반복하는 단계; 및 색상 A를 갖는 꼭짓점들을 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 제2 서브세트에 배치하는 단계를 더 포함한다.
다른 예시적 양상에서, 본 개시물은 제1 리소그래피 기법 및 상기 제1 리소그래피 기법보다 더 낮은 해상도를 갖는 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 관한 것이다. 방법은, IC의 레이아웃을 제공하는 단계 ― 레이아웃은 IC 패턴들의 세트를 가짐 ― ; 꼭짓점들로 IC 패턴들을 나타내고, 대응 꼭짓점들을 연결하는 에지들로 IC 패턴들 사이의 간격을 나타냄으로써, 레이아웃으로부터 그래프를 도출하는 단계; 에지들을 2개 타입들로 분류하는 단계 ― 제1 타입의 에지들은 제1 리소그래피 기법 및 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결하고, 제2 타입의 에지들은 제1 리소그래피 기법을 사용하여 동일한 프로세스에서 패터닝되거나 또는 제1 리소그래피 기법 및 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결함 ― 를 포함한다. 방법은, 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계를 포함하며, 제1 서브세트에 대응하는 IC 패턴들은 제1 리소그래피 기법을 사용하여 제1 에칭 마스크를 형성하기 위해 웨이퍼 상에 패터닝되고, 제2 서브세트에 대응하는 IC 패턴들은 제2 리소그래피 기법을 사용하여 제2 에칭 마스크를 형성하기 위해 웨이퍼 상에 패터닝되고, 제1 에칭 마스크 및 제2 에칭 마스크는 집합적으로 IC 패턴들을 웨이퍼 상에 전사한다.
실시예에서, 분류하는 단계 이후에, 방법은, 제1 타입의 에지들에 의해 연결된 홀수의 꼭짓점들에 의해 형성되는 루프가 존재하는지를 체크하는 단계를 더 포함한다. 다른 실시예에서, 분류하는 단계 이후에, 방법은, 제1 타입의 에지들에 의해 연결된 모든 꼭짓점들에 색상 X 및 Y를 할당하는(assigning) 단계를 더 포함하고, 제1 타입의 공통 에지에 의해 연결된 2개의 꼭짓점들에는 상이한 색상들이 할당된다.
실시예에서, 색상 X 및 Y를 할당하는 단계 이후에, 방법은, 동일한 색상 X 또는 동일한 색상 Y를 할당받고 제2 타입의 에지에 의해 직접 연결되는 꼭짓점들의 모든 쌍에, 초기에 색상 A를 할당하는 단계; 및 색상 A를 갖는 꼭짓점들을 제1 서브세트에 배치하는 단계를 더 포함한다. 추가 실시예에서, 초기에 색상 A를 할당하는 단계 이후에, 방법은, 색상 A 또는 B로 채색되지 않고 제1 타입의 에지에 의해 직접 색상 A를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 색상 B를 할당하는 단계를 더 포함한다. 색상 A를 할당하는 단계 이후에, 방법은, 색상 A 또는 B로 채색되지 않고 제1 타입 또는 제2 타입의 에지에 의해 직접 색상 B를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 후속하여 색상 A를 할당하는 단계를 더 포함한다. 방법은, 그래프의 나머지 꼭짓점들에, 색상 B를 할당하는 단계 및 후속하여 색상 A를 할당하는 단계를 반복하는 단계; 색상 A를 갖는 꼭짓점들을 제1 서브세트에 배치하는 단계; 및 색상 B를 갖는 꼭짓점들을 제2 서브세트에 배치하는 단계를 더 포함한다.
또 다른 예시적 양상에서, 본 개시물은 제1 해상도를 갖는 제1 리소그래피 기법 및 상기 제1 해상도보다 더 큰 제2 해상도를 갖는 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 관한 것이다. 방법은, IC의 레이아웃을 제공하는 단계 ― 레이아웃은 IC 패턴들의 세트를 가짐 ― ; 및 레이아웃으로부터 그래프를 도출하는 단계 ― 그래프는 꼭짓점들 및 꼭짓점들의 일부를 연결하는 에지들을 갖고, 꼭짓점들은 IC 패턴들을 나타내고, 에지들은 제2 해상도보다 더 작은 IC 패턴들 사이의 공간을 나타냄 ― 를 포함한다. 방법은, 에지들을 적어도 2개 타입들로 분류하는 단계를 더 포함하고, 제1 타입은 제1 해상도보다 작은 간격을 나타내고, 제2 타입은 제1 해상도 이상이지만 제2 해상도보다는 작은 간격을 나타낸다. 방법은, 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계를 더 포함하며, 제1 서브세트에 대응하는 IC 패턴들은 제1 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝되고, 제2 서브세트에 대응하는 IC 패턴들은 제2 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝되고, 도출하는 단계, 분류하는 단계, 및 분해하는 단계 중 적어도 하나는 컴퓨터화된 IC 툴에 의해 수행된다.
실시예에서, 분류하는 단계 이후에, 방법은, 제1 타입의 에지들에 의해 연결된 모든 꼭짓점들에 색상 X 및 Y를 할당하는(assigning) 단계를 더 포함하고, 제1 타입의 공통 에지에 의해 연결된 2개의 꼭짓점들에는 상이한 색상들이 할당된다. 추가 실시예에서, 색상 X 및 Y를 할당하는 단계 이후에, 방법은, 동일한 색상 X 또는 동일한 색상 Y를 할당받고 제2 타입의 에지에 의해 직접 연결되는 꼭짓점들의 모든 쌍에, 색상 A를 할당하는 단계; 제1 타입의 에지에 의해 직접 연결된 2개의 꼭짓점들에 상이한 색상들을 할당하는 단계, 제2 타입의 에지에 의해 색상 B를 갖는 꼭짓점들에 직접 연결된 꼭짓점에 색상 A를 할당하는 단계, 및 제2 타입의 에지에 의해 색상 A를 갖는 꼭짓점에 직접 연결된 꼭짓점에 색상 A 또는 색상 B를 할당하는 단계를 수행함으로써, 색상 A 및 색상 B로 나머지 꼭짓점들을 점진적으로(progressively) 채색하는 단계를 포함한다. 방법은, 색상 A를 갖는 꼭짓점들을 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 제2 서브세트에 배치하는 단계를 더 포함한다.
하나의 예시적 양상에서, 본 개시물은 제1 해상도를 갖는 제1 리소그래피 기법 및 상기 제1 해상도보다 더 큰 제2 해상도를 갖는 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 관한 것이다. 방법은, IC의 레이아웃을 제공하는 단계 ― 레이아웃은 IC 패턴들의 세트를 가짐 ― ; 및 레이아웃으로부터 그래프를 도출하는 단계 ― 그래프는 꼭짓점들 및 꼭짓점들의 일부를 연결하는 에지들을 갖고, 꼭짓점들은 IC 패턴들을 나타내고, 에지들은 제2 해상도보다 더 작은 IC 패턴들 사이의 공간을 나타냄 ― 를 포함한다. 방법은, 에지들을 2개 타입들로 분류하는 단계 ― 제1 타입은 제1 해상도보다 작은 간격을 나타내고, 제2 타입은 제1 해상도 이상이지만 제2 해상도보다는 작은 간격을 나타냄 ― ; 및 컴퓨터화된 IC 툴을 사용하여, 꼭짓점들을 제1 서 브세트 및 제2 서브세트로 분해하는 단계를 더 포함한다. 분해하는 단계는, 제2 타입의 에지에 의해 연결된 꼭짓점들의 쌍을 위치시키는 단계; 제1 타입의 에지들만을 통한 꼭짓점들의 쌍 사이의 경로가 존재하고, 경로 상의 제1 타입의 에지들의 수가 짝수인 조건 하에, 색상 A를 꼭짓점들의 쌍에 할당하는 단계; 및 제1 타입의 에지에 의해 직접 연결된 2개의 꼭짓점들에 상이한 색상들을 할당하고, 제2 타입의 에지에 의해 색상 B를 갖는 꼭짓점들에 직접 연결된 꼭짓점에 색상 A를 할당하고, 제2 타입의 에지에 의해 색상 A를 갖는 꼭짓점에 직접 연결된 꼭짓점에 색상 A 또는 색상 B를 할당함으로써, 색상 A 및 색상 B로 나머지 꼭짓점들을 점진적으로 채색하는 단계를 포함한다. 방법은, 색상 A를 갖는 꼭짓점들을 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 제2 서브세트에 배치하는 단계를 더 포함한다.
실시예에서, 분류하는 단계 이후에, 방법은, 제1 타입의 에지들에 의해 연결된 홀수개의 꼭짓점들에 의해 형성되는 루프가 존재하는지를 체크하는 단계; 및 그러한 루프가 존재하는 조건 하에, 루프를 깨뜨리도록 레이아웃을 변경하는 단계를 더 포함한다. 다른 실시예에서, 색상 A 및 색상 B로 나머지 꼭짓점들을 점진적으로 채색하는 단계 이후에, 방법은, 색상 B로 채색되고 제2 타입의 에지에 의해 연결되는 꼭짓점들의 쌍이 존재하는지를 체크하는 단계; 및 그러한 쌍이 존재하는 조건 하에, 레이아웃을 변경하는 단계를 더 포함한다.
다른 예시적 양상에서, 본 개시물은 제1 해상도를 갖는 제1 리소그래피 기법 및 상기 제1 해상도보다 더 큰 제2 해상도를 갖는 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 관한 것이다. 방법은, IC의 레이아웃을 제공하는 단계 ― 레이아웃은 IC 패턴들의 세트를 가짐 ― ; 및 레이아웃으로부터 그래프를 도출하는 단계 ― 그래프는 꼭짓점들 및 꼭짓점들의 일부를 연결하는 에지들을 갖고, 꼭짓점들은 IC 패턴들을 나타내고, 에지들은 제2 해상도보다 더 작은 IC 패턴들 사이의 공간을 나타냄 ― 를 포함한다. 방법은, 에지들을 2개 타입들로 분류하는 단계 ― 제1 타입은 제1 해상도보다 작은 간격을 나타내고, 제2 타입은 제1 해상도 이상이지만 제2 해상도보다는 작은 간격을 나타냄 ― ; 및 컴퓨터화된 IC 툴을 사용하여, 꼭짓점들을 제1 서 브세트 및 제2 서브세트로 분해하는 단계를 더 포함한다. 분해하는 단계는, 제1 타입의 에지들에 의해 연결된 모든 꼭짓점들에 색상 X 및 색상 Y를 할당하는 단계 ― 제1 타입의 공통 에지에 의해 연결된 2개의 꼭짓점들은 상이한 색상들을 할당받음 ― ; 동일한 색상 X 또는 동일한 색상 Y를 할당받고 제2 타입의 에지에 의해 직접 연결되는 꼭짓점들의 모든 쌍에, 색상 A를 할당하는 단계; 제1 타입의 에지에 의해 직접 연결된 2개의 꼭짓점들에 상이한 색상들을 할당하고, 제2 타입의 에지에 의해 색상 B를 갖는 꼭짓점들에 직접 연결된 꼭짓점에 색상 A를 할당하고, 제2 타입의 에지에 의해 색상 A를 갖는 꼭짓점에 직접 연결된 꼭짓점에 색상 A 또는 색상 B를 할당함으로써, 색상 A 및 색상 B로 나머지 꼭짓점들을 점진적으로 채색하는 단계를 포함한다. 방법은, 색상 A를 갖는 꼭짓점들을 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 제2 서브세트에 배치하는 단계를 더 포함한다.
실시예에서, 분류하는 단계 이후에, 방법은, 제1 타입의 에지들에 의해 연결된 홀수개의 꼭짓점들에 의해 형성되는 루프가 존재하는지를 체크하는 단계; 및 그러한 루프가 존재하는 조건 하에, 루프를 깨뜨리도록 레이아웃을 변경하는 단계를 더 포함한다.
다른 실시예에서, 색상 X 및 Y를 할당하는 단계 이후에, 방법은, 제1 타입의 에지들을 통해 서로 연결된 꼭짓점들의 네트워크를 식별하는 단계; 및 네트워크의 꼭짓점들의 제1 쌍이 동일한 색상 X를 할당 받고 제2 타입의 에지에 의해 직접 연결되며, 네트워크의 꼭짓점들의 제2 쌍이 동일한 색상 Y를 할당 받고 제2 타입의 다른 에지에 의해 직접 연결되는 조건 하에, 네트워크를 분할하도록 레이아웃을 변경하는 단계를 더 포함한다.
또 다른 실시예에서, 색상 A 및 색상 B로 나머지 꼭짓점들을 점진적으로 채색하는 단계 이후에, 방법은, 색상 B로 채색되고 제2 타입의 에지에 의해 연결되는 꼭짓점들의 쌍이 존재하는 조건 하에, 쌍 사이에 제2 타입의 에지를 제거하도록 레이아웃을 변경하는 단계를 더 포함한다.
또 다른 예시적 양상에서, 본 개시물은 제1 리소그래피 기법 및 상기 제1 리소그래피 기법과 상이한 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 관한 것이다. 방법은, IC의 레이아웃을 제공하는 단계 ― 레이아웃은 IC 패턴들의 세트를 가짐 ― ; 레이아웃으로부터 그래프를 도출하는 단계 ― 그래프는 꼭짓점들 및 꼭짓점의 일부를 연결하는 에지들을 갖고, 꼭짓점들은 IC 패턴들을 나타내고, 에지들은 적어도 2개의 타입들로 분류되고, 제1 타입의 에지들은 제1 리소그래피 기법 및 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결하고, 제2 타입의 에지들은 제1 리소그래피 기법을 사용하여 동일한 프로세스에서 패터닝될 또는 제1 리소그래피 기법 및 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결함 ― 를 포함한다. 방법은, 제1 타입의 에지들에 의해 연결된 홀수의 꼭짓점들에 의해 형성된 루프가 존재하는 조건 하에, 루프를 깨뜨리도록 레이아웃을 변경하는 단계를 더 포함한다. 방법은, 컴퓨터화된 IC 툴을 사용하여, 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계 ― 제1 서브세트에 대응하는 IC 패턴들은 제1 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝되고, 제2 서브세트에 대응하는 IC 패턴들은 제2 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝됨 ― 를 더 포함한다. 분해하는 단계는, 제1 타입의 에지들에 의해 연결된 모든 꼭짓점들에 색상 X 및 색상 Y를 할당하는 단계 ― 제1 타입의 공통 에지에 의해 연결된 2개의 꼭짓점들은 상이한 색상들을 할당받음 ― ; 동일한 색상 X 또는 동일한 색상 Y를 할당받고 제2 타입의 에지에 의해 직접 연결되는 꼭짓점들의 모든 쌍에, 색상 A를 할당하는 단계; 색상 A 또는 색상 B로 채색되지 않고 제1 타입의 에지에 의해 직접 색상 A를 갖는 꼭짓점들에 연결된 모든 꼭짓점들에 색상 B를 할당하는 단계; 및 색상 A를 갖는 꼭짓점들을 제1 서브세트에 그리고 색상 B를 갖는 꼭짓점들을 제2 서브세트에 배치하는 단계를 포함한다.
실시예에서, 방법은, 색상 B를 할당하는 단계 이후에, 색상 A 또는 색상 B로 채색되지 않고 제1 타입 또는 제2 타입의 에지에 의해 직접 색상 B를 갖는 꼭짓점들에 연결된 모든 꼭짓점들에 색상 A를 후속하여 할당하는 단계; 및 색상 B를 할당하는 단계와 그래프의 나머지 꼭짓점들에 색상 A를 후속하여 할당하는 단계를 반복하는 단계를 더 포함한다. 추가 실시예에서, 색상 X 및 Y를 할당하는 단계 이후에, 방법은, 제1 타입의 에지들을 통해 서로 연결된 꼭짓점들의 네트워크를 식별하는 단계; 및 네트워크의 꼭짓점들의 제1 쌍이 동일한 색상 X를 할당 받고 제2 타입의 에지에 의해 직접 연결되며, 네트워크의 꼭짓점들의 제2 쌍이 동일한 색상 Y를 할당 받고 제2 타입의 다른 에지에 의해 직접 연결되는 조건 하에, 네트워크를 분할하도록 레이아웃을 변경하는 단계를 더 포함한다.
본 개시물의 양상들을 본 기술분야의 당업자들이 보다 잘 이해할 수 있도록, 앞에서는 여러 실시예들의 피처들을 약술한다. 본 기술분야의 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서, 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 제1 리소그래피 기법 및 상기 제1 리소그래피 기법과 상이한 제2 리소그래피 기법으로 집적 회로(IC, integrated circuit)를 제조하는 방법에 있어서,
상기 IC의 레이아웃을 제공하는 단계 ― 상기 레이아웃은 IC 패턴들의 세트를 가짐 ― ;
상기 레이아웃으로부터 그래프를 도출하는 단계 ― 상기 그래프는 꼭짓점들 및 상기 꼭짓점의 일부를 연결하는 에지들을 갖고, 상기 꼭짓점들은 상기 IC 패턴들을 나타내고, 상기 에지들은 적어도 2개의 타입들로 분류되고, 제1 타입의 에지들은 상기 제1 리소그래피 기법 및 상기 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결하고, 제2 타입의 에지들은 상기 제1 리소그래피 기법을 사용하여 동일한 프로세스에서 패터닝될 또는 상기 제1 리소그래피 기법 및 상기 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결함 ― ; 및
컴퓨터화된 IC 툴을 사용하여, 상기 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계 ― 상기 제1 서브세트에 대응하는 IC 패턴들은 상기 제1 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝되고, 상기 제2 서브세트에 대응하는 IC 패턴들은 상기 제2 리소그래피 기법을 사용하여 상기 웨이퍼 상에 패터닝됨 ―
를 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 도출하는 단계 이후에,
상기 제1 타입의 에지들에 의해 연결된 홀수개의 꼭짓점들에 의해 형성되는 루프가 존재하는지를 체크하는 단계; 및
그러한 루프가 존재하는 조건 하에, 상기 루프를 깨뜨리도록 상기 레이아웃을 변경하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 3. 실시예 1에 있어서, 상기 도출하는 단계 이후에,
상기 제1 타입의 에지들에 의해 연결된 모든 꼭짓점들에 색상 X 및 Y를 할당하는(assigning) 단계를 더 포함하고,
상기 제1 타입의 공통 에지에 의해 연결된 2개의 꼭짓점들에는 상이한 색상들이 할당되는 것인, 집적 회로(IC)를 제조하는 방법.
실시예 4. 실시예 3에 있어서, 상기 색상 X 및 Y를 할당하는 단계 이후에,
상기 제1 타입의 에지들을 통해 서로 연결된 꼭짓점들의 네트워크를 식별하는 단계;
제1 쌍은 동일한 색상 X를 할당받고 상기 제2 타입의 에지에 의해 직접 연결되며, 제2 쌍은 동일한 색상 Y를 할당받고 상기 제2 타입의 다른 에지에 의해 직접 연결되도록, 상기 네트워크의 꼭짓점들의 2개의 쌍들이 존재하는지를 체크하는 단계; 및
그러한 2개의 쌍들이 존재하는 조건 하에, 그러한 2개 쌍들을 방지하도록 상기 레이아웃을 변경하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 5. 실시예 3에 있어서, 상기 색상 X 및 Y를 할당하는 단계 이후에,
동일한 색상 X 또는 동일한 색상 Y를 할당받고 상기 제2 타입의 에지에 의해 직접 연결되는 꼭짓점들의 모든 쌍에, 초기에 색상 A를 할당하는 단계; 및
색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 6. 실시예 5에 있어서, 상기 초기에 색상 A를 할당하는 단계 이후에,
색상 A 또는 B로 채색되지(colored) 않고 상기 제1 타입의 에지에 의해 직접 색상 A를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 색상 B를 할당하는 단계;
상기 색상 B를 할당하는 단계 이후에, 색상 A 또는 B로 채색되지 않고 상기 제1 또는 제2 타입의 에지에 의해 직접 색상 B를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 후속하여 색상 A를 할당하는 단계;
상기 그래프의 꼭짓점들의 나머지에, 상기 색상 B를 할당하는 단계 및 상기 후속하여 색상 A를 할당하는 단계를 반복하는 단계; 및
색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 상기 제2 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 7. 실시예 6에 있어서, 상기 반복하는 단계 이후에,
색상 B로 채색되고 상기 제2 타입의 에지에 의해 연결되는 꼭짓점들의 쌍이 존재하는지를 체크하는 단계; 및
그러한 쌍이 존재하는 조건 하에, 상기 레이아웃을 변경하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 8. 실시예 6에 있어서, 상기 반복하는 단계 이후에,
색상 A 또는 색상 B로 채색되지 않는 꼭짓점들이 존재하는 조건 하에, 상기 제1 서브세트와 상기 제2 서브세트 사이에 마스크 로딩을 밸런싱하기 위해 색상 A 또는 색상 B를 상기 꼭짓점들에 할당하는 단계를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 9. 실시예 6에 있어서, 상기 반복하는 단계 이후에,
상기 꼭짓점들의 제1 서브세트에 대응하는 상기 IC 패턴들로 제1 포토마스크를 제조하는 단계; 및
상기 꼭짓점들의 제2 서브세트에 대응하는 상기 IC 패턴들로 제2 포토마스크를 제조하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 10. 실시예 6에 있어서,
상기 꼭짓점들의 제1 서브세트에 대응하는 에칭 마스크 패턴들의 제1 서브세트를 생성하기 위해, 상기 제1 리소그래피 기법을 사용하여 웨이퍼에 대해 제1 리소그래피 프로세스를 수행하는 단계;
상기 꼭짓점들의 제2 서브세트에 대응하는 에칭 마스크 패턴들의 제2 서브세트를 생성하기 위해, 상기 제2 리소그래피 기법을 사용하여 상기 웨이퍼에 대해 제2 리소그래피 프로세스를 수행하는 단계; 및
상기 에칭 마스크 패턴들의 제1 서브세트 및 제2 서브세트 모두를 사용하여, 상기 웨이퍼를 에칭하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 11. 실시예 1에 있어서, 상기 도출하는 단계 이후에,
상기 제2 타입의 에지에 의해 연결된 꼭짓점들의 쌍을 위치시키는 단계;
상기 제1 타입의 에지들만을 통한 상기 꼭짓점들의 쌍 사이의 경로가 존재하는지를 체크하는 단계;
그러한 경로가 존재하고, 상기 경로 상에 상기 제1 타입의 에지들의 개수가 짝수인 조건 하에, 상기 꼭짓점들의 쌍에 초기에 색상 A를 할당하는 단계; 및
상기 색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 12. 실시예 11에 있어서, 상기 초기에 색상 A를 할당하는 단계 이후에,
색상 A 또는 B로 채색되지 않고 상기 제1 타입의 에지에 의해 직접 색상 A를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 색상 B를 할당하는 단계;
상기 색상 B를 할당하는 단계 이후에, 색상 A 또는 B로 채색되지 않고 상기 제1 타입 또는 제2 타입의 에지에 의해 직접 색상 B를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 후속하여 색상 A를 할당하는 단계;
상기 그래프의 나머지 꼭짓점들에, 상기 색상 B를 할당하는 단계 및 상기 후속하여 색상 A를 할당하는 단계를 반복하는 단계; 및
색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 상기 제2 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 13. 제1 리소그래피 기법 및 상기 제1 리소그래피 기법보다 더 낮은 해상도를 갖는 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 있어서,
상기 IC의 레이아웃을 제공하는 단계 ― 상기 레이아웃은 IC 패턴들의 세트를 가짐 ― ;
꼭짓점들로 상기 IC 패턴들을 나타내고, 대응 꼭짓점들을 연결하는 에지들로 IC 패턴들 사이의 간격을 나타냄으로써, 상기 레이아웃으로부터 그래프를 도출하는 단계;
상기 에지들을 2개 타입들로 분류하는 단계 ― 제1 타입의 에지들은 상기 제1 리소그래피 기법 및 상기 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결하고, 제2 타입의 에지들은 상기 제1 리소그래피 기법을 사용하여 동일한 프로세스에서 패터닝되거나 또는 상기 제1 리소그래피 기법 및 상기 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결함 ― ; 및
상기 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계
를 포함하며,
상기 제1 서브세트에 대응하는 IC 패턴들은 상기 제1 리소그래피 기법을 사용하여 제1 에칭 마스크를 형성하기 위해 웨이퍼 상에 패터닝되고, 상기 제2 서브세트에 대응하는 IC 패턴들은 상기 제2 리소그래피 기법을 사용하여 제2 에칭 마스크를 형성하기 위해 상기 웨이퍼 상에 패터닝되고, 상기 제1 에칭 마스크 및 제2 에칭 마스크는 집합적으로 상기 IC 패턴들을 상기 웨이퍼 상에 전사하는 것인, 집적 회로(IC)를 제조하는 방법.
실시예 14. 실시예 13에 있어서, 상기 분류하는 단계 이후에,
상기 제1 타입의 에지들에 의해 연결된 홀수의 꼭짓점들에 의해 형성되는 루프가 존재하는지를 체크하는 단계를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 15. 실시예 13에 있어서, 상기 분류하는 단계 이후에,
상기 제1 타입의 에지들에 의해 연결되는 모든 꼭짓점들에 색상 X 및 Y를 할당하는 단계를 더 포함하고,
상기 제1 타입의 공통 에지에 의해 연결된 2개의 꼭짓점들에는 상이한 색상들이 할당되는 것인, 집적 회로(IC)를 제조하는 방법.
실시예 16. 실시예 15에 있어서, 상기 색상 X 및 Y를 할당하는 단계 이후에,
동일한 색상 X 또는 동일한 색상 Y를 할당받고 상기 제2 타입의 에지에 의해 직접 연결되는 꼭짓점들의 모든 쌍에, 초기에 색상 A를 할당하는 단계; 및
색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 17. 실시예 16에 있어서, 상기 초기에 색상 A를 할당하는 단계 이후에,
색상 A 또는 B로 채색되지 않고 상기 제1 타입의 에지에 의해 직접 색상 A를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 색상 B를 할당하는 단계;
상기 색상 B를 할당하는 단계 이후에, 색상 A 또는 B로 채색되지 않고 상기 제1 타입의 에지 또는 상기 제2 타입의 에지에 의해 직접 색상 B를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 후속하여 색상 A를 할당하는 단계;
상기 그래프의 나머지 꼭짓점들에, 상기 색상 B를 할당하는 단계 및 상기 후속하여 색상 A를 할당하는 단계를 반복하는 단계;
색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에 배치하는 단계; 및
색상 B를 갖는 꼭짓점들을 상기 제2 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
실시예 18. 제1 해상도를 갖는 제1 리소그래피 기법 및 상기 제1 해상도보다 더 큰 제2 해상도를 갖는 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 있어서,
상기 IC의 레이아웃을 제공하는 단계 ― 상기 레이아웃은 IC 패턴들의 세트를 가짐 ― ;
상기 레이아웃으로부터 그래프를 도출하는 단계 ― 상기 그래프는 꼭짓점들 및 상기 꼭짓점들의 일부를 연결하는 에지들을 갖고, 상기 꼭짓점들은 상기 IC 패턴들을 나타내고, 상기 에지들은 상기 제2 해상도보다 더 작은 상기 IC 패턴들 사이의 공간을 나타냄 ― ;
상기 에지들을 적어도 2개 타입들로 분류하는 단계 ― 제1 타입은 상기 제1 해상도보다 작은 간격을 나타내고, 제2 타입은 상기 제1 해상도 이상이지만 상기 제2 해상도보다는 작은 간격을 나타냄 ― ; 및
상기 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계
를 포함하며,
상기 제1 서브세트에 대응하는 IC 패턴들은 상기 제1 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝되고, 상기 제2 서브세트에 대응하는 IC 패턴들은 상기 제2 리소그래피 기법을 사용하여 상기 웨이퍼 상에 패터닝되고, 상기 도출하는 단계, 상기 분류하는 단계, 및 상기 분해하는 단계 중 적어도 하나는 컴퓨터화된 IC 툴에 의해 수행되는 것인, 집적 회로(IC)를 제조하는 방법.
실시예 19. 실시예 18에 있어서, 상기 분류하는 단계 이후에,
상기 제1 타입의 에지들에 의해 연결되는 모든 꼭짓점들에 색상 X 및 Y를 할당하는 단계를 더 포함하고,
상기 제1 타입의 공통 에지에 의해 연결된 2개의 꼭짓점들에는 상이한 색상들이 할당되는 것인, 집적 회로(IC)를 제조하는 방법.
실시예 20. 실시예 19에 있어서, 상기 색상 X 및 Y를 할당하는 단계 이후에,
동일한 색상 X 또는 동일한 색상 Y를 할당받고 상기 제2 타입의 에지에 의해 직접 연결되는 꼭짓점들의 모든 쌍에, 색상 A를 할당하는 단계;
상기 제1 타입의 에지에 의해 직접 연결된 2개의 꼭짓점들에 상이한 색상들을 할당하는 단계,
상기 제2 타입의 에지에 의해 색상 B를 갖는 꼭짓점들에 직접 연결된 꼭짓점에 색상 A를 할당하는 단계, 및
상기 제2 타입의 에지에 의해 색상 A를 갖는 꼭짓점에 직접 연결된 꼭짓점에 색상 A 또는 색상 B를 할당하는 단계
를 수행함으로써, 색상 A 및 색상 B로 나머지 꼭짓점들을 점진적으로(progressively) 채색하는 단계; 및
색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 상기 제2 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법.
Claims (10)
- 제1 리소그래피 기법 및 상기 제1 리소그래피 기법과 상이한 제2 리소그래피 기법으로 집적 회로(IC, integrated circuit)를 제조하는 방법에 있어서,
상기 IC의 레이아웃을 제공하는 단계 ― 상기 레이아웃은 IC 패턴들의 세트를 가짐 ― ;
상기 레이아웃으로부터 그래프를 도출하는 단계 ― 상기 그래프는 꼭짓점들 및 상기 꼭짓점의 일부를 연결하는 에지들을 갖고, 상기 꼭짓점들은 상기 IC 패턴들을 나타내고, 상기 에지들은 적어도 2개의 타입들로 분류되고, 제1 타입의 에지들은 상기 제1 리소그래피 기법 및 상기 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결하고, 제2 타입의 에지들은 상기 제1 리소그래피 기법을 사용하여 동일한 프로세스에서 패터닝될 또는 상기 제1 리소그래피 기법 및 상기 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결함 ― ; 및
컴퓨터화된 IC 툴을 사용하여, 상기 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는(decomposing) 단계 ― 상기 제1 서브세트에 대응하는 IC 패턴들은 상기 제1 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝되고, 상기 제2 서브세트에 대응하는 IC 패턴들은 상기 제2 리소그래피 기법을 사용하여 상기 웨이퍼 상에 패터닝됨 ―
를 포함하는, 집적 회로(IC)를 제조하는 방법. - 제1항에 있어서, 상기 도출하는 단계 이후에,
상기 제1 타입의 에지들에 의해 연결된 홀수개의 꼭짓점들에 의해 형성되는 루프가 존재하는지를 체크하는 단계; 및
그러한 루프가 존재하는 조건 하에, 상기 루프를 깨뜨리도록 상기 레이아웃을 변경하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법. - 제1항에 있어서, 상기 도출하는 단계 이후에,
상기 제1 타입의 에지들에 의해 연결된 모든 꼭짓점들에 색상 X 및 Y를 할당하는(assigning) 단계를 더 포함하고,
상기 제1 타입의 공통 에지에 의해 연결된 2개의 꼭짓점들에는 상이한 색상들이 할당되는 것인, 집적 회로(IC)를 제조하는 방법. - 제3항에 있어서, 상기 색상 X 및 Y를 할당하는 단계 이후에,
상기 제1 타입의 에지들을 통해 서로 연결된 꼭짓점들의 네트워크를 식별하는 단계;
제1 쌍은 동일한 색상 X를 할당받고 상기 제2 타입의 에지에 의해 직접 연결되며, 제2 쌍은 동일한 색상 Y를 할당받고 상기 제2 타입의 다른 에지에 의해 직접 연결되도록, 상기 네트워크의 꼭짓점들의 2개의 쌍들이 존재하는지를 체크하는 단계; 및
그러한 2개의 쌍들이 존재하는 조건 하에, 그러한 2개 쌍들을 방지하도록 상기 레이아웃을 변경하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법. - 제3항에 있어서, 상기 색상 X 및 Y를 할당하는 단계 이후에,
동일한 색상 X 또는 동일한 색상 Y를 할당받고 상기 제2 타입의 에지에 의해 직접 연결되는 꼭짓점들의 모든 쌍에, 초기에 색상 A를 할당하는 단계; 및
색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법. - 제5항에 있어서, 상기 초기에 색상 A를 할당하는 단계 이후에,
색상 A 또는 B로 채색되지(colored) 않고 상기 제1 타입의 에지에 의해 직접 색상 A를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 색상 B를 할당하는 단계;
상기 색상 B를 할당하는 단계 이후에, 색상 A 또는 B로 채색되지 않고 상기 제1 또는 제2 타입의 에지에 의해 직접 색상 B를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 후속하여 색상 A를 할당하는 단계;
상기 그래프의 꼭짓점들의 나머지에, 상기 색상 B를 할당하는 단계 및 상기 후속하여 색상 A를 할당하는 단계를 반복하는 단계; 및
색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 상기 제2 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법. - 제1항에 있어서, 상기 도출하는 단계 이후에,
상기 제2 타입의 에지에 의해 연결된 꼭짓점들의 쌍을 위치시키는 단계;
상기 제1 타입의 에지들만을 통한 상기 꼭짓점들의 쌍 사이의 경로가 존재하는지를 체크하는 단계;
그러한 경로가 존재하고, 상기 경로 상에 상기 제1 타입의 에지들의 개수가 짝수인 조건 하에, 상기 꼭짓점들의 쌍에 초기에 색상 A를 할당하는 단계; 및
상기 색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법. - 제7항에 있어서, 상기 초기에 색상 A를 할당하는 단계 이후에,
색상 A 또는 B로 채색되지 않고 상기 제1 타입의 에지에 의해 직접 색상 A를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 색상 B를 할당하는 단계;
상기 색상 B를 할당하는 단계 이후에, 색상 A 또는 B로 채색되지 않고 상기 제1 타입 또는 제2 타입의 에지에 의해 직접 색상 B를 갖는 꼭짓점들에 연결되는 모든 꼭짓점들에, 후속하여 색상 A를 할당하는 단계;
상기 그래프의 나머지 꼭짓점들에, 상기 색상 B를 할당하는 단계 및 상기 후속하여 색상 A를 할당하는 단계를 반복하는 단계; 및
색상 A를 갖는 꼭짓점들을 상기 제1 서브세트에, 그리고 색상 B를 갖는 꼭짓점들을 상기 제2 서브세트에 배치하는 단계
를 더 포함하는, 집적 회로(IC)를 제조하는 방법. - 제1 리소그래피 기법 및 상기 제1 리소그래피 기법보다 더 낮은 해상도를 갖는 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 있어서,
상기 IC의 레이아웃을 제공하는 단계 ― 상기 레이아웃은 IC 패턴들의 세트를 가짐 ― ;
꼭짓점들로 상기 IC 패턴들을 나타내고, 대응 꼭짓점들을 연결하는 에지들로 IC 패턴들 사이의 간격을 나타냄으로써, 상기 레이아웃으로부터 그래프를 도출하는 단계;
상기 에지들을 2개 타입들로 분류하는 단계 ― 제1 타입의 에지들은 상기 제1 리소그래피 기법 및 상기 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결하고, 제2 타입의 에지들은 상기 제1 리소그래피 기법을 사용하여 동일한 프로세스에서 패터닝되거나 또는 상기 제1 리소그래피 기법 및 상기 제2 리소그래피 기법으로 개별적으로 패터닝될 2개의 꼭짓점들을 연결함 ― ; 및
상기 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계
를 포함하며,
상기 제1 서브세트에 대응하는 IC 패턴들은 상기 제1 리소그래피 기법을 사용하여 제1 에칭 마스크를 형성하기 위해 웨이퍼 상에 패터닝되고, 상기 제2 서브세트에 대응하는 IC 패턴들은 상기 제2 리소그래피 기법을 사용하여 제2 에칭 마스크를 형성하기 위해 상기 웨이퍼 상에 패터닝되고, 상기 제1 에칭 마스크 및 제2 에칭 마스크는 집합적으로 상기 IC 패턴들을 상기 웨이퍼 상에 전사하는 것인, 집적 회로(IC)를 제조하는 방법. - 제1 해상도를 갖는 제1 리소그래피 기법 및 상기 제1 해상도보다 더 큰 제2 해상도를 갖는 제2 리소그래피 기법으로 집적 회로(IC)를 제조하는 방법에 있어서,
상기 IC의 레이아웃을 제공하는 단계 ― 상기 레이아웃은 IC 패턴들의 세트를 가짐 ― ;
상기 레이아웃으로부터 그래프를 도출하는 단계 ― 상기 그래프는 꼭짓점들 및 상기 꼭짓점들의 일부를 연결하는 에지들을 갖고, 상기 꼭짓점들은 상기 IC 패턴들을 나타내고, 상기 에지들은 상기 제2 해상도보다 더 작은 상기 IC 패턴들 사이의 공간을 나타냄 ― ;
상기 에지들을 적어도 2개 타입들로 분류하는 단계 ― 제1 타입은 상기 제1 해상도보다 작은 간격을 나타내고, 제2 타입은 상기 제1 해상도 이상이지만 상기 제2 해상도보다는 작은 간격을 나타냄 ― ; 및
상기 꼭짓점들을 제1 서브세트 및 제2 서브세트로 분해하는 단계
를 포함하며,
상기 제1 서브세트에 대응하는 IC 패턴들은 상기 제1 리소그래피 기법을 사용하여 웨이퍼 상에 패터닝되고, 상기 제2 서브세트에 대응하는 IC 패턴들은 상기 제2 리소그래피 기법을 사용하여 상기 웨이퍼 상에 패터닝되고, 상기 도출하는 단계, 상기 분류하는 단계, 및 상기 분해하는 단계 중 적어도 하나는 컴퓨터화된 IC 툴에 의해 수행되는 것인, 집적 회로(IC)를 제조하는 방법.
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| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant |