KR20000056314A - 오피씨를 선택적으로 이용하는 시모스 트랜지스터의 제조방법 - Google Patents

오피씨를 선택적으로 이용하는 시모스 트랜지스터의 제조방법 Download PDF

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Abstract

포토마스크상의 OPC(Optical Proximity Effect Correction)를 이용하여 게이트 전극의 CD를 선택적으로 보정하는 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터의 제조 방법에 관하여 개시한다. 본 발명에서는 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 높은 제1 타입의 트랜지스터와, 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮은 제2 타입의 트랜지스터를 구비한 CMOS 트랜지스터를 제조하기 위하여, 상기 제1 타입의 트랜지스터에서 활성 영역과 필드 영역과의 경계 부근에서 형성되는 게이트 전극의 CD보다 상기 제2 타입의 트랜지스터에서 활성 영역과 필드 영역과의 경계 부근에서 형성되는 게이트 전극의 CD를 크게 형성하도록, 상기 제1 타입의 트랜지스터 및 제2 타입의 트랜지스터중 선택된 어느 하나에서만 OPC(optical proximity effect correction) 보정을 행한 포토마스크를 사용하여 CMOS 트랜지스터의 게이트 전극을 형성한다.

Description

오피씨를 선택적으로 이용하는 시모스 트랜지스터의 제조 방법 {Method of manufacturing CMOS transistor selectively using OPC}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 반도체 칩 내부 회로의 트랜지스터 폭이 점차 작아지고 있다. 이와 같이 작은 폭을 가지는 트랜지스터는 비교적 큰 폭을 가지는 트랜지스터와는 다른 특성을 나타낸다. 이와 같이 다른 특성을 나타내는 이유는 여러 가지가 있으나, 그중에서 가장 큰 원인은 활성 영역과 필드 영역이 만나는 부분에서 게이트 전극의 CD(Critical Dimension)가 변하기 때문이다.
이와 같이 게이트 전극의 CD가 변하게 되면, 트랜지스터의 전기적 특성이 변하게 되어 이를 보정할 필요가 있다.
본 발명의 목적은 활성 영역과 필드 영역과의 경계 부근에서의 전기적 특성 변화를 효율적인 방법으로 보상할 수 있는 CMOS 트랜지스터의 제조 방법을 제공하는 것이다.
도 1a 및 도 1b는 채널 영역에서의 도핑 농도 변화에 따른 전기적 특성 변화를 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 필드 영역과 활성 영역이 만나는 부위에서 게이트 전극의 CD가 작아지는 경우를 설명하기 위한 것으로, 포토마스크 패턴과 이를 사용하여 실제 웨이퍼상에 구현된 패턴을 각각 나타낸다.
도 3a 및 도 3b는 활성 영역과 필드 영역의 경계면에서 게이트 전극의 CD가 작아지는 현상을 방지하기 위하여 OPC(optical proximity effect correction)에 의하여 보정된 포토마스크 패턴과 이를 사용하여 실제 웨이퍼상에 구현된 패턴을 각형성한 결과를 나타낸다.
도 4a 및 도 4b는 각각 게이트 전극 형성을 위한 포토마스크 패턴을 OPC에 의하여 보정한 경우 NMOS 트랜지스터에서의 협폭 효과를 나타낸 것이다.
도 5a 및 도 5b는 각각 게이트 전극 형성을 위한 포토마스크 패턴을 OPC에 의하여 보정한 경우 PMOS 트랜지스터에서의 협폭 효과를 나타낸 것이다.
도 6a 및 도 6b는 본 발명의 바람직한 실시예에 따른 CMOS 트랜지스터 제조 방법에서 게이트 전극 형성을 위한 포토리소그래피 공정시 사용되는 포토마스크의 일부 구성을 도시한 것이다.
도 7a 및 도 7b는 도 6a에 도시한 바와 같은 NMOS 게이트 전극 패턴 및 도 6b에 도시한 바와 같은 PMOS 게이트 전극 패턴을 함께 갖추고 있는 포토마스크를 사용하여 웨이퍼상에 게이트 전극 패턴을 구현한 결과를 나타낸다.
상기 목적을 달성하기 위하여, 본 발명은 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 높은 제1 타입의 트랜지스터와, 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮은 제2 타입의 트랜지스터를 구비한 CMOS 트랜지스터의 제조 방법에 있어서, 상기 제1 타입의 트랜지스터에서 활성 영역과 필드 영역과의 경계 부근에서 형성되는 게이트 전극의 CD보다 상기 제2 타입의 트랜지스터에서 활성 영역과 필드 영역과의 경계 부근에서 형성되는 게이트 전극의 CD를 크게 형성하도록, 상기 제1 타입의 트랜지스터 및 제2 타입의 트랜지스터중 선택된 어느 하나에서만 OPC(optical proximity effect correction) 보정을 행한 포토마스크를 사용하여 CMOS 트랜지스터의 게이트 전극을 형성하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법을 제공한다.
상기 제1 타입은 NMOS 및 PMOS중에서 선택되는 어느 하나이고, 상기 제2 타입은 나머지 다른 하나이다.
상기 포토마스크는 OPC에 의한 보정을 행하지 않은 상기 제1 타입의 트랜지스터 형성용 게이트 전극 패턴과, OPC에 의한 보정을 행한 상기 제2 타입의 트랜지스터 형성용 게이트 전극 패턴을 구비한다.
본 발명에 의하면, NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 채널 영역에서 도핑 농도 변화가 서로 다른 경우, NMOS 트랜지스터 및 PMOS 트랜지스터에서 OPC 보정을 선택적으로 행한 포토마스크를 사용함으로써, NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 전기적 특성을 보완할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 및 도 1b는 채널 영역에서의 도핑 농도 변화에 따른 전기적 특성 변화를 설명하기 위한 단면도들이다.
구체적으로, 도 1a는 반도체 기판(10)에서 필드 영역(12)에 의하여 한정된 소자 분리 영역에 도판트 주입층(14)을 형성함으로써 반도체 기판(10)의 소자 분리 영역에서의 도핑 농도가 활성 영역(A)에서의 도핑 농도보다 큰 경우를 도시한 것이다. 일반적으로, 반도체 소자를 제조할 때 각각의 트랜지스터를 분리시키기 위하여 필드 산화막을 두껍게 형성하거나 반도체 기판을 깊이 파서 각각의 트랜지스터간의 거리를 길게 하는 데, 소자 분리 특성을 더욱 강화시키기 위하여 소자 분리 영역에서의 불순물 농도를 강화시켜주기도 한다. 도 1a는 이와 같이 소자 분리 영역에서의 불순물 농도를 강화시킨 경우를 도시한 것이다.
이 경우에는 반도체 기판(10)의 소자 분리 영역에서의 도핑 농도가 활성 영역(A)에서의 도핑 농도보다 높기 때문에 반도체 소자 제조 공정중 수반되는 후속 열처리 공정에 의하여 소자 분리 영역의 도판트 주입층(14)으로부터 활성 영역(A)으로 도판트가 화살표(C) 방향으로 확산되어, 게이트 전극층(16) 아래에서 소자 분리 영역과 활성 영역(A)이 만나는 채널 영역(B)에서는 도판트 농도가 증가하게 된다.
도 1b는 반도체 기판(20)에서 필드 영역(22)에 의하여 한정된 소자 분리 영역에서 도판트 농도를 강화시키지 않은 경우를 도시한 것이다. 이 경우는, 활성 영역(E)에서 채널 이온 주입에 의하여 도판트 주입층(24)이 형성되어 채널 부위의 도핑 농도가 소자 분리 영역의 도핑 농도보다 높아진다. 따라서, 반도체 소자 제조 공정중 수반되는 후속 열처리 공정에 의하여 활성 영역(E)에 형성된 도판트 주입층(24)으로부터 소자 분리 영역으로 도판트가 화살표(G) 방향으로 확산되어, 게이트 전극층(26) 아래에서 소자 분리 영역과 활성 영역(E)이 만나는 채널 영역(F)에서는 도판트 농도가 감소하게 된다.
도 1a의 경우와 같이 채널 부위의 도핑 농도가 높아지면 스레숄드 전압(Vth)이 증가하고, 포화 드레인 전류(Idsat)는 감소한다. 반면, 도 1b의 경우와 같이 채널 부위의 도핑 농도가 감소되면 Vth가 감소하고 Idsat는 증가한다.
도 2a 및 도 2b와 도 3a 및 도 3b는 각각 게이트 전극층의 CD(Critical Dimension) 변화에 따른 전기적 특성 변화를 설명하기 위한 평면도들이다.
구체적으로, 도 2a 및 도 2b는 필드 영역과 활성 영역이 만나는 부위에서 게이트 전극층의 CD가 작아지는 경우를 설명하기 위한 것으로, 도 2a는 활성 영역(30)과 필드 영역(32)이 만나는 부위에 걸쳐서 게이트 전극 패턴(34)이 형성되어 있는 포토마스크를 도시한 것이고, 도 2b는 도 2a의 포토마스크를 이용하여 웨이퍼상에서 활성 영역(30a)과 필드 영역(32a)에 걸쳐서 형성된 게이트 전극(34a)을 나타낸다.
이 경우에는 도 2b에 도시한 바와 같이 웨이퍼상의 활성 영역(34a)과 필드 영역(32a)과의 경계면에서 단차에 의하여 게이트 전극(34a)의 CD가 작아지는 현상이 나타난다.
이와 같이, 활성 영역(30a)과 필드 영역(32a)과의 경계면에서 게이트 전극(34a)의 CD가 작아지면 Vth가 감소하고, Idsat은 증가한다.
도 3a 및 도 3b는 활성 영역과 필드 영역의 경계면에서 게이트 전극의 CD가 작아지는 현상을 방지하기 위하여 포토마스크상에서 OPC(optical proximity effect correction)에 의하여 게이트 전극의 CD를 보정한 경우를 설명하기 위한 것이다. 구체적으로, 도 3a는 포토마스크상의 게이트 전극 패턴으로서 활성 영역(30)과 필드 영역(32)이 만나는 부위에서 OPC에 의하여 패턴의 폭을 크게 보정한 게이트 전극 패턴(36)을 구비한 포토마스크를 나타내고, 도 3b는 도 3a의 포토마스크를 이용하여 웨이퍼상에 게이트 전극(36a)을 활성 영역(30a)과 필드 영역(32a)에 걸치도록 형성한 결과를 나타낸다.
OPC에 의하여 보정된 도 3a의 포토마스크를 사용하여 패터닝한 결과, 도 3b에 도시한 바와 같이 상기 게이트 전극(36a)은 활성 영역(34a)과 필드 영역(32a)과의 경계면에서 게이트 전극(36a)의 CD가 커지게 된다.
이와 같이, 활성 영역(30a)과 필드 영역(32a)과의 경계면에서 게이트 전극(36a)의 CD가 커지면 Vth가 증가하고, Idsat은 감소한다.
상기한 바와 같이 활성 영역과 필드 영역과의 경계면에서 도핑 농도 및 CD 차이에 의하여 전기적 특성이 변하는 현상은 모두 트랜지스터의 폭에 관계없이 나타나는 현상이다. 그러나, 반도체 소자가 고집적화되어 트랜지스터의 폭이 작아질수록 전체 폭에서 필드 영역과 활성 영역의 경계면이 차지하는 정도가 커지므로, 그에 따른 효과가 증폭되어 전기적 특성의 변화는 더욱 심화된다.
한편, n-채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 p-채널 MOSFET가 결합되어 있는 CMOS (Complementary Metal Oxide Semiconductor) 트랜지스터를 제조하는 데 있어서, 앞서 언급한 바와 같은 소자 분리 영역과 채널 영역과의 도핑 농도차가 n-채널 MOS(NMOS) 소자 및 p-채널 MOS(PMOS) 소자간에 서로 다르게 될 수 있다.
예를 들면, NMOS는 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑농도보다 높고, PMOS는 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮은 경우가 있다. 이 경우에, NMOS에서는 후속 열처리에 의하여 채널 영역 내에서의 도핑 농도가 높아져서 Vth는 증가하고, Idsat은 감소한다. 반대로, PMOS에서는 채널 영역 내에서의 도핑 농도가 낮아져서 Vth는 감소하고, Idsat은 증가한다.
상기와 같은 현상이 나타나는 경우에, 현재까지는 NMOS 및 PMOS중 어느 한쪽의 효과만을 보상하는 방향으로 OPC를 이용하여 CMOS 트랜지스터 전체의 포토마스크를 보정함으로써, NMOS 및 PMOS에서 동일한 조건으로 게이트 전극의 CD를 조절하였다.
즉, NMOS는 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑농도보다 높고 PMOS는 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮은 상태에 있는 CMOS 트랜지스터에서, NMOS에서의 Vth증가 및 Idsat감소 효과를 보상하기 위하여 활성 영역과 필드 영역이 만나는 부분에서 OPC에 의한 보정을 행하지 않은 포토마스크를 이용하여 CMOS 트랜지스터의 게이트 전극을 형성한 경우에, NMOS에서는 활성 영역과 채널 영역의 경계면에서 게이트 전극의 CD가 감소되므로 채널 영역 내에서의 도핑 농도 증가에 따른 Vth증가 및 Idsat감소는 보상될 수 있으나, PMOS에서는 채널 영역 내에서의 도핑 농도가 낮아지는 효과에 게이트 전극의 CD가 감소되는 결과가 더해져서 Vth가 크게 감소하고 Idsat또는 오프 커런트(off current)가 크게 증가한다.
반대로, PMOS에서의 Vth감소 및 Idsat증가 효과를 보상하기 위하여 활성 영역과 필드 영역이 만나는 부분이 OPC에 의하여 보정된 포토마스크를 이용하여 CMOS 트랜지스터의 게이트 전극을 형성한 경우에, PMOS에서는 활성 영역과 채널 영역의 경계면에서 게이트 전극의 CD가 증가되므로 채널 영역 내에서의 도핑 농도 감소에 따른 Vth감소 및 Idsat증가는 보상될 수 있으나, NMOS에서는 채널 영역 내에서의 도핑 농도가 증가되는 효과에 게이트 전극의 CD가 증가되는 결과가 더해져서 Vth가 크게 증가하고 Idsat가 감소되는 결과가 얻어진다.
상기한 바와 같은 효과는 트랜지스터의 폭이 작아질수록 더욱 증폭되어 나타난다. 따라서, 큰 폭을 가지고 있는 트랜지스터와 작은 폭을 가지고 있는 트랜지스터간의 전기적 특성 차이를 나타내는 협폭 효과(narrow width effect)가 더 심해지게 된다.
도 4a 및 도 4b는 각각 게이트 전극 형성을 위한 포토마스크 패턴을 OPC에 의하여 보정한 경우 NMOS 트랜지스터에서의 협폭 효과를 나타낸 것이다. 여기서, 도 4a는 채널 길이가 0.35μm인 NMOS에서의 Vth특성을 나타내고, 도 4b는 채널 길이가 0.35μm인 NMOS에서의 Idsat특성을 나타낸다.
도 5a 및 도 5b는 각각 게이트 전극 형성을 위한 포토마스크 패턴을 OPC에 의하여 보정한 경우 PMOS 트랜지스터에서의 협폭 효과를 나타낸 것이다. 여기서, 도 5a는 채널 길이가 0.35μm인 PMOS에서의 Vth특성을 나타내고, 도 4b는 채널 길이가 0.35μm인 PMOS에서의 Idsat특성을 나타낸다.
도 4a 및 도 4b와 도 5a 및 도 5b의 결과로부터, NMOS 및 PMOS중 어느 하나에서 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 높고, NMOS 및 PMOS중 다른 하나에서 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮은 경우, 활성 영역과 필드 영역의 경계면에서 게이트 전극의 CD 차이가 발생되는 현상에 의하여 NMOS 및 PMOS중 어느 하나에 있어서 협폭 효과를 크게 하는 현상이 발생되는 것을 알 수 있다.
이와 같은 현상이 발생되면 협폭 트랜지스터에서 Vth가 증가하고 Idsat이 크게 감소하거나, 또는 Vth가 감소하고 Idsat및 오프 커런트가 크게 증가하는 문제가 발생된다.
본 발명에서는 상기한 바와 같은 문제를 감안하여, OPC를 이용한 포토마스크를 사용하여 NMOS 및 PMOS에서 게이트 전극의 폭을 선택적으로 보정하는 방법에 의하여 CMOS 트랜지스터를 제조하는 방법을 제공하고자 한다.
본 실시예에서는 NMOS의 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 높고, PMOS의 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮은 경우를 예로 들어 설명한다.
도 6a 및 도 6b는 본 발명의 바람직한 실시예에 따른 CMOS 트랜지스터 제조 방법에서 게이트 전극 형성을 위한 포토리소그래피 공정시 사용되는 포토마스크의 일부 구성을 도시한 것으로서, 도 6a는 포토마스크중 NMOS 트랜지스터 영역을 도시한 것이고, 도 6b는 포토마스크중 PMOS 트랜지스터 영역을 도시한 것이다.
구체적으로 설명하면, CMOS 트랜지스터 형성을 위한 포토마스크중 NMOS 트랜지스터에 해당하는 부분에서는 도 6a에 도시한 바와 같이 활성 영역(130)과 필드 영역(132)과의 경계 부근에서 OPC에 의하여 보정을 행하지 않은 게이트 전극 패턴(134)을 갖추고 있다.
또한, CMOS 트랜지스터 형성을 위한 포토마스크중 PMOS 트랜지스터에 해당하는 부분에서는 도 6b에 도시한 바와 같이 활성 영역(150)과 필드 영역(152)과의 경계 부근에서 OPC(154a, 154b)에 의하여 보정을 행한 게이트 전극 패턴(154)을 갖추고 있다.
도 7a 및 도 7b는 도 6a에 도시한 바와 같은 NMOS 게이트 전극 패턴(134) 및 도 6b에 도시한 바와 같은 PMOS 게이트 전극 패턴(154)을 함께 갖추고 있는 포토마스크를 사용하여 웨이퍼상에 게이트 전극 패턴을 구현한 결과를 나타낸다. 구체적으로, 도 7a는 웨이퍼상의 NMOS 트랜지스터 영역에 해당하고, 도 7b는 웨이퍼상의 PMOS 트랜지스터 영역에 해당한다.
웨이퍼상의 NMOS 트랜지스터 영역에서는 OPC에 의한 보정이 없는 게이트 전극 패턴을 구비한 포토마스크에 의하여 웨이퍼상에 게이트 전극 패턴을 구현한 결과, 도 7a에 도시한 바와 같이 활성 영역(140)과 필드 영역(142)과의 경계 부근(144a, 144b)에서 단차에 의하여 CD가 감소된 게이트 전극(144)이 얻어진다.
따라서, NMOS에서는 채널 영역에서 도핑 농도가 증가됨으로써 야기될 수 있는 Vth증가 및 Idsat감소 현상은 도 7a에서와 같이 CD가 줄어든 게이트 전극(144)이 형성됨으로써 보상되어 NMOS에서의 Vth증가 및 Idsat감소 현상을 억제할 수 있다.
또한, 웨이퍼상의 PMOS 트랜지스터 영역에서는 OPC에 의하여 보정된 게이트 전극 패턴을 구비한 포토마스크에 의하여 웨이퍼상에 게이트 전극 패턴을 구현한 결과, 도 7b에 도시한 바와 같이 활성 영역(160)과 필드 영역(162)과의 경계 부근(164a, 164b)에서 OPC 보정에 의하여 CD가 증가된 게이트 전극(164)이 얻어진다.
따라서, PMOS에서는 채널 영역에서 도핑 농도가 감소됨으로써 야기될 수 있는 Vth감소 및 오프 커런트의 과도한 증가 현상은 도 7b에서와 같이 CD가 증가된 게이트 전극(144)이 형성됨으로써 보상되어 PMOS에서의 Vth감소 및 오프 커런트의 과도한 증가 현상을 억제할 수 있다.
상기 실시예에서는 NMOS의 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 높고, PMOS의 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮은 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다.
예를 들면, NMOS의 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮고, PMOS의 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 높은 경우에도 본 발명에 따른 방법을 적용할 수 있다. 이 경우에는, NMOS 트랜지스터 형성 영역에서는 도 6b에 도시한 바와 같이 OPC에 의한 보정을 행한 게이트 전극 패턴이 형성되고, PMOS 트랜지스터 형성 영역에서는 도 6a에 도시한 바와 같이 OPC 보정을 행하지 않은 게이트 전극 패턴이 형성된 포토마스크를 사용하여 웨이퍼상에 CMOS 트랜지스터의 게이트 전극을 형성함으로써, NMOS에서는 CD가 증가된 게이트 전극을 형성하고, PMOS에서는 CD가 감소된 게이트 전극을 형성한다.
상기한 바와 같이, 본 발명에 의하면 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 높은 제1 타입의 트랜지스터, 예를 들면 NMOS 트랜지스터와, 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮은 제2 타입의 트랜지스터, 예를 들면 PMOS 트랜지스터를 구비한 CMOS 트랜지스터를 제조하기 위하여, 상기 제1 타입의 트랜지스터 및 제2 타입의 트랜지스터에서 각각 OPC 보정을 선택적으로 행한 포토마스크를 사용하여 CMOS 트랜지스터의 게이트 전극을 형성함으로써, 상기 제1 타입의 트랜지스터에서의 활성 영역과 필드 영역과의 경계 부근에서 형성되는 게이트 전극의 CD보다 상기 제2 타입의 트랜지스터에서 활성 영역과 필드 영역과의 경계 부근에서 형성되는 게이트 전극의 CD를 크게 형성한다.
그 결과, 상기 제1 타입의 트랜지스터에서는 채널 영역에서 도핑 농도가 증가됨으로써 야기될 수 있는 Vth증가 및 Idsat감소 현상을 억제할 수 있고, 상기 제2 타입의 트랜지스터에서는 채널 영역에서 도핑 농도가 감소됨으로써 야기될 수 있는 Vth감소 및 오프 커런트의 과도한 증가 현상을 억제할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (3)

  1. 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 높은 제1 타입의 트랜지스터와, 소자 분리 영역에서의 도핑 농도가 채널 영역에서의 도핑 농도보다 낮은 제2 타입의 트랜지스터를 구비한 CMOS 트랜지스터의 제조 방법에 있어서,
    상기 제1 타입의 트랜지스터에서 활성 영역과 필드 영역과의 경계 부근에서 형성되는 게이트 전극의 CD보다 상기 제2 타입의 트랜지스터에서 활성 영역과 필드 영역과의 경계 부근에서 형성되는 게이트 전극의 CD를 크게 형성하도록, 상기 제1 타입의 트랜지스터 및 제2 타입의 트랜지스터중 선택된 어느 하나에서만 OPC(optical proximity effect correction) 보정을 행한 포토마스크를 사용하여 CMOS 트랜지스터의 게이트 전극을 형성하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 제1 타입은 NMOS 및 PMOS중에서 선택되는 어느 하나이고, 상기 제2 타입은 나머지 다른 하나인 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 포토마스크는 OPC에 의한 보정을 행하지 않은 상기 제1 타입의 트랜지스터 형성용 게이트 전극 패턴과, OPC에 의한 보정을 행한 상기 제2 타입의 트랜지스터 형성용 게이트 전극 패턴을 구비한 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
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