JPWO2010001507A1 - 半導体集積回路装置 - Google Patents

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Abstract

ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を防止可能な半導体集積回路のレイアウト構造を提供する。セルＡとセルＢは、セル境界線（Ｆ１）において隣接している。セル境界線（Ｆ１）までの間に他の配線領域が存在しない、メタル配線（ｍ４，ｍ６，ｍ７，ｍ９）の配線領域は、セル境界線（Ｆ１）を対称軸として実質的に線対称になるように、配置されている。一方、拡散領域のセル境界線（Ｆ１）側の辺（ｇ１，ｇ２，ｇ３，ｇ４）は、セル境界線（Ｆ１）に対して非対称である。

Description

本発明は、配線パターン寸法精度の向上に対して有効な半導体集積回路のレイアウト構造に関するものである。
微細化により配線幅の縮小化が進むに従い、光近接効果によって生じる配線幅の変動が無視できなくなっている。光近接効果とは、配線幅の仕上がり値が、近接する配線までの距離によって変動する現象である。光近接効果は、配線寸法の精度低下を招く。このため、配線間隔によっては、光近接効果の影響に起因して配線幅が規定値よりも縮小されてしまい、場合によっては断線する可能性がある。
そこで、ＯＰＣ（Optical Proximity effect Correction）による光近接効果の影響に対する補正が不可欠になっている。ＯＰＣとは、配線間隔によって生ずる配線幅の変動量を予測し、その変動量を相殺するように補正し、配線の仕上がり幅を一定に保持する技術である。
例えばポリシリコン配線の対策については、特許文献１に開示された技術が知られている。
特開平１０−３２２５３号公報
半導体集積回路の設計では、通常、ライブラリに登録されたスタンダードセルを配置することによって、レイアウト設計を行っている。この場合、あるセルのセル境界線に最も近いメタル配線に関しては、近接する配線までの距離は、隣接配置されたセルのレイアウト構造によって、異なることになる。
したがって、セル境界線に最も近いメタル配線に関しては、セルを配置した後に、近接する配線までの距離を確定させてから、ＯＰＣ補正を行う必要がある。そうしないと、特に６５ｎｍ以細のプロセスにおいて、セル境界線に最も近いメタル配線に関して光近接効果に起因して細りが生じ、断線する可能性が高まる。一方、セル配置後にＯＰＣ補正を行う場合には、ＯＰＣ補正のデータ量が増大するとともに、ＯＰＣ補正処理時間も長くなってしまう、という問題が生じる。
前記の問題に鑑み、本発明は、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を未然に防ぐことを可能にする半導体集積回路のレイアウト構造を提供することを目的とする。
本発明は、半導体集積回路装置として、セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、前記第１および第２のスタンダードセルにおいて、前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として実質的に線対称になるように、配置されているものである。
本発明によると、隣接する第１および第２のスタンダードセルにおいて、セル境界線までの間に他の配線領域が存在しない矩形の配線領域、言い換えると、セル境界線に最も近い配線領域が、セル境界線を対称軸として実質的に線対称になるように、配置されている。このため、セル境界線に最も近い配線領域に関して、近接する配線までの距離が、スタンダードセルを配置する前に、確定することになる。したがって、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
また、本発明は、半導体集積回路装置として、セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、前記第１および第２のスタンダードセルにおいて、前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として非対称になっており、所定長以下の間隔をつながっているものとみなしたとき、前記配線領域が、前記セル境界線を対称軸として実質的に線対称になっているものである。
本発明によると、隣接する第１および第２のスタンダードセルにおいて、セル境界線までの間に他の配線領域が存在しない配線領域が、所定長以下の間隔をつながっているものとみなしたとき、セル境界線を対称軸として実質的に線対称になるように、配置されている。このため、セル境界線に最も近い配線領域に関して、近接する配線までの距離が、スタンダードセルを配置する前に、確定することになる。したがって、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
以上のように本発明によると、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
図１は、第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図２は、第１の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図３は、第１の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図４は、第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図５は、第２の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図６は、第２の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図７は、第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図８は、第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図９は、第４の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 図１０は、セル境界線を備えたスタンダードセルの例である。 図１１は、図１０のようなスタンダードセルを用いたレイアウトデータの例である。 図１２は、セル境界線を備えたスタンダードセルの他の例である。 図１３は、図１２のようなスタンダードセルを用いたレイアウトデータの例である。 図１４は、セル境界線のないスタンダードセルを用いたレイアウトデータの例である。 図１５は、図１４のレイアウトデータにおけるセル境界線を示す図である。
符号の説明
Ｆ１ セル境界線
ｍ１ 電源配線
ｍ２ 接地配線
ｍ４，ｍ６，ｍ７，ｍ９ メタル配線
Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダミーパターン
ｄ１，ｄ２，ｄ３，ｄ４ 拡散領域
ｇ１，ｇ２，ｇ３，ｇ４ 拡散領域の辺
ｃ１，ｃ２，ｃ３，ｃ４ コンタクト
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線領域
Ｘ１，Ｘ２，Ｘ３，Ｘ４ 実質的な配線領域
ｔ 配線領域の間隔
以下、本発明の実施の形態について、図面を参照して説明する。
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図１の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。
セルＡとセルＢとは、セル構造が互いに異なっている。セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースには電源配線ｍ１から引き出されたメタル配線ｍ３，ｍ４により電源電圧が供給される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレインは共有されており、メタル配線ｍ５によってＮＭＯＳトランジスタＮ１のドレインと接続されている。このメタル配線ｍ５はセルＡの出力を構成する。ＮＭＯＳトランジスタＮ２のソースには接地配線ｍ２から引き出されたメタル配線ｍ６により接地電圧が供給される。このような構成により、セルＡは所定の回路機能を実現する。
同様に、セルＢには、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが配置されている。ＰＭＯＳトランジスタＰ３のソースに電源配線ｍ１から引き出されたメタル配線ｍ７により電源電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインはメタル配線ｍ８によってＮＭＯＳトランジスタＮ３のドレインと接続されている。このメタル配線ｍ８はセルＢの出力を構成する。ＮＭＯＳトランジスタＮ３のソースには接地配線ｍ２から引き出されたメタル配線ｍ９により接地電圧が供給される。このような構成により、セルＢも所定の回路機能を実現する。
ここで、セル境界線Ｆ１の近傍の配線領域に着目する。本実施形態では、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い（言い換えると、セル境界線Ｆ１までの間に他の配線領域が存在しない）メタル配線ｍ４，ｍ６，ｍ７，ｍ９の矩形の配線領域が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
すなわち、メタル配線ｍ４とメタル配線ｍ７とを対比したとき、それぞれの配線幅ｗ１，ｗ３が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ１，ｓ２が等しい。また、延びる長さ（セル境界線Ｆ１の方向における範囲）が実質的に等しい。また、メタル配線ｍ６とメタル配線ｍ９とを対比したとき、それぞれの配線幅ｗ２，ｗ４が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ３，ｓ４が等しい。また、延びる長さ（セル境界線Ｆ１の方向における範囲）が実質的に等しい。
図１の構成では、セル境界線Ｆ１に近い拡散領域のサイズが、セルＡとセルＢとで異なっている。すなわち、セルＡにおけるセル境界線Ｆ１に最も近い（言い換えると、セル境界線Ｆ１までの間に他の拡散領域が存在しない）拡散領域ｄ１，ｄ２のセル境界線Ｆ１側の辺ｇ１，ｇ２と、セルＢにおけるセル境界線Ｆ１に最も近い（言い換えると、セル境界線Ｆ１までの間に他の拡散領域が存在しない）拡散領域ｄ３，ｄ４のセル境界線Ｆ１側の辺ｇ３，ｇ４とが、セル境界線Ｆ１を対称軸として線対称でなく、非対称になっている。
このような構成では、従来の手法によると通常、セルＢにおいて、メタル配線ｍ７，ｍ９は、小さいサイズの拡散領域ｄ３，ｄ４に合わせて、短く形成されることになる。したがって、隣接するセルＡにおけるメタル配線ｍ４，ｍ６とは、セル境界線Ｆ１に関して線対称にはならない。
ところが本実施形態では、セル境界線Ｆ１に近い拡散領域のサイズがセルＡとセルＢとで異なっているにもかかわらず、セルＢにおけるメタル配線ｍ７，ｍ９を長く延ばして構成することによって、隣接するセルＡにおけるメタル配線ｍ４，ｍ６と、セル境界線Ｆ１に関して線対称になるようにしている。
これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
図２は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図２において、セルＡおよびセルＢの構成は、図１と同様である。そして図１と同様に、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近いメタル配線ｍ４，ｍ６，ｍ７，ｍ９の矩形の配線領域が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。一方、これら矩形の配線領域において、コンタクトの配置が、セル境界線Ｆ１に対して非対称になっている。
図２の構成では、コンタクトｃ１に対するメタル配線ｍ４のエクステンションｘ１に対して、コンタクトｃ３に対するメタル配線ｍ７のエクステンションｘ３を延ばすことによって、メタル配線ｍ４とメタル配線ｍ７とがセル境界線Ｆ１に関して線対称になるようにしている。また同様に、コンタクトｃ２に対するメタル配線ｍ６のエクステンションｘ２に対して、コンタクトｃ４に対するメタル配線ｍ９のエクステンションｘ４を延ばすことによって、メタル配線ｍ６とメタル配線ｍ９とがセル境界線Ｆ１に関して線対称になるようにしている。
図２の構成によっても、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
さらに、メタル配線の領域を伸張することによってメタル配線層の面積率を上げることができ、セル内でのメタル配線層の膜厚を均一に保つことができる。また、コンタクトに対するエクステンションを延ばすことによって、歩留まりが向上する。
図３は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図３において、セルＡの構成は、図１と異なっており、ＰＭＯＳトランジスタＰ２がなく、ＮＭＯＳトランジスタＮ１，Ｎ２がともにＰＭＯＳトランジスタＰ１と接続されている。
図３の構成では、セルＡのセル境界線Ｆ１近傍に、メタル配線のダミーパターンＤ１が配置されている。そして、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近いメタル配線Ｄ１，ｍ６，ｍ７，ｍ９の矩形の配線領域が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
従来の手法によると通常、セルＡにおいて、ダミーパターンＤ１は配置されていない。したがって、隣接するセルＢにおけるメタル配線ｍ７には、セル境界線Ｆ１に関して線対称になる配線領域が存在しないことになる。この場合、メタル配線ｍ７に関して、近接するメタル配線までの距離をセル内で確定することができない。
すなわち、図３のようにダミーパターンＤ１をセルＡに配置することによって、セル境界線Ｆ１近傍のメタル配線ｍ７に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
（第２の実施形態）
図４は第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図４の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。
セルＡとセルＢとは、セル構造が互いに異なっている。セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースは共有されており、電源配線ｍ１から引き出されたメタル配線ｍ３により電源電圧が供給される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレインはメタル配線ｍ４で接続され、さらにＮＭＯＳトランジスタＮ１，Ｎ２のドレインと接続されている。このメタル配線ｍ４はセルＡの出力を構成する。ＮＭＯＳトランジスタＮ１，Ｎ２のソースは共有されており、接地配線ｍ２から引き出されたメタル配線ｍ５により接地電圧が供給される。このような構成により、セルＡは所定の回路機能を実現する。
同様に、セルＢには、ＰＭＯＳトランジスタＰ３，Ｐ４とＮＭＯＳトランジスタＮ３，Ｎ４とが配置されている。ＰＭＯＳトランジスタＰ３，Ｐ４のソースは共有されており、電源配線ｍ１から引き出されたメタル配線ｍ７により電源電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインはメタル配線ｍ６によってＮＭＯＳトランジスタＮ３のドレインと接続されている。ＰＭＯＳトランジスタＰ４のドレインはメタル配線ｍ８によってＮＭＯＳトランジスタＮ４のドレインと接続されている。このメタル配線ｍ８はセルＢの出力を構成する。ＮＭＯＳトランジスタＮ３，Ｎ４のソースは共有されており、接地配線ｍ２から引き出されたメタル配線ｍ９により接地電圧が供給される。このような構成により、セルＢは所定の回路機能を実現する。
セルＡにおいて、メタル配線ｍ４は、セル境界線Ｆ１に近い辺ｅ１を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ１と、セル境界線Ｆ１に近い辺ｅ２を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ２とを含む。また、セルＢにおいてもセルＡと同様に、メタル配線ｍ６は、セル境界線Ｆ１に近い辺ｅ３を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ３と、セル境界線Ｆ１に近い辺ｅ４を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ４とを含む。配線領域Ｍ１，Ｍ２，Ｍ３，Ｍ４は、セル境界線Ｆ１に最も近い、言い換えると、セル境界線Ｆ１までの間に他の配線領域が存在しない、矩形の配線領域である。
そして本実施形態では、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い矩形の配線領域Ｍ１，Ｍ２，Ｍ３，Ｍ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
すなわち、配線領域Ｍ１と配線領域Ｍ３とを対比したとき、それぞれの配線幅ｗ１，ｗ３が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ１，ｓ２が等しい。また、セル境界線Ｆ１の方向に延びる長さ（すなわち辺ｅ１，ｅ３の長さ）と範囲が実質的に等しい。また、配線領域Ｍ２と配線領域Ｍ４とを対比したとき、それぞれの配線幅ｗ２，ｗ４が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ３，ｓ４が等しい。また、セル境界線Ｆ１の方向に延びる長さ（すなわち辺ｅ２，ｅ４の長さ）と範囲が実質的に等しい。
これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
図５は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図５において、セルＡの構成は、図４と異なっており、ＰＭＯＳトランジスタＰ２がなく、ＮＭＯＳトランジスタＮ１，Ｎ２がともにＰＭＯＳトランジスタＰ２と接続されている。
図５の構成では、セルＡのセル境界線Ｆ１近傍に、メタル配線のダミーパターンＤ１が配置されている。そして、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い、メタル配線Ｄ１の矩形の配線領域および配線領域Ｍ２，Ｍ３，Ｍ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
従来の手法によると通常、セルＡにおいて、ダミーパターンＤ１は配置されていない。したがって、隣接するセルＢにおける配線領域Ｍ３は、セル境界線Ｆ１に対して線対称となる配線領域が存在しないことになる。この場合、配線領域Ｍ３に関して、近接するメタル配線までの距離をセル内で確定することができない。
すなわち、図５のようにダミーパターンＤ１をセルＡに配置することによって、セル境界線Ｆ１近傍のメタル配線ｍ６の配線領域Ｍ３に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
図６は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図６において、セルＡおよびセルＢの構成は、図４と異なっている。
そして図６の構成においても、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い、ダミーパターンＤ１の矩形の配線領域、メタル配線ｍ５の矩形の配線領域Ｍ２、メタル配線ｍ６の矩形の配線領域Ｍ３、およびメタル配線ｍ８の矩形の配線領域Ｍ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
（第３の実施形態）
図７は第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図７の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。
セルＡとセルＢとは、セル構造が互いに異なっている。セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースは電源配線ｍ１から引き出されたメタル配線ｍ３，ｍ４により電源電圧が供給される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレインは共有されており、メタル配線ｍ５によってＮＭＯＳトランジスタＮ１のドレインと接続されている。このメタル配線ｍ５はセルＡの出力を構成する。ＮＭＯＳトランジスタＮ２のソースは接地配線ｍ２から引き出されたメタル配線ｍ６により接地電圧が供給される。このような構成により、セルＡは所定の回路機能を実現する。
同様に、セルＢには、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが配置されている。ＰＭＯＳトランジスタＰ３のソースには電源配線ｍ１から引き出されたメタル配線ｍ７により電源電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインはメタル配線ｍ８によってＮＭＯＳトランジスタＮ３のドレインと接続されている。このメタル配線ｍ８はセルＢの出力を構成する。ＮＭＯＳトランジスタＮ３のソースは接地配線ｍ２から引き出されたメタル配線ｍ９により接地電圧が供給される。このような構成により、セルＢは所定の回路機能を実現する。
また、セルＡにおいて、セル境界線Ｆ１に最も近いメタル配線ｍ４，ｍ６の間にダミーパターンＤ１，Ｄ２が配置されている。同様にセルＢにおいても、セル境界線Ｆ１に最も近いメタル配線ｍ７，ｍ９の間にダミーパターンＤ３，Ｄ４が配置されている。すなわち、図７の構成では、セル境界線Ｆ１に最も近い（セル境界線Ｆ１までの間に他の配線領域が存在しない）矩形の配線領域として、セルＡではメタル配線ｍ４，ｍ６およびダミーパターンＤ１，Ｄ２が、セルＢではメタル配線ｍ７，ｍ９およびダミーパターンＤ３，Ｄ４が、それぞれ配置されている。ダミーパターンＤ１，Ｄ２，Ｄ３，Ｄ４の幅ｗ５はそれぞれ等しく、また、セル境界線Ｆ１までの距離ｓ１，ｓ２，ｓ３，ｓ４もそれぞれ等しい。
そして本実施形態では、セルＡにおけるメタル配線ｍ４，ｍ６およびダミーパターンＤ１，Ｄ２と、セルＢにおけるメタル配線ｍ７，ｍ９およびダミーパターンＤ３，Ｄ４とが、セル境界線Ｆ１に対して実質的に線対称になるように、配置されている。
これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。また、ダミーパターンを配置することにより、メタル配線の領域を増大させることができるので、メタル配線層の面積率を調節することができ、セル内でのメタル配線層の膜厚を均一に保ち、歩留りを向上させることができる。
なお、ダミーパターンＤ１，Ｄ２，Ｄ３，Ｄ４は、入出力端子を構成するためのメタル配線であってもよい。
（第４の実施形態）
上述の各実施形態では、光近接効果による配線幅変動の大きさを予め予測できるように、隣接する２つのセルにおいて、セル境界線に最も近い矩形の配線領域を、セル境界線に対して線対称になるように配置するものとした。
ここで、配線領域が断続的に配置された構成であっても、その配線領域同士の間隔がごく微小である限り、光近接効果の面からみると、これらの配線領域は実質的には１つにつながったものとみなせることが分かっている。この点を鑑みると、配線領域自体がセル境界線に対して必ずしも線対称になっていなくても、上述の各実施形態と同様の作用効果が得られる構成があり得る。
すなわち、隣接する２つのセルにおいて、セル境界線と同一の方向に延び、かつ、セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、セル境界線を対称軸として非対称になっている。そして、所定長以下の間隔をつながっているものとみなしたとき、これら配線領域が、セル境界線を対称軸として実質的に線対称になっている。ここでの所定長とは、光近接効果の面において、実質的につながっているものとみなせる間隔の長さである。この構成では、配線領域自体はセル境界線に対して線対称になっていないものの、光近接効果の面からみると、配線領域が実質的に、セル境界線に対して線対称になるように配置されたことになる。よって、上述の各実施形態と同様に、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。
図８は第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図８の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。セルＡとセルＢの構成は、図７とほぼ同様である。ただし、図７と比べると、セルＢにおけるメタル配線ｍ７，ｍ９が長く延ばされており、かつ、その間に配置されたダミーパターンが１個のみ（ダミーパターンＤ３）となっている。
図８の構成では、配線領域の間隔ｔは、光近接効果の面からみて配線領域がつながったものとみなせる程度の所定長以下に、設定されている。図８では、間隔ｔは、配線幅ｗよりも小さくなっている。これにより、セル境界線Ｆ１の方向に延び、かつ、セル境界線Ｆ１までの間に他の配線領域が存在しない、実質的な配線領域Ｘ１，Ｘ２が配置されたことになる。配線領域Ｘ１では、メタル配線ｍ４，ｍ６およびダミーパターンＤ１，Ｄ２が配置されており、配線領域Ｘ２では、メタル配線ｍ７，ｍ９およびダミーパターンＤ３が配置されている。
そして、配線領域Ｘ１，Ｘ２は、セル境界線Ｆ１を対称軸として実質的に線対称になっている。すなわち、配線領域Ｘ１，Ｘ２は、幅はともにｗであり、セル境界線Ｆ１までの距離はともにｓである。
このような構成によっても、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。また、ダミーパターンを配置することにより、メタル配線の領域を増大させることができるので、メタル配線層の面積率を調節することができ、セル内でのメタル配線層の膜厚を均一に保ち、歩留りを向上させることができる。
なお、ダミーパターンＤ１，Ｄ２，Ｄ３は入出力端子を構成するためのメタル配線であってもよい。また、ダミーパターンＤ１，Ｄ２，Ｄ３は、メタル配線ｍ４，ｍ６，ｍ７，ｍ９のいずれかに接続させてもよい。
また、図８の構成では、実質的な配線領域Ｘ１，Ｘ２は、第１の方向において、セルＡおよびセルＢの全体にわたって形成されているが、その一部に形成されていてもかまわない。
図９は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図９では、セルＡおよびセルＢの構成は、上述した図３と同様である。図９の構成では、第１の方向に延び、かつ、セル境界線Ｆ１までの間に他の配線領域が存在しない、実質的な配線領域Ｘ３，Ｘ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、形成されている。すなわち、配線領域Ｘ３，Ｘ４は、幅はともにｗであり、セル境界線Ｆ１までの距離はともにｓである。ただし、配線領域Ｘ３，Ｘ４は第１の方向において、セルＡおよびセルＢの一部に形成されている。そして、配線領域Ｘ３ではダミーパターンＤ１，Ｄ２が間隔ｔで配置されており、配線領域Ｘ４ではメタル配線ｍ７が配置されている。また、メタル配線ｍ６，ｍ９の配線領域も、セル境界線Ｆ１に関して線対称になるように配置されている。
なお、上述の各実施形態では、配線領域がセル境界線に対して実質的に線対称になっているとは、幅、セル境界線までの距離、および、延びる長さが、実質的に等しい場合である。ここでの「実質的に等しい」とは、光近接効果の面からみて、隣接する配線に与える影響に差が生じない程度の違いは、許容することを意味する。
ここで、本願における「セル境界線」について、「スタンダードセル」と関連付けて補足説明を行う。
半導体集積回路の分野では、一般に、ライブラリに登録されたスタンダードセルを配置することによって、レイアウト設計を行う。スタンダードセルはそれぞれ、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップなどの各種の論理機能を有している。
スタンダードセルのレイアウトデータは、通常、図１０に示すセルＸのように、セル境界線を備えている。そしてレイアウト設計の際には、図１１に示すように、各セル（セルＸ，Ｙ，Ｚ）をセル境界線が接するように配置することによって、レイアウトデータを作成する。
ただし、セル境界線はレイアウト設計時の仮想的なものであって、最終的な半導体集積回路には存在しない。したがって、スタンダードセルのレイアウトデータにおいて、図１０に示すような位置にセル境界線を持たせる必要は必ずしもない。例えば、図１２に示すように、セル境界線を図１０よりも外側に設定し、図１３に示すように、隣り合うセルをオーバーラップさせて配置してもかまわない。あるいは、スタンダードセルのレイアウトデータにセル境界線を設けないようにし、図１４に示すように、各セルを隣接して配置することも可能である。
図１１のレイアウトの場合、セル境界線は、スタンダードセル自体のセル境界線の位置Ｘ１，Ｘ２の位置にある。また図１３のレイアウトの場合、隣り合うセルがオーバーラップして配置されており、スタンダードセルのセル境界線はその隣りのセル内に位置している。この場合、本願では、スタンダードセル自体のセル境界線の間にある位置Ｙ１，Ｙ２に、セル境界線があるものとみなす。また図１４のレイアウトの場合、スタンダードセル自体のセル境界線はないが、本願では、図１５に示すように、セル境界線は位置Ｚ１，Ｚ２にあるものとみなす。
すなわち本願では、半導体集積回路装置において、１個の論理機能を実現しているブロックを１つのスタンダードセルとみなす。ここで、「論理機能を実現しているブロック」とは、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップといった各種の論理機能を持った回路ブロックを指す。そして、論理機能を実現しているブロック同士が隣り合っているその境目に、セル境界線があるものとみなす。
「論理機能を実現しているブロック」すなわちスタンダードセルでは、信号線配線が、当該配線層において他のスタンダードセルと接続されておらず、独立している。例えば図１４に示すように、隣接配置されたセルＸ，Ｙ，Ｚは、信号線配線が互いに独立しており、セル同士では信号線は接続されていない。ただし、電源配線はセル同士で接続されている。すなわち、セル内信号線配線の構成を見ることによって、スタンダードセルの境目、すなわちセル境界線の位置を認識することができる。なお、セル同士を接続する信号線配線は、通常、セル内信号線配線の上層の配線層に形成される。
本発明では、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことが可能になるので、例えば、各種電子機器に搭載される半導体集積回路の歩留まり向上やコストダウン、開発期間短縮に有用である。
本発明は、配線パターン寸法精度の向上に対して有効な半導体集積回路のレイアウト構造に関するものである。
微細化により配線幅の縮小化が進むに従い、光近接効果によって生じる配線幅の変動が無視できなくなっている。光近接効果とは、配線幅の仕上がり値が、近接する配線までの距離によって変動する現象である。光近接効果は、配線寸法の精度低下を招く。このため、配線間隔によっては、光近接効果の影響に起因して配線幅が規定値よりも縮小されてしまい、場合によっては断線する可能性がある。
そこで、ＯＰＣ（Optical Proximity effect Correction）による光近接効果の影響に対する補正が不可欠になっている。ＯＰＣとは、配線間隔によって生ずる配線幅の変動量を予測し、その変動量を相殺するように補正し、配線の仕上がり幅を一定に保持する技術である。
例えばポリシリコン配線の対策については、特許文献１に開示された技術が知られている。
特開平１０−３２２５３号公報
半導体集積回路の設計では、通常、ライブラリに登録されたスタンダードセルを配置することによって、レイアウト設計を行っている。この場合、あるセルのセル境界線に最も近いメタル配線に関しては、近接する配線までの距離は、隣接配置されたセルのレイアウト構造によって、異なることになる。
したがって、セル境界線に最も近いメタル配線に関しては、セルを配置した後に、近接する配線までの距離を確定させてから、ＯＰＣ補正を行う必要がある。そうしないと、特に６５ｎｍ以細のプロセスにおいて、セル境界線に最も近いメタル配線に関して光近接効果に起因して細りが生じ、断線する可能性が高まる。一方、セル配置後にＯＰＣ補正を行う場合には、ＯＰＣ補正のデータ量が増大するとともに、ＯＰＣ補正処理時間も長くなってしまう、という問題が生じる。
前記の問題に鑑み、本発明は、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を未然に防ぐことを可能にする半導体集積回路のレイアウト構造を提供することを目的とする。
本発明は、半導体集積回路装置として、セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、前記第１および第２のスタンダードセルにおいて、前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として実質的に線対称になるように、配置されているものである。
本発明によると、隣接する第１および第２のスタンダードセルにおいて、セル境界線までの間に他の配線領域が存在しない矩形の配線領域、言い換えると、セル境界線に最も近い配線領域が、セル境界線を対称軸として実質的に線対称になるように、配置されている。このため、セル境界線に最も近い配線領域に関して、近接する配線までの距離が、スタンダードセルを配置する前に、確定することになる。したがって、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
また、本発明は、半導体集積回路装置として、セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、前記第１および第２のスタンダードセルにおいて、前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として非対称になっており、所定長以下の間隔をつながっているものとみなしたとき、前記配線領域が、前記セル境界線を対称軸として実質的に線対称になっているものである。
本発明によると、隣接する第１および第２のスタンダードセルにおいて、セル境界線までの間に他の配線領域が存在しない配線領域が、所定長以下の間隔をつながっているものとみなしたとき、セル境界線を対称軸として実質的に線対称になるように、配置されている。このため、セル境界線に最も近い配線領域に関して、近接する配線までの距離が、スタンダードセルを配置する前に、確定することになる。したがって、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
以上のように本発明によると、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 第１の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 第１の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 第２の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 第２の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 第４の実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。 セル境界線を備えたスタンダードセルの例である。 図１０のようなスタンダードセルを用いたレイアウトデータの例である。 セル境界線を備えたスタンダードセルの他の例である。 図１２のようなスタンダードセルを用いたレイアウトデータの例である。 セル境界線のないスタンダードセルを用いたレイアウトデータの例である。 図１４のレイアウトデータにおけるセル境界線を示す図である。
以下、本発明の実施の形態について、図面を参照して説明する。
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図１の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。
セルＡとセルＢとは、セル構造が互いに異なっている。セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースには電源配線ｍ１から引き出されたメタル配線ｍ３，ｍ４により電源電圧が供給される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレインは共有されており、メタル配線ｍ５によってＮＭＯＳトランジスタＮ１のドレインと接続されている。このメタル配線ｍ５はセルＡの出力を構成する。ＮＭＯＳトランジスタＮ２のソースには接地配線ｍ２から引き出されたメタル配線ｍ６により接地電圧が供給される。このような構成により、セルＡは所定の回路機能を実現する。
同様に、セルＢには、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが配置されている。ＰＭＯＳトランジスタＰ３のソースに電源配線ｍ１から引き出されたメタル配線ｍ７により電源電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインはメタル配線ｍ８によってＮＭＯＳトランジスタＮ３のドレインと接続されている。このメタル配線ｍ８はセルＢの出力を構成する。ＮＭＯＳトランジスタＮ３のソースには接地配線ｍ２から引き出されたメタル配線ｍ９により接地電圧が供給される。このような構成により、セルＢも所定の回路機能を実現する。
ここで、セル境界線Ｆ１の近傍の配線領域に着目する。本実施形態では、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い（言い換えると、セル境界線Ｆ１までの間に他の配線領域が存在しない）メタル配線ｍ４，ｍ６，ｍ７，ｍ９の矩形の配線領域が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
すなわち、メタル配線ｍ４とメタル配線ｍ７とを対比したとき、それぞれの配線幅ｗ１，ｗ３が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ１，ｓ２が等しい。また、延びる長さ（セル境界線Ｆ１の方向における範囲）が実質的に等しい。また、メタル配線ｍ６とメタル配線ｍ９とを対比したとき、それぞれの配線幅ｗ２，ｗ４が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ３，ｓ４が等しい。また、延びる長さ（セル境界線Ｆ１の方向における範囲）が実質的に等しい。
図１の構成では、セル境界線Ｆ１に近い拡散領域のサイズが、セルＡとセルＢとで異なっている。すなわち、セルＡにおけるセル境界線Ｆ１に最も近い（言い換えると、セル境界線Ｆ１までの間に他の拡散領域が存在しない）拡散領域ｄ１，ｄ２のセル境界線Ｆ１側の辺ｇ１，ｇ２と、セルＢにおけるセル境界線Ｆ１に最も近い（言い換えると、セル境界線Ｆ１までの間に他の拡散領域が存在しない）拡散領域ｄ３，ｄ４のセル境界線Ｆ１側の辺ｇ３，ｇ４とが、セル境界線Ｆ１を対称軸として線対称でなく、非対称になっている。
このような構成では、従来の手法によると通常、セルＢにおいて、メタル配線ｍ７，ｍ９は、小さいサイズの拡散領域ｄ３，ｄ４に合わせて、短く形成されることになる。したがって、隣接するセルＡにおけるメタル配線ｍ４，ｍ６とは、セル境界線Ｆ１に関して線対称にはならない。
ところが本実施形態では、セル境界線Ｆ１に近い拡散領域のサイズがセルＡとセルＢとで異なっているにもかかわらず、セルＢにおけるメタル配線ｍ７，ｍ９を長く延ばして構成することによって、隣接するセルＡにおけるメタル配線ｍ４，ｍ６と、セル境界線Ｆ１に関して線対称になるようにしている。
これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
図２は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図２において、セルＡおよびセルＢの構成は、図１と同様である。そして図１と同様に、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近いメタル配線ｍ４，ｍ６，ｍ７，ｍ９の矩形の配線領域が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。一方、これら矩形の配線領域において、コンタクトの配置が、セル境界線Ｆ１に対して非対称になっている。
図２の構成では、コンタクトｃ１に対するメタル配線ｍ４のエクステンションｘ１に対して、コンタクトｃ３に対するメタル配線ｍ７のエクステンションｘ３を延ばすことによって、メタル配線ｍ４とメタル配線ｍ７とがセル境界線Ｆ１に関して線対称になるようにしている。また同様に、コンタクトｃ２に対するメタル配線ｍ６のエクステンションｘ２に対して、コンタクトｃ４に対するメタル配線ｍ９のエクステンションｘ４を延ばすことによって、メタル配線ｍ６とメタル配線ｍ９とがセル境界線Ｆ１に関して線対称になるようにしている。
図２の構成によっても、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
さらに、メタル配線の領域を伸張することによってメタル配線層の面積率を上げることができ、セル内でのメタル配線層の膜厚を均一に保つことができる。また、コンタクトに対するエクステンションを延ばすことによって、歩留まりが向上する。
図３は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図３において、セルＡの構成は、図１と異なっており、ＰＭＯＳトランジスタＰ２がなく、ＮＭＯＳトランジスタＮ１，Ｎ２がともにＰＭＯＳトランジスタＰ１と接続されている。
図３の構成では、セルＡのセル境界線Ｆ１近傍に、メタル配線のダミーパターンＤ１が配置されている。そして、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近いメタル配線Ｄ１，ｍ６，ｍ７，ｍ９の矩形の配線領域が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
従来の手法によると通常、セルＡにおいて、ダミーパターンＤ１は配置されていない。したがって、隣接するセルＢにおけるメタル配線ｍ７には、セル境界線Ｆ１に関して線対称になる配線領域が存在しないことになる。この場合、メタル配線ｍ７に関して、近接するメタル配線までの距離をセル内で確定することができない。
すなわち、図３のようにダミーパターンＤ１をセルＡに配置することによって、セル境界線Ｆ１近傍のメタル配線ｍ７に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
（第２の実施形態）
図４は第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図４の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。
セルＡとセルＢとは、セル構造が互いに異なっている。セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースは共有されており、電源配線ｍ１から引き出されたメタル配線ｍ３により電源電圧が供給される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレインはメタル配線ｍ４で接続され、さらにＮＭＯＳトランジスタＮ１，Ｎ２のドレインと接続されている。このメタル配線ｍ４はセルＡの出力を構成する。ＮＭＯＳトランジスタＮ１，Ｎ２のソースは共有されており、接地配線ｍ２から引き出されたメタル配線ｍ５により接地電圧が供給される。このような構成により、セルＡは所定の回路機能を実現する。
同様に、セルＢには、ＰＭＯＳトランジスタＰ３，Ｐ４とＮＭＯＳトランジスタＮ３，Ｎ４とが配置されている。ＰＭＯＳトランジスタＰ３，Ｐ４のソースは共有されており、電源配線ｍ１から引き出されたメタル配線ｍ７により電源電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインはメタル配線ｍ６によってＮＭＯＳトランジスタＮ３のドレインと接続されている。ＰＭＯＳトランジスタＰ４のドレインはメタル配線ｍ８によってＮＭＯＳトランジスタＮ４のドレインと接続されている。このメタル配線ｍ８はセルＢの出力を構成する。ＮＭＯＳトランジスタＮ３，Ｎ４のソースは共有されており、接地配線ｍ２から引き出されたメタル配線ｍ９により接地電圧が供給される。このような構成により、セルＢは所定の回路機能を実現する。
セルＡにおいて、メタル配線ｍ４は、セル境界線Ｆ１に近い辺ｅ１を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ１と、セル境界線Ｆ１に近い辺ｅ２を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ２とを含む。また、セルＢにおいてもセルＡと同様に、メタル配線ｍ６は、セル境界線Ｆ１に近い辺ｅ３を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ３と、セル境界線Ｆ１に近い辺ｅ４を一辺とする矩形の配線領域（破線で囲まれた部分）Ｍ４とを含む。配線領域Ｍ１，Ｍ２，Ｍ３，Ｍ４は、セル境界線Ｆ１に最も近い、言い換えると、セル境界線Ｆ１までの間に他の配線領域が存在しない、矩形の配線領域である。
そして本実施形態では、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い矩形の配線領域Ｍ１，Ｍ２，Ｍ３，Ｍ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
すなわち、配線領域Ｍ１と配線領域Ｍ３とを対比したとき、それぞれの配線幅ｗ１，ｗ３が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ１，ｓ２が等しい。また、セル境界線Ｆ１の方向に延びる長さ（すなわち辺ｅ１，ｅ３の長さ）と範囲が実質的に等しい。また、配線領域Ｍ２と配線領域Ｍ４とを対比したとき、それぞれの配線幅ｗ２，ｗ４が等しく、セル境界線Ｆ１までのそれぞれの距離ｓ３，ｓ４が等しい。また、セル境界線Ｆ１の方向に延びる長さ（すなわち辺ｅ２，ｅ４の長さ）と範囲が実質的に等しい。
これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
図５は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図５において、セルＡの構成は、図４と異なっており、ＰＭＯＳトランジスタＰ２がなく、ＮＭＯＳトランジスタＮ１，Ｎ２がともにＰＭＯＳトランジスタＰ２と接続されている。
図５の構成では、セルＡのセル境界線Ｆ１近傍に、メタル配線のダミーパターンＤ１が配置されている。そして、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い、メタル配線Ｄ１の矩形の配線領域および配線領域Ｍ２，Ｍ３，Ｍ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
従来の手法によると通常、セルＡにおいて、ダミーパターンＤ１は配置されていない。したがって、隣接するセルＢにおける配線領域Ｍ３は、セル境界線Ｆ１に対して線対称となる配線領域が存在しないことになる。この場合、配線領域Ｍ３に関して、近接するメタル配線までの距離をセル内で確定することができない。
すなわち、図５のようにダミーパターンＤ１をセルＡに配置することによって、セル境界線Ｆ１近傍のメタル配線ｍ６の配線領域Ｍ３に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
図６は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図６において、セルＡおよびセルＢの構成は、図４と異なっている。
そして図６の構成においても、セル境界線Ｆ１と同じ方向に延び、かつ、セル境界線Ｆ１に最も近い、ダミーパターンＤ１の矩形の配線領域、メタル配線ｍ５の矩形の配線領域Ｍ２、メタル配線ｍ６の矩形の配線領域Ｍ３、およびメタル配線ｍ８の矩形の配線領域Ｍ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、配置されている。
これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。
（第３の実施形態）
図７は第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図７の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。
セルＡとセルＢとは、セル構造が互いに異なっている。セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースは電源配線ｍ１から引き出されたメタル配線ｍ３，ｍ４により電源電圧が供給される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレインは共有されており、メタル配線ｍ５によってＮＭＯＳトランジスタＮ１のドレインと接続されている。このメタル配線ｍ５はセルＡの出力を構成する。ＮＭＯＳトランジスタＮ２のソースは接地配線ｍ２から引き出されたメタル配線ｍ６により接地電圧が供給される。このような構成により、セルＡは所定の回路機能を実現する。
同様に、セルＢには、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが配置されている。ＰＭＯＳトランジスタＰ３のソースには電源配線ｍ１から引き出されたメタル配線ｍ７により電源電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインはメタル配線ｍ８によってＮＭＯＳトランジスタＮ３のドレインと接続されている。このメタル配線ｍ８はセルＢの出力を構成する。ＮＭＯＳトランジスタＮ３のソースは接地配線ｍ２から引き出されたメタル配線ｍ９により接地電圧が供給される。このような構成により、セルＢは所定の回路機能を実現する。
また、セルＡにおいて、セル境界線Ｆ１に最も近いメタル配線ｍ４，ｍ６の間にダミーパターンＤ１，Ｄ２が配置されている。同様にセルＢにおいても、セル境界線Ｆ１に最も近いメタル配線ｍ７，ｍ９の間にダミーパターンＤ３，Ｄ４が配置されている。すなわち、図７の構成では、セル境界線Ｆ１に最も近い（セル境界線Ｆ１までの間に他の配線領域が存在しない）矩形の配線領域として、セルＡではメタル配線ｍ４，ｍ６およびダミーパターンＤ１，Ｄ２が、セルＢではメタル配線ｍ７，ｍ９およびダミーパターンＤ３，Ｄ４が、それぞれ配置されている。ダミーパターンＤ１，Ｄ２，Ｄ３，Ｄ４の幅ｗ５はそれぞれ等しく、また、セル境界線Ｆ１までの距離ｓ１，ｓ２，ｓ３，ｓ４もそれぞれ等しい。
そして本実施形態では、セルＡにおけるメタル配線ｍ４，ｍ６およびダミーパターンＤ１，Ｄ２と、セルＢにおけるメタル配線ｍ７，ｍ９およびダミーパターンＤ３，Ｄ４とが、セル境界線Ｆ１に対して実質的に線対称になるように、配置されている。
これにより、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。また、ダミーパターンを配置することにより、メタル配線の領域を増大させることができるので、メタル配線層の面積率を調節することができ、セル内でのメタル配線層の膜厚を均一に保ち、歩留りを向上させることができる。
なお、ダミーパターンＤ１，Ｄ２，Ｄ３，Ｄ４は、入出力端子を構成するためのメタル配線であってもよい。
（第４の実施形態）
上述の各実施形態では、光近接効果による配線幅変動の大きさを予め予測できるように、隣接する２つのセルにおいて、セル境界線に最も近い矩形の配線領域を、セル境界線に対して線対称になるように配置するものとした。
ここで、配線領域が断続的に配置された構成であっても、その配線領域同士の間隔がごく微小である限り、光近接効果の面からみると、これらの配線領域は実質的には１つにつながったものとみなせることが分かっている。この点を鑑みると、配線領域自体がセル境界線に対して必ずしも線対称になっていなくても、上述の各実施形態と同様の作用効果が得られる構成があり得る。
すなわち、隣接する２つのセルにおいて、セル境界線と同一の方向に延び、かつ、セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、セル境界線を対称軸として非対称になっている。そして、所定長以下の間隔をつながっているものとみなしたとき、これら配線領域が、セル境界線を対称軸として実質的に線対称になっている。ここでの所定長とは、光近接効果の面において、実質的につながっているものとみなせる間隔の長さである。この構成では、配線領域自体はセル境界線に対して線対称になっていないものの、光近接効果の面からみると、配線領域が実質的に、セル境界線に対して線対称になるように配置されたことになる。よって、上述の各実施形態と同様に、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。
図８は第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図８の構成では、第１のスタンダードセルとしてのセルＡおよび第２のスタンダードセルとしてのセルＢが、第１の方向（図における縦方向）に延びるセル境界線Ｆ１において隣接している。セルＡとセルＢの構成は、図７とほぼ同様である。ただし、図７と比べると、セルＢにおけるメタル配線ｍ７，ｍ９が長く延ばされており、かつ、その間に配置されたダミーパターンが１個のみ（ダミーパターンＤ３）となっている。
図８の構成では、配線領域の間隔ｔは、光近接効果の面からみて配線領域がつながったものとみなせる程度の所定長以下に、設定されている。図８では、間隔ｔは、配線幅ｗよりも小さくなっている。これにより、セル境界線Ｆ１の方向に延び、かつ、セル境界線Ｆ１までの間に他の配線領域が存在しない、実質的な配線領域Ｘ１，Ｘ２が配置されたことになる。配線領域Ｘ１では、メタル配線ｍ４，ｍ６およびダミーパターンＤ１，Ｄ２が配置されており、配線領域Ｘ２では、メタル配線ｍ７，ｍ９およびダミーパターンＤ３が配置されている。
そして、配線領域Ｘ１，Ｘ２は、セル境界線Ｆ１を対称軸として実質的に線対称になっている。すなわち、配線領域Ｘ１，Ｘ２は、幅はともにｗであり、セル境界線Ｆ１までの距離はともにｓである。
このような構成によっても、セル境界線Ｆ１近傍のメタル配線に関して、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。このため、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができる。また、ダミーパターンを配置することにより、メタル配線の領域を増大させることができるので、メタル配線層の面積率を調節することができ、セル内でのメタル配線層の膜厚を均一に保ち、歩留りを向上させることができる。
なお、ダミーパターンＤ１，Ｄ２，Ｄ３は入出力端子を構成するためのメタル配線であってもよい。また、ダミーパターンＤ１，Ｄ２，Ｄ３は、メタル配線ｍ４，ｍ６，ｍ７，ｍ９のいずれかに接続させてもよい。
また、図８の構成では、実質的な配線領域Ｘ１，Ｘ２は、第１の方向において、セルＡおよびセルＢの全体にわたって形成されているが、その一部に形成されていてもかまわない。
図９は本実施形態に係る半導体集積回路装置の他の構成を示すレイアウト平面図である。図９では、セルＡおよびセルＢの構成は、上述した図３と同様である。図９の構成では、第１の方向に延び、かつ、セル境界線Ｆ１までの間に他の配線領域が存在しない、実質的な配線領域Ｘ３，Ｘ４が、セル境界線Ｆ１を対称軸として実質的に線対称になるように、形成されている。すなわち、配線領域Ｘ３，Ｘ４は、幅はともにｗであり、セル境界線Ｆ１までの距離はともにｓである。ただし、配線領域Ｘ３，Ｘ４は第１の方向において、セルＡおよびセルＢの一部に形成されている。そして、配線領域Ｘ３ではダミーパターンＤ１，Ｄ２が間隔ｔで配置されており、配線領域Ｘ４ではメタル配線ｍ７が配置されている。また、メタル配線ｍ６，ｍ９の配線領域も、セル境界線Ｆ１に関して線対称になるように配置されている。
なお、上述の各実施形態では、配線領域がセル境界線に対して実質的に線対称になっているとは、幅、セル境界線までの距離、および、延びる長さが、実質的に等しい場合である。ここでの「実質的に等しい」とは、光近接効果の面からみて、隣接する配線に与える影響に差が生じない程度の違いは、許容することを意味する。
ここで、本願における「セル境界線」について、「スタンダードセル」と関連付けて補足説明を行う。
半導体集積回路の分野では、一般に、ライブラリに登録されたスタンダードセルを配置することによって、レイアウト設計を行う。スタンダードセルはそれぞれ、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップなどの各種の論理機能を有している。
スタンダードセルのレイアウトデータは、通常、図１０に示すセルＸのように、セル境界線を備えている。そしてレイアウト設計の際には、図１１に示すように、各セル（セルＸ，Ｙ，Ｚ）をセル境界線が接するように配置することによって、レイアウトデータを作成する。
ただし、セル境界線はレイアウト設計時の仮想的なものであって、最終的な半導体集積回路には存在しない。したがって、スタンダードセルのレイアウトデータにおいて、図１０に示すような位置にセル境界線を持たせる必要は必ずしもない。例えば、図１２に示すように、セル境界線を図１０よりも外側に設定し、図１３に示すように、隣り合うセルをオーバーラップさせて配置してもかまわない。あるいは、スタンダードセルのレイアウトデータにセル境界線を設けないようにし、図１４に示すように、各セルを隣接して配置することも可能である。
図１１のレイアウトの場合、セル境界線は、スタンダードセル自体のセル境界線の位置Ｘ１，Ｘ２の位置にある。また図１３のレイアウトの場合、隣り合うセルがオーバーラップして配置されており、スタンダードセルのセル境界線はその隣りのセル内に位置している。この場合、本願では、スタンダードセル自体のセル境界線の間にある位置Ｙ１，Ｙ２に、セル境界線があるものとみなす。また図１４のレイアウトの場合、スタンダードセル自体のセル境界線はないが、本願では、図１５に示すように、セル境界線は位置Ｚ１，Ｚ２にあるものとみなす。
すなわち本願では、半導体集積回路装置において、１個の論理機能を実現しているブロックを１つのスタンダードセルとみなす。ここで、「論理機能を実現しているブロック」とは、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップといった各種の論理機能を持った回路ブロックを指す。そして、論理機能を実現しているブロック同士が隣り合っているその境目に、セル境界線があるものとみなす。
「論理機能を実現しているブロック」すなわちスタンダードセルでは、信号線配線が、当該配線層において他のスタンダードセルと接続されておらず、独立している。例えば図１４に示すように、隣接配置されたセルＸ，Ｙ，Ｚは、信号線配線が互いに独立しており、セル同士では信号線は接続されていない。ただし、電源配線はセル同士で接続されている。すなわち、セル内信号線配線の構成を見ることによって、スタンダードセルの境目、すなわちセル境界線の位置を認識することができる。なお、セル同士を接続する信号線配線は、通常、セル内信号線配線の上層の配線層に形成される。
本発明では、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことが可能になるので、例えば、各種電子機器に搭載される半導体集積回路の歩留まり向上やコストダウン、開発期間短縮に有用である。
Ｆ１ セル境界線
ｍ１ 電源配線
ｍ２ 接地配線
ｍ４，ｍ６，ｍ７，ｍ９ メタル配線
Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダミーパターン
ｄ１，ｄ２，ｄ３，ｄ４ 拡散領域
ｇ１，ｇ２，ｇ３，ｇ４ 拡散領域の辺
ｃ１，ｃ２，ｃ３，ｃ４ コンタクト
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線領域
Ｘ１，Ｘ２，Ｘ３，Ｘ４ 実質的な配線領域
ｔ 配線領域の間隔

Claims (7)

  1. セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、
    前記第１および第２のスタンダードセルにおいて、
    前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として実質的に線対称になるように、配置されており、かつ、
    前記セル境界線まで間に他の拡散領域が存在しない拡散領域の前記セル境界線側の辺が、前記セル境界線を対称軸として非対称になっている
    ことを特徴とする半導体集積回路装置。
  2. セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、
    前記第１および第２のスタンダードセルにおいて、
    前記第１の方向に延び、かつ、前記セル境界線までの範囲に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として実質的に線対称になるように、配置されており、かつ、
    前記セル境界線を対称軸として実質的に線対称になっている矩形の配線領域において、コンタクトの配置が、前記セル境界線を対称軸として非対称になっている
    ことを特徴とする半導体集積回路装置。
  3. 請求項１または２記載の半導体集積回路装置において、
    前記配線領域のうち、少なくとも一部は、電源配線または接地配線と接続されている
    ことを特徴とする半導体集積回路装置。
  4. 請求項１または２記載の半導体集積回路装置において、
    前記配線領域のうち、少なくとも一部は、ダミーパターンである
    ことを特徴とする半導体集積回路装置。
  5. セル構造が互いに異なっており、かつ、第１の方向に延びるセル境界線において隣接する第１および第２のスタンダードセルを備え、
    前記第１および第２のスタンダードセルにおいて、
    前記第１の方向に延び、かつ、前記セル境界線までの間に他の配線領域が存在しない矩形の配線領域が、前記セル境界線を対称軸として非対称になっており、
    所定長以下の間隔をつながっているものとみなしたとき、前記配線領域が、前記セル境界線を対称軸として実質的に線対称になっており、
    前記所定長は、光近接効果の面において、実質的につながっているものとみなせる間隔の長さである
    ことを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記配線領域のうち、少なくとも一部は、電源配線または接地配線と接続されている
    ことを特徴とする半導体集積回路装置。
  7. 請求項５記載の半導体集積回路装置において、
    前記配線領域のうち、少なくとも一部は、ダミーパターンである
    ことを特徴とする半導体集積回路装置。
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