KR0139345B1 - 액정용 박막트랜지스터 및 그 제조방법 - Google Patents
액정용 박막트랜지스터 및 그 제조방법Info
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 181
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000010408 film Substances 0.000 claims abstract description 26
- 230000001681 protective effect Effects 0.000 claims abstract description 25
- 239000010409 thin film Substances 0.000 claims abstract description 23
- 238000000151 deposition Methods 0.000 claims abstract description 21
- 239000011159 matrix material Substances 0.000 claims abstract description 19
- 238000002161 passivation Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 37
- 238000000059 patterning Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 12
- 239000011521 glass Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000004393 prognosis Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
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Abstract
본 발명은 액정표시패널에 관한 것으로, 화소부 및 소오드/드레인 금속으로 ITO층/금속층을 증착하고 상기 패턴 위에 보호막을 증착한 후 화소부 및 필요부위의 보호막을 제거한뒤 상기 보호막의 패턴에 따라 화소부의 금속을 제거하여 의도하는 액티브소자를 형성함으로써, 마스크수 감소로 인한 공정 단순화를 꾀함과 동시에 소오드/드레인 저항을 감소킬 수 있게 될 뿐 아니라 보호막 패턴에 의해 용장형 블랙 매트릭스가 형성되었을 경우에는 칼라필터 기판과 TFT기판 조합시 정렬마진을 크게할 수 있어 고개구율화를 실현할 수 있는 고신뢰성의 액정용 박막트랜지스터를 제조할 수 있게 된다.
Description
제1도는 종래 기술에 의한 액정용 박막트랜지스터 구조를 도시한 단면도,
제2도는 본 발명에 의한 액정용 박막트랜지스터 구조를 도시한 단면도,
제3(a)도 내지 제3(b)도는 본 발명에 의한 액정용 박막트랜지스터 구조를 도시한 평면도를 나타낸 것으로,
제3(a)도는 화소부의 보호막 오픈 부위에 의해 용장형 블랙 매트릭스가 형성되어 있는 상태를 나타낸 도면,
제3(b)도는 화소부의 보호막을 전면 오픈하여 용장형 블랙 매트릭스를 형성하지 않은 상태를 나타낸 도면이다.
본 발명은 액정표시패널에 관한 것으로, 보다 상세하게는 액정용 박막트랜지스터의 소오드/드레인 전극 구조 및 화소부에 형성된 용장형 블랙 매트릭스 구조에 관한 것이다.
액정 평판 표시소자는 경박단소의 장점과 CRT(cathod ray tube)에 필적할만한 화질로 그 수요가 점차 증가하고 있으며, 특히 액정기술과 반도체기술을 융합한 액티브 매트릭스 LCD(active matrix liquid crystal display)는 그 표시성능이 뛰어나 OA용과 AV용의 표시소자로 이용되고있다.
이러한 액티브 매트릭스 LCD의 구동방식은 매트릭스 형태로 배열된 각화소에 비선형특성을 갖춘 액티브소자를 부가함으로써 액정의 전기광학효과에 메모리 기능을 구비시킨 것이다.
이 액티브소자는 매트릭스의 화소선택용 어드레스 배선과 함께 수만부터 수백만개가 대집적의 유리기판 상에 집적화되어 표면 매트릭스 회로를 구성하는 것으로, 각 화소는 X축배선(게이트 배선)과 Y축배선(데이타 배선)으로 연결되어 있고 각 화소에는 스위칭소자인 박막트랜지스터가 구비되어 있는 것이 특징이다.
상기와 같은 특징을 갖는 종래 일반적인 액정표시패널의 박막트랜지스터가 제1도에 도시되어 있다. 상기 도면에서 박막트랜지스터는 기판(1) 상에 +A1등의 금속으로 된 게이트전극(3)이 패턴화되어 있고, 게이트 절연층(5)이 게이트전극(3) 및 기판(1)을 덮고 있다. 게이트전극(3)의 상부에 있는 절연층(5)상에 비정질실리콘층인 반도체층(7)이 패턴화되어 있고, 상기 반도체층(7)상에는 SiNx등의 금속으로 된 에치스토퍼층(9)이 형성되어 있다.
상부에 에치스토퍼층이 형성된 반도체층(7)의 좌측 및 우측 상부에는 오믹콘택을 위한 n + 도우프된 비정실리콘층(12a), (12b)이 각각 형성되어 있고, 상기 게이트전극(3)으로 부터 우측으로 떨어진 절연층(5) 상에는 화소전극으로 제공되는 투명전극층(16)이 형성되어 있다.
n + 도우프된 비정질실리콘층(12a)을 덮는 제1금속층(17a)은 데이타 선으로 제공되고, n + 도우프된 비정질실리콘층(12b)으로 부터 투명전극층(16)의 일부까지 덮고 있는 제2금속층(17b)은 박막트랜지스터와 투명전극층(16)을 접속하고 있다. 즉, 제1 및 제2 금속층(17a), (17b)은 박막트랜지스터의 소오스 및 드레인 전극으로 제공된다.
상술한 종래의 액정용 박막트랜지스터는 유리기관(1) 상에 A1 또는 A1 합금을 증착하고 증착된 A1금속층을 사진식각공정에 의해 패터닝하므로써 게이트전극(3)을 형성한다.
그 후 게이트 절연층(5), 반도체층(7), 에치스토퍼층(9)을 연속증착하고 사진 및 건·습식공정으로 에치스토퍼층(9)을 소정 크기로 패터닝시킨다.
다음으로 n + 층을 증착하고 사진 및 건식공정으로 패터닝하여 오믹콘택층(12a), (12b) 및 반도체층(7)을 섬(island)상으로 패터닝하여 형성한다.
계속해서 상기 패턴 상에 ITO를 증착한 후 사진 및 습식공정을 이용하여 화소전극으로 제공되는 투명전극층(16)을 패터닝하고, 소오스/드레인 금속층을 스퍼터링 방법으로 적층한 후 사진 및 습식공정으로 소오스/드레인 전극(17a), (17b)을 패터닝한다. 이후 상기 소오드/드레인 전극을 마스크로 이용한 건식공정으로 n + 층을 식각하고 보호막(23)을 증착하여 TFT패널 제조를 완성한다.
그러나, 상술한 종래 기술에 의해 만들어진 TFT패널은 반도체층(7) 증착 및 패터닝공정 이후 소오스/드레인 전극(17a), (17b)과 투명전극층(16)을 별개의 공정으로 증착하고 서로 다른 마스크를 사용하여 패터닝하므로 마스크가 두장이 필요하게 되어 공정이 번거롭다는 단점을 가지게 된다.
이를 보완하기 위한 방법으로 반도체층 형성 후 소오스/드레인 전극(17a), (17b)과 화소전극(16)을 동일재료인 ITO를 사용하여 증착한뒤 한 개의 마스크를 이용하여 패터닝시키는 방법도 고려되었으나 이는 소오스/드레인 전극의 배선저항이 커지게 되는 다른 문제점을 야기시키게 된다. 또한 상기 공정을 이용하여 제조된 TFT 기판과 이와 대향되는 칼라필터 기판을 정렬시킬 경우, 정렬정도에 따라 개구율 및 광특성 편차가 커지게 되는 불량현상이 발생되기도 한다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로 화소부 및 소오스/드레인 금속으로 ITO층/금속층을 증착하고 상기 패턴 위에 보호막을 증착한 후 화소부 및 필요부위의 보호막을 제거한 뒤 상기 보호막의 패턴에 따라 화소부의 금속을 제거하여 의도하는 액티브소자를 형성함으로써, 마스크수 감소로 인한 공정 단순화를 꾀함과 동시에 소오스/드레인 저항을 감소시킬 수 있고 칼라필터 기판과 TFT 기판 조합시 정렬마진을 크게할 수 있는 액정용 박막트랜지스터 및 그 제조방법을 제공함에 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 의한 박막트랜지스터는 유리기판 상에 소정거리 이격되어 서로 평행하게 형성된 신호 배선들이 각각 평행하게 구성되고,
상기 신호 배선들과 스캔 배선들의 교차부에 각각 스캔 배선과 연결되는 게이트 전극과 신호 배선들과 연결되는 소오스 전극 및 화상신호를 인가하기 위한 드레인 전극이 절연층, 비정질 실리콘층을 매개로하여 구성된 TFT가 형성되고,
상기 TFT의 드레인 전극으로부터 화상신호를 축적하기 위하여 화소전극이 형성되고,
상기 소오스 전극과 드레인 전극 및 신호배선은 ITO층과 금속층으로 형성되고,
상기 화소전극은 ITO로 형성되는 박막트랜지스터에 있어서,
상기 호소부의 에지부에는 상기 ITO 둘레를 따라 소정 폭의 금속층이 형성되어 용장형 블랙 매트릭스가 형성되어 있는 것을 특징으로 한다.
한편, 본 발명에 의한 액정용 박막트랜지스터의 제조방법은 유리기판 상에 스캔 배선 및 게이트전극을 형성하는 공정과;
상기 스캔 배선 및 게이트전극이 형성된 기판 상에 게이트 절연층을 형성하는 공정과;
상기 게이트 절연층이 형성된 기판 상에 반도체층/에치스토퍼층을 형성하는 공정과;
상기 패턴 상에 n + 비정질실리콘을 증착하여 오믹 콘택층을 형성하는 공정과;
상기 오믹 콘택층 및 반도체층을 섬형상으로 패터닝하는 공정과;
상기 에치스토퍼층을 소정 크기로 패터닝하는 공정과;
상기 오믹 콘택층 및 게이트 절연층 상에 ITO/금속층을 증착한후 상기 에치스토퍼 상부 및 신호배선과 화소전극 이외의 부위에 증착된 ITO층/금속층을 제거하여 소오스/드레인 전극 및 상기 신호배선을 형성하고 상기 소오스/드레인 전극을 마스크로 하여 상기 에치스토퍼층 상의 오믹콘택층을 식각하는 공정과;
상기 패턴이 형성된 기판 상에 보호막을 증착하고 화소부의 보호막을 제거하는 공정과;
상기 화소부의 금속층을 제거하여 화소전극을 형성하는 공정으로 이루어짐을 특징으로 한다.
계속해서 본 발명에 의한 액정용 박막트랜지스터의 다른 제조방법은 유리기판상에 게이트전극 및 게이트 배선을 형성하는 공정과;
상기 게이트 전극 및 게이트 배선 상에 게이트 절연층을 형성하는 공정과;
상기 게이트 절연층이 형성된 기판 상에 반도체층/n + 반도체층을 형성하는 공정과;
상기 반도체층 및 에치스토퍼층(절연층)을 형성하고 에치스토퍼층을 섬상으로 패터닝하는 공정과;
n + a-Si층을 증착하고, n + a-Si층 및 반도체층을 섬상으로 패터닝하는 공정과;
상기 패턴상에 ITO와 금속을 전면 증착하는 공정과;
상기 ITO층과 금속층을 패터닝하여 소오스/드레인 전극 및 신호배선을 형성하는 공정과;
상기 n + 층에서 액티브 상부의 부분을 소오스/드레인 전극을 마스크로 에칭하는 공정과;
상기 패턴 상에 보호막을 증착하고 화소부의 보호막을 제거하는 공정과;
상기 화소부의 금속층을 제거하여 화소전극을 형성하는 공정으로 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
제2도는 본 발명의 바람직한 일실시예에 따른 액정용 박막트랜지스터의 기판구조를 도시해 놓은 것이다.
상기 도면에서 알 수 있듯이 본 발명에 의한 박막트랜지스터는 유리기판(1)상에 A1금속으로 된 게이트 배선 및 게이트전극(3)이 형성되어 있고, 양극산화에 의한 A1O X 층의 게이트 절연층(5a) 및 실리콘나이트라이드로 형성된 게이트 절연층(5b)이 게이트전극(1) 및 기판(1)을 덮고 있다.
게이트전극(3)의 상부에 있는 절연층(5b) 상에는 비정질실리콘으로 이루어진 반도체층(7)이 형성되어 있고 상기 반도체층(7) 상에는 SiNx등으로 이루어진 에치스토퍼층(9)이 패터닝되어 있다.
상부에 에치스토퍼층(9)이 형성된 반도체층(7)의 좌·우측 상부에는 오믹콘택을 위한 n + 비정질실리콘층으로 이루어진 오믹 콘택층(12a), (12b)이 형성되어 있고, 상기 오믹 콘택층(12a), (12b) 상부에는 ITO층/금속층(15a), (15b)/(17a), (17b)으로 이루어진 소오스/드레인 전극(19a), (19b) 및 신호 배선들이 형성되어 있다.
상기 게이트전극(3)으로 부터 우측으로 떨어진 화소부의 절연층(5) 상에는 상기 소오스/드레인 전극(19a), (19b)의 ITO층과 연결되도록 형성된 화소전극인 투명전극층(16)이 형성되어 있으며, 상기 투명전극층(16)의 에지측에는 용장형 매트릭스(21)로 이용되는 금속이 형성되어 있다.
그리고, 상기 ITO층/금속층의 이중막으로 이루어진 소오스/드레인 전극(19a), (19b)의 상부와 상기 용장형 블랙 매트릭스(21)상부에는 보호막이 형성되어 있다.
다음으로 상술된 구조를 갖는 박막트랜지스터의 제조공정을 설명한다. 여기서는 종래 기술과 동일한 공정을 거치는 부분은 생략하고, 소오스/드레인 금속증착 공정부터 살펴본다.
종래 기술에서는 제1도에서 도시된 소오스/드레인 금속과 투명전극층 각각 다른 재질, 다른 마스크를 사용하여 패터닝하였기 때문에 공정이 복잡했다. 그러나 본원에서는 제2도에 도시된 바와 같이 화소 및 소오스/드레인 금속으로써 ITO층/금속층(15a), (15b)/(17a), (17b)을 증착한 후 동시에 노광처리하여 공정을 단순화시켰다.
즉, 오믹 콘택증이 형성된 기판상에 ITO층/금속층을 먼저 증착한 후 스위칭부의 액티브가 형성된 부분의 상부에 위치한 에치스토퍼층 상부 및 신호배선과 화소전극 이외의 부위에 증착된 ITO층/금속층을 식각하여 신호배선 및 소오스/드레인 전극(19a), (19b)을 형성하고, 소오스/드레인 전극을 마스크로 상기 패턴이 형성된 기판 상에 보호막을 증착한다. 그 후 화소부 상에 형성된 보호막(ii)을 제거하게 되는데, 이때 상기 보호막 제거공정은 이후 공정에서 화소부의 에지측에 금속층(21)이 형성되도록 화소부의 보호막을 제거해도 되며, 또는 상기 화소부 상의보호막 전면을 제거하여 예지측에 금속층(21)이 형성되지 않도록 할 수도 있다.
그 다음 상기 보호막 아래의 금속(i)을 제거함으로써 본 공정을 완료하게 된다. 이때 상기 예지측의 보호막 일부를 남겨두었을 경우, 상기 보호막 하단에 형성되는 금속층(21)은 용장형 블랙 매트릭스로 이용하게 된다. 그 결과, TFT기판과 칼라필터 기판 정렬시 정렬마진 극대화 및 고개구율화를 이룰 수 있게 되어 액정 실효 인가전압을 증가시킬 수 있게 된다. 또한 마스크 한장으로 이중구조를 갖는 소오스/드레인 전극과 ITO 투명전극 및 용장형 블랙 매트릭스를 패터닝할 수 있게 되어 공정 단순화를 꾀할 수 있고, 소오스/드레인 배선저항 증가 및 오픈과 같은 불량을 줄일 수 있게 된다.
여기서 상기 투명전극층(16) 상의 용장형 블랙 매트릭스(21)는 보호막 제거공정시에 활용목적에 따라 넓힐 수도 완전히 제거할 수도 있는데, 이는 제3(a)도 및 제3도(b)도의 평면도에 도시해 놓았다. 여기서 제3(a)도는 투명전극층 상의 에지측에 용장형 블랙 매트릭스(21)가 형성된 경우를, 제3(b)도는 보호막을 전면 오픈하여 용장형 블랙 매트릭스(21)가 형성되지 않은 경우를 나타낸 것으로, 제3(b)도에서(Ⅲ) 부분은 보호막 오픈 부위를 나타내며, (Ⅳ)는 화소부와 보호막 오픈 부위간의 오픈 가변 영역을 나타낸다. 상기 도면에서 동일 번호는 동일 부분을 뜻한다.
다음으로 본 발명에 의한 박막트랜지스터의 다른 제조공정을 간략하게 설명한다.
상기 공정은 에치-백 타입의 TFT-LCD에 본 발명을 적용시킨 것으로 상기 타입의 기본 구조는 제2도에 도시된 도면과 비교했을 때 기본 타입에 차이(에치스토퍼에 의한 구조와 에치백에 의한 구조적인 차이)가 있을 뿐 그외 본 발명이 적용되는 부위는 동일 구조를 가지므로 도면으로 도시하지는 않았다. 먼저, 유리기판 상에 게이트전극 및 게이트 배선을 형성하고 상기 게이트전극 및 게이트 배선 상에 산화알루미늄이나 실리콘나이트라이드로 이루어진 게이트 절연층을 형성한다.
그 다음 상기 게이트 절연층이 형성된 기판 상에 비정질 실리콘으로 이루어진 반도체층 및 n + 반도체층을 형성하고, 상기 반도체층 및 n + 반도체층을 섬형상으로 패터닝한다.
계속해서 상기 패턴 상에 ITO와 금속을 전면 증착하고, 상기 ITO층과 금속층을 패터닝하여 소오스/드레인 전극 및 신호배선을 형성한다.
그 후 상기 액티브 상부 및 소오스전극, 신호전극 이외 부분의 ITO/ n + 비정실 실리콘을 소오스/드레인 전극을 마스크로 에치시키고, 상기 패턴 상에 보호막을 증착한뒤 화소부의 보호막을 제거한다.
이후 상기 화소부의 금속층을제거하여 화소전극을 형성함으로써 본 공정을 완료한다.
상술한 바와 같이 본 발명에 의하면, 화소부 및 소오스/드레인 금속으로 ITO층/금속층을 증착하고 상기 패턴 위에 보호막을 증착한 후 화소부 및 필요부위의 보호막을 제거한 뒤 상기 보호막의 패턴에 따라 화소부의 금속을 제거하여 의도하는 액티브소자를 형성하므로써, 마스크수 감소로 인한 공정단순화를 꾀할 수 있을 뿐 아니라 대면적 고정세화에 유리하며, 칼라필터 기판과 조합시 정렬마진을 크게할 수 있고, 이로인하여 고개구율화를 실현할 수 있고, 각 라인이 ITO/금속형의 이중화로 오픈 불량을 감소시킨다.
Claims (8)
- 투명한 기판,상기 기판 위에 형성되어 있는 게이트 전극,상기 게이트 전극을 덮고 있는 게이트 절연층,상기 게이트 절연층 위에 형성되어 있으며 상기 게이트 전극 상부에 위치한 반도체층,상기 반도체층 위에 형성되어 있는 에치스토퍼층,상기 반도체층의 양쪽에 형성되어 있는 오믹 콘택층,상기 오믹 콘택층 위에 각각 형성되어 있는 소오스 및 드레인 전극을 포함하며,상기 소오스 및 드레인 전극은 각각 하부 투명 도전층 및 상부 금속층의 이중층으로 이루어져 있고, 상기 드레인 전극의하부 투명 도전층은 연장되어 상기 드레인 전극으로 가려지지 않는 화소 전극을 이루며, 상기 화소 전극의 가장자리에는 금속으로 이루어진 용장형 블랙 매트릭스가 형성되어 있는 액정용 박막 트랜지스터.
- 기판 위에 게이트 전극을 형성하는 단계,상기 게이트 전극이 형성되어 있는 상기 기판 위에 게이트 절연층, 반도체층 및 에치스토퍼용 절연층을 차례로 증착하는 단계,상기 에치스토퍼용 절연층을 패터닝하여 에치스토퍼를 형성하는 단계,도핑된 반도체층을 증착하는 단계,상기 도핑된 반도체층 및 상기 반도체층을 패터닝하는 단계,ITO층 및 금속층을 연달아 증착하는 단계,상기 금속층 및 ITO층을 패터닝하여 소오스 및 드레인 전극을 형성하는 단계,상기 소오스 및 드레인 전극을 마스크로 하여 상기 도핑된 반도체층을 식각하는 단계,보호막을 증착하는 단계,상기 보호막을 식각하여 화소부의 보호막을 제거하는 단계,상기 보호막을 마스크로 하여 상기 금속층을 식각하는 단계를 포함하는 액정용 박막 트랜지스터의 제조 방법.
- 제2항에서, 상기 보호막은 상기 화소부의 가장자리에 남아 있는 액정용 박막 트랜지스터의 제조 방법.
- 기판 위에 게이트 전극을 형성하는 단계,상기 게이트 전극이 형성되어 있는 상기 기판 위에 게이트 절연층, 반도체층 및 도핑된 반도체층을 연속하여 증착하는 단계,상기 도핑된 반도체층 및 상기 반도체층을 패터닝하는 단계,ITO층 및 금속층을 연달아 증착하는 단계,상기 금속층 및 ITO층을 패터닝하여 소오스 및 드레인 전극을 형성하는 단계,상기 소오스 및 드레인 전극을 마스크로 하여 상기 도핑된 반도체층을 삭각하는 단계,보호막을 증착하는 단계,상기 보호막을 식각하여 화소부의 보호막을 제거하는 단계,상기 보호막을 마스크로 하여 상기 금속층을 식각하는 단계를 포함하는 액정용 박막 트랜지스터의 제조 방법.
- 제4항에서, 상기 보호막은 상기 화소부의 가장자리에 남아 있는 액정용 박막 트랜지스터의 제조 방법.
- 투명한 기판,상기 기판 위에 형성되어있는 게이트 전극,상기 게이트 전극을 덮고 있는 게이트 절연층,상기 게이트 절연층 위에 형성되어 있으며 상기 게이트 전극 상부에 위치한 반도체층,상기 반도체층의 양쪽에 형성되어 있는 오믹 콘택층,상기 오믹 콘택층 위에 각각 형성되어 있는 소오스 및 드레인 전극을 포함하며,상기 소오스 및 드레인 전극은 각각 하부 투명 조전층 및 상부 금속층의 이중충으로 이루어져 있고, 상기 드레인 전극의 하부 투명 도전층은 연장되어 상기 드레인 전극으로 가려지지 않는 화소 전극을 이루는 액정용 박막 트랜지스터.
- 제6항에서,상기 반도체층 위에 형성되어 있는 에치스토퍼층을 더 포함하는 액정용 박막 트랜지스터.
- 제6항에서,상기 화소 전극의 가장자리에는 금속으로 이루어진 용장형 블랙 매트릭스가 형성되어 있는 액정용 박막 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940002120A KR0139345B1 (ko) | 1994-02-04 | 1994-02-04 | 액정용 박막트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940002120A KR0139345B1 (ko) | 1994-02-04 | 1994-02-04 | 액정용 박막트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950026028A KR950026028A (ko) | 1995-09-18 |
| KR0139345B1 true KR0139345B1 (ko) | 1998-06-01 |
Family
ID=19376835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940002120A KR0139345B1 (ko) | 1994-02-04 | 1994-02-04 | 액정용 박막트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0139345B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486686B1 (ko) * | 2002-05-17 | 2005-05-03 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
-
1994
- 1994-02-04 KR KR1019940002120A patent/KR0139345B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950026028A (ko) | 1995-09-18 |
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