JP3654490B2 - 薄膜トランジスタマトリクスとその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタマトリクスとその製造方法に関し、特に金属層の断線を修復可能な薄膜トランジスタマトリクスとその製造方法に関する。
【０００２】
【従来の技術】
近年、ラップトップ型パソコンや壁掛けテレビでの利用を中心として薄膜トランジスタ（ＴＦＴ）マトリクス型液晶挟持パネルの開発が進められている。ＴＦＴとしては、動作半導体層の下にゲート絶縁膜を介してゲート電極が配置されたボトムゲート型と動作半導体層の上にゲート絶縁膜を介してゲート電極が配置されたトップゲート型がある。
【０００３】
ゲート電極両側の動作半導体層の上には、通常、高不純物濃度のコンタクト用半導体層と金属層が積層されたソース／ドレイン電極が形成される。ソース／ドレイン電極の一方はデータ配線に接続され、他方は画素電極に接続される。
【０００４】
本明細書では、データ配線に接続されるソース／ドレインをドレインと呼び、画素電極に接続されるソース／ドレインをソースと呼ぶことにする。またデータ配線をドレイン配線と呼ぶ。
【０００５】
ＴＦＴマトリクス型液晶表示パネルは、透明絶縁基板上に互いに交差する複数のドレイン配線と、複数のゲート配線を有する。ドレイン配線はＴＦＴのドレインに接続され、ゲート配線はＴＦＴのゲートに接続される。通常、ドレイン配線とドレイン電極は同一の導電層で形成される。また、ゲート配線とゲート電極も同一の導電層で形成される。
【０００６】
本明細書は、１本の配線が一部でゲート電極他の部分でゲート配線を構成するような場合にも、複数の部分に分断されているゲート配線をまとめて１本のゲート配線と呼ぶ。
【０００７】
液晶表示パネル用のガラス基板は、面積が広く、製造プロセスにおいて異物が混入することを完全に防止することは難しい。導電層形成時に、基板表面上に異物が存在すると、ガラス基板上に導電層が形成されず、異物上に導電層が堆積してしまう。洗浄などにより異物が取り除かれると、導電層内にピンホールが発生する。
【０００８】
ピンホールが、ゲート配線やドレイン配線を切断またはほぼ切断すると、液晶表示パネルに線欠陥が発生する。また、ソース／ドレイン電極や画素電極、ゲート配線から分岐したゲート電極にピンホールが存在する場合、画素欠陥を起こす可能性が高い。特に、線欠陥は液晶表示パネルにとって致命的な欠陥となり易い。
【０００９】
【発明が解決しようとする課題】
以上説明したように、液晶表示パネルの製造プロセスにおいて、異物の混入を完全に防止することは難しい。一方、線欠陥は液晶表示パネルにとって致命的な欠陥となり易い。液晶表示パネルの製造プロセスにおいて異物が混入しても、その後配線の修復を可能とする液晶表示パネルの構成および液晶表示パネルの製造方法が望まれる。
【００１０】
本発明の目的は、配線の欠陥を修復することが可能な薄膜トランジスタマトリクスを提供することである。
【００１１】
本発明の他の目的は、配線に欠陥が存在する場合、その欠陥を修復することのできる薄膜トランジスタマトリクスの製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の一観点によれば、
透明絶縁基板と、
前記透明絶縁基板上に行列状に配置され、各々がゲート電極、ソース電極、ドレイン電極を有する、複数個の薄膜トランジスタと、
前記複数個の薄膜トランジスタの各々のソース電極に接続されて前記透明絶縁基板上に配置された画素電極と、
前記透明絶縁基板上で全体として行方向に沿って配置され、前記ゲート電極に接続された複数本のゲート配線と、
前記透明絶縁基板上で全体として列方向に沿って配置され、前記ドレイン電極に接続された複数本のドレイン配線と、
を有する薄膜トランジスタマトリクスの製造方法であって、
前記透明絶縁基板の上に第１半導体層を形成する工程と、
前記第１半導体層の上に第１金属層を形成する工程と、
前記第１金属層と前記第１半導体層の積層をパターニングし、前記薄膜トランジスタのゲート電極と前記ゲート配線を形成する工程と
を含み、前記第１金属層成膜前に前記第 1 半導体層表面上に混入した異物が、前記第１金属層成膜後に取り除かれることにより、パターニングされた前記第１金属層が第１欠損を有し、
前記第１欠損で露出された前記第１半導体層上に選択的に第３金属層を成長する工程
を含む薄膜トランジスタマトリクスの製造方法
が提供される。
【００１３】
本発明の他の観点によれば、
透明絶縁基板と、
前記透明絶縁基板上に行列状に配置され、各々がゲート電極、ソース電極、ドレイン電極を有する、複数個の薄膜トランジスタと、
前記複数個の薄膜トランジスタの各々のソース電極に接続されて前記透明絶縁基板上に配置された画素電極と、
前記透明絶縁基板上で全体として行方向に沿って配置され、前記ゲート電極に接続された複数本のゲート配線と、
前記透明絶縁基板上で全体として列方向に沿って配置され、前記ドレイン電極に接続された複数本のドレイン配線と、
を有し、前記ゲート配線および前記ドレイン配線の一方が、第１金属層とその下の第 1 半導体層の第１積層を含み、前記第１金属層成膜前に前記第 1 半導体層表面上に混入した異物が、前記第１金属層成膜後に取り除かれることにより、前記第１金属層が局所的な第１欠損を有し、
さらに、前記第１欠損で露出された前記第１半導体層上に選択的に形成され、前記第１欠損を埋め戻す第３金属層を有する薄膜トランジスタマトリクス
が提供される。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００１５】
図１（Ａ）〜（Ｄ）は、本発明の実施例による薄膜トランジスタマトリクスの構成を概略的に示す等価回路図およびゲート配線とドレイン配線の交差部の断面図である。
【００１６】
図１（Ａ）に示すように、薄膜トランジスタマトリクスは、複数のゲート配線ＧＬ１、ＧＬ２、ＧＬ３、．．．と複数のドレイン配線ＤＬ１、ＤＬ２、ＤＬ３、．．．が互いに交差するように透明基板上に配置される。ゲート配線ＧＬとドレイン配線ＤＬの各交点に対応して、薄膜トランジスタＴＦＴが配置され、ゲート電極がゲート配線ＧＬに接続され、ドレイン電極がドレイン配線ＤＬに接続される。ＴＦＴのソース電極は、画素電極ＰＸに接続されると共に、画素電極ＰＸで形成される蓄積容量ＳＣの一方の電極に接続される。蓄積容量ＳＣの他方の電極は、ドレイン配線ＤＬと平行に配置された蓄積容量配線ＣＡ１、ＣＡ２、．．．に接続される。
【００１７】
なお、蓄積配線ＣＡは、蓄積容量ＳＣの他方の電極を一定電圧の電源に接続すればよく、ドレイン配線ＤＬ又はゲート配線ＧＬに平行に配置することが好ましい。
【００１８】
図１（Ｂ）は、蓄積容量配線ＣＢ１、ＣＢ２がゲート配線ＧＬ１、ＧＬ２と平行に配置された構成を示す。他の構成は、図１（Ａ）と同様である。
【００１９】
いずれの構成においても、ゲート配線ＧＬと薄膜トランジスタＴＦＴのゲート電極は、同一の導電層で形成される。又、ドレイン配線ＤＬと薄膜トランジスタＴＦＴのドレイン電極も同一の導電層で形成される。ドレイン配線ＤＬとゲート配線ＧＬの交差部は、ゲート絶縁膜によって互いに絶縁される。
【００２０】
図１（Ｃ）は、ボトムゲート型薄膜トランジスタを用いた場合のドレイン配線ＤＬとゲート配線ＧＬの交差部の構成を示す。ボトムゲート型薄膜トランジスタにおいては、ガラス基板で形成された透明絶縁基板１の上に、先ずゲート電極およびゲート配線ＧＬが形成される。
【００２１】
本実施例においては、ゲート電極およびゲート配線ＧＬを、高不純物濃度の半導体層２および金属配線層３で構成する。ゲート配線ＧＬを覆ってゲート絶縁膜４が形成される。ゲート絶縁膜の上に、チャネルを形成するための動作半導体層５、高不純物濃度のコンタクト用半導体層８、金属配線層９が形成され、ソース／ドレイン電極およびドレイン配線の形状にパターニングされる。
【００２２】
なお、薄膜トランジスタ領域においては動作半導体層５の上にエッチングストッパとして機能する絶縁層が形成され、チャネルを構成する動作半導体層５を残し、その上のコンタクト用半導体層８および金属配線層９が除去される。
【００２３】
ゲート配線ＧＬの半導体層２は、本来不要な構成要素である。しかしながら、金属配線層３の下に半導体層２を形成することにより、ゲート配線の金属配線層３に切断等の欠損が生じた場合の修復が可能となる。ドレイン配線ＤＬの下に配置される活性半導体層５は、後に説明する製造プロセスの都合上残されている。製造プロセスを変更して、配線層としては活性半導体層５が残らないようにすることもできる。
【００２４】
図１（Ｄ）は、トップゲート型薄膜トランジスタを用いた場合の配線の交差部の構成を示す。透明絶縁基板１の上にコンタクト用半導体層８、金属配線層９が積層され、配線形状にパターニングされている。コンタクト用半導体層８および金属配線層の９積層がドレイン配線ＤＬの機能を果たす。金属配線層９を覆うようにゲート絶縁膜４が形成されている。薄膜トランジスタにおいては、図１（Ｃ）に示す動作半導体層５のような動作半導体層がコンタクト用半導体層８の下に配置される。チャネルを構成する動作半導体層の上に、エッチングストッパとなる絶縁層が配置され、その上の金属配線層９及びコンタクト用半導体層８が除去されている。従って、動作半導体層はゲート絶縁膜４を介してその上に形成されるゲート電極と対向する。
【００２５】
交差部においては、ゲート絶縁膜４の上に高不純物濃度の半導体層２および金属電極層３が形成され、併せてゲート配線ＧＬを構成する。ゲート配線ＧＬは、絶縁保護膜１３で覆われる。
【００２６】
図１（Ｃ）の場合と同様、ゲート配線ＧＬの半導体層２は、本来不要の構成要素である。しかしながら、金属配線層３、９の下に半導体層２、８を配置することにより、金属配線層３、９に断線等の欠損が生じた場合、その欠損を半導体層２、８を利用して修復することが可能となる。以下、図１（Ｃ）に示すボトムゲート型薄膜トランジスタを用いる場合を例に取って説明する。
【００２７】
図２（Ａ）〜（Ｆ）は、薄膜トランジスタマトリクス及びこの薄膜トランジスタマトリクスを用いた液晶表示パネルの製造工程を説明するための断面図である。
【００２８】
図２（Ａ）に示すように、ガラス基板で形成された透明絶縁基板１の表面上に、ｎ型不純物を多量に添加したｎ+ 型シリコン層２を、たとえば厚さ約５０ｎｍ、プラズマＣＶＤで形成する。シリコン層は、アモルファスでも多結晶でも良い。以下、アモルファスシリコン層を用いる場合を例にとって説明する。
【００２９】
なお、多結晶シリコン層を用いる場合は、先ずアモルファスシリコン層を作成した後、レーザアニールを行い、非晶質シリコン層を多結晶シリコン層に変換すれば良い。
【００３０】
シリコン層２は、その上に金属層を選択的に成長させるための層であり、この機能を果たせば厚さは任意でよい。シリコン層２の表面上に、例えば厚さ約１５０ｎｍのＣｒ層で形成されたゲート金属層３をスパッタリングで堆積する。ゲート金属層としては、Ｃｒの他、Ｗ、Ｔｉ、Ｍｏ、Ｔａまたはこれらの合金を用いることができる。
【００３１】
なお、半導体層２とゲート金属層（金属配線層）３は、同一製造装置内で連続的に作成することは難しく、別の製造装置を用い、中間に洗浄工程を挿入する。
【００３２】
ゲート金属層３の上に、ホトレジスト層を塗布し、露光、現像することによりレジストパターンＰＲ１を作成する。レジストパターンＰＲ１は、ゲート電極、ゲート配線、および蓄積容量配線を含む形状に作成される。レジストパターンＰＲ１をマスクとしてゲート金属層３および半導体層２をエッチングする。エッチングの結果、パターニングされた半導体層２ａ、ゲート金属層３ａが残る。エッチング後、レジストパターンＰＲ１は除去する。レジストパターン除去後、パターニングした配線層の表面を洗浄する。
【００３３】
図２（Ｂ）に示すように、パターニングしたゲート金属層３ａ、半導体層２ａを覆って、例えば厚さ約４００ｎｍのＳｉＮ層で形成されたゲート絶縁膜４、厚さ約１５ｎｍのアモルファスシリコン（ａ−Ｓｉ）層で形成された動作半導体層５、厚さ約１２０ｎｍのＳｉＮ層で形成されたチャネル保護膜６をそれぞれプラズマ化学気相体積（Ｐ−ＣＶＤ）で成膜する。
【００３４】
チャネル保護膜６の上に、レジスト層を塗布し、露光、現像することによりレジストパターンＰＲ２を作成する。レジストパターンＰＲ２は、薄膜トランジスタＴＦＴのチャネルを構成する領域上に形成される。レジストパターンＰＲ２をマスクとし、チャネル保護膜６をドライエッチングでエッチングする。
【００３５】
このドライエッチングは、例えばＯ2 ガス（流量１７０〜２３０ｓｃｃｍ、例えば２００ｓｃｃｍ）、ＳＦ6 ガス（流量１７５〜２２５ｓｃｃｍ、例えば２００ｓｃｃｍ）を流し、エッチング装置内圧力を約８Ｐａとし、６００Ｗの高周波電力を供給し、ドライエッチングを行う。このドライエッチングにより、チャネル領域上にのみチャネル保護膜６ａ（図２（Ｃ）に図示）が残る。ドライエッチング後、レジストパターンＰＲ２を除去し、表面を洗浄する。
【００３６】
図２（Ｃ）に示すように、パターニングしたチャネル保護膜６ａおよび動作半導体層５の表面上に、厚さ約３０ｎｍのｎ+ 型ａ−Ｓｉ層で形成されたコンタクト用半導体層８をＰ−ＣＶＤで成膜し、表面を洗浄した後、コンタクト用半導体層５の表面上に例えば厚さ１５０ｎｍの単層金属層で形成されたソース／ドレイン金属層９をスパッタリング（ＰＶＤ）で成膜する。なお、ソース／ドレイン金属層としては、Ｗ、Ｃｒ、Ｔａ、Ｍｏ、Ｔｉ等を用いることができる。
【００３７】
また、単層金属層に代え、例えば厚さ２０ｎｍのＴｉ層、素の上に厚さ約５０ｎｍのＡｌ層、厚さ約８０ｎｍのＴｉ層の積層であるＴｉ／Ａｌ／Ｔｉ積層をスパッタリングで成膜したもよい。積層でソース／ドレイン金属層を形成する場合、電気的導電率の高いＡｌ層を主配線層として用いることが好ましい。Ａｌ層の下のＴｉ層は、半導体層とのコンタクト特性を改善するものであり、Ａｌ層の上のＴｉ層は、透明電極であるインジウム−錫酸化物（ＩＴＯ）層とのコンタクト特性を改善するものである。
【００３８】
ソース／ドレイン金属層９の上に、ホトレジスト層を塗布し、露光、現像することによりレジストパターンＰＲ３を形成する。レジストパターンＰＲ３は、薄膜トランジスタのソース／ドレイン電極領域、ドレイン配線の形状にパターニングされる。レジストパターンＰＲ３をマスクとし、ソース／ドレイン金属層９、コンタクト用半導体層８、動作半導体層５を連続的にドライエッチングする。チャネル領域の上では、チャネル保護膜６ａがエッチングストッパとして機能し、その下に動作半導体層５が残る。エッチング後、レジストパターンＰＲ３を除去し、表面を洗浄する。
【００３９】
図２（Ｄ）は、上述の工程で作成された薄膜トランジスタの断面構成を示す。透明絶縁基板上にゲート電極Ｇが形成され、ゲート絶縁膜４を介してパターニングされた動作半導体層５ａが形成されている。動作半導体層５ａの中間部上には、チャネル保護膜６ａが配置され、チャネル保護膜６ａの両側およびチャネル保護膜６ａの端部の上に、コンタクト用半導体層８ａ、ソース金属層９ａ、ドレイン金属層９ｂがパターニングされている。
【００４０】
図３は、図２（Ｄ）の段階の薄膜トランジスタマトリクスの平面構成を概略的に示す。図中横方向にゲート配線ＧＬおよび蓄積容量配線ＣＢが形成され、ゲート絶縁膜を介してその上に図中縦方向に延在するドレイン配線ＤＬが形成されている。ドレイン配線ＤＬからは、薄膜トランジスタＴＦＴが分岐して形成されている。薄膜トランジスタＴＦＴにおいては、中央部でチャネル保護膜６ａが露出し、その両側にソース金属層９ａおよびドレイン金属層９ｂが残されている。なお、図２に示す工程は、Ｘ−Ｘ線に沿う断面図である。
【００４１】
図２（Ｅ）に示すように、薄膜トランジスタ、ゲート配線ＧＬ、ドレイン配線ＤＬおよび蓄積容量配線ＣＢを作成した表面上に、例えば厚さ約３００ｎｍのＳｉＮ層で形成された絶縁保護膜１３をＰ−ＣＶＤで成膜する。ソース金属層９ａのコンタクト領域を露出する開口を絶縁保護膜１３を貫通して形成し、絶縁保護膜１３上に例えば厚さ約７０ｎｍのＩＴＯ層で形成された画素電極層を成膜し、ホトリソグラフィおよびエッチングにより画素電極１４をパターニングする。
【００４２】
図２（Ｆ）に示すように、画素電極１４および絶縁保護膜１３を覆って配向膜１５を成膜し、ラビング等の配向処理を行う。このようにして、薄膜トランジスタマトリクスが作成される。
【００４３】
なお、対向基板は、ガラス基板等の透明絶縁基板５１の表面上に、Ｃｒ層等でブラックマトリクス５３を成膜し、パターニングする。ブラックマトリクス５３は、遮光膜として機能し、表示領域以外を覆う。カラーフィルタ５５を形成した後、全面にＩＴＯ層からなるコモン電極５２を形成する。コモン電極５２を覆って、配向膜５４が成膜され、その表面がラビング等により配向処理される。カラーフィルタは、薄膜トランジスタマトリクスの基板側に形成してもよい。
【００４４】
ＴＦＴ基板と対向基板を図示のように対向させ、周辺をシール剤で接着し、その間に液晶を収容する空洞を形成する。シール剤の一部に形成した注入口から液晶を注入することにより、液層層６０が形成され、液晶表示パネルが作成される。
【００４５】
金属層成膜前に、下地表面上に異物が混入すると、金属層は異物の上に堆積される。成膜、パターニング後基板を洗浄すると、異物が取り除かれ、金属層にピンホールが発生する。ピンホールが配線を横断すると、配線は切断されてしまう。薄膜トランジスタマトリクスを作成した後、ＴＦＴ試験機で特性のチェック、抵抗値のチェック（断線用）、短絡のチェックを行なう。たとえば、各配線の抵抗値の測定において、金属層がない部分があれば抵抗値異常が判定され、断線が生じているかいないかを検出することができる。
【００４６】
図３を参照して、ゲート配線ＧＬ上に異物が混入し、ゲート配線が切断されている場合およびドレイン配線ＤＬに切断が生じている場合を以下に説明する。図３のＹ−Ｙ線に沿う断面図、およびＺ−Ｚ線に沿う断面図を例にとって説明する。
【００４７】
図４は、Ｙ−Ｙ線に沿うゲート配線およびＺ−Ｚ線に沿うドレイン配線の断面図を示す。
【００４８】
図４（Ａ）は、異物の混入により、ゲート配線の金属層３ａおよびドレイン配線の金属層９ｂに断線が生じている状態を示す。金属層３ａは、ゲート絶縁膜および絶縁保護膜１３によって覆われている。ドレイン配線の金属層９ｂは、絶縁保護膜１３によって覆われている。
【００４９】
これらの配線において、金属層３ａ、９ｂの下には高不純物濃度の半導体層２ａ、８ａが存在するが、金属層が切断されると、配線の電気抵抗は大幅に増大する。従って、電気的に配線の切断を検出することは容易である。ＴＦＴ試験機は配線のアドレスを確定できる。また、取り付けてある光学カメラで基板表面から光学的に観察することにより、切断等の欠損の生じている個所を確定することができる。欠損を検出した後、欠損の修復を行う。
【００５０】
図４（Ｂ）に示すように、基板表面上にレジスト層を塗布し、露光、現像して欠損個所に開口を有するレジストパターンＰＲ４を作成する。レジストパターンＰＲ４をマスクとし、開口内に露出している絶縁保護膜１３、ゲート絶縁膜４のエッチングを行う。
【００５１】
このエッチングは、例えばドライエッチング装置内において、流量２００ｓｃｃｍのＯ2 ガスと、流量約２００ｓｃｃｍのＳＦ6 ガスを混合して流し、反応室内圧力を約８Ｐａに保ち、高周波電力を約６００Ｗ供給し、例えば約２分間程度のドライエッチングを行う。
【００５２】
図４（Ｃ）は、ドライエッチング終了後、レジストパターンＰＲ４を除去し、洗浄した状態を示す。欠損領域においては、ゲート絶縁膜４およびその上の絶縁保護膜１３が除去され、欠損を有する金属層３ａ、９ｂが露出している。
【００５３】
欠損を露出したＴＦＴ基板を、タングステンの選択ＣＶＤ装置内に搬入する。
図４（Ｄ）に示すように、欠損部で露出しているシリコン層表面上に、Ｗを選択的に成長させる。この成長条件は、例えば基板温度を２００℃とし、ＷＦ6 ガスを流量５ｓｃｃｍ、ＳｉＨ4 ガスを流量２ｓｃｃｍ、Ｈ2 ガスを流量８０ｓｃｃｍ流し、ＣＶＤ装置内を圧力０．０２Ｔｏｒｒに保ち、ＷのＣＶＤを行う。
【００５４】
このような条件によれば、成長するＷはシリコン層表面にのみ選択的に生じ、絶縁層や金属層の表面には生じ難い。このようにして、ゲート配線の欠損をＷ層１８ａで埋め戻し、ドレイン配線の欠損部をＷ層１８ｂで埋め戻す。このようにして、断線が生じていたゲート配線、ドレイン配線が修復される。
【００５５】
なお、ＴＦＴ基板の構成がほぼ完成した後、ドレイン配線、ゲート配線の欠損を検出し、同時に修復する場合を説明したが、製造プロセスの途中で欠損を修復することもできる。
【００５６】
図５は、ゲート配線（ゲート電極、蓄積容量電極を含む）を作成した後、欠損を検出し、修復を行う場合を示す。図３のＹ−Ｙに沿う断面で説明する。
【００５７】
図５（Ａ）に示すように、ガラス基板１上にｎ+ 型ａ−Ｓｉ層２を成膜する。成膜後、基板表面を洗浄する。洗浄工程を経、スパッタリング装置に搬入する工程において、基板表面上に異物が混入することがある。
【００５８】
図５（Ｂ）は、ｎ+ 型ａ−Ｓｉ層２の表面上に、異物２０が混入された状態でゲート金属層３を成膜した状態を示す。異物２０の存在する領域においては、ゲート金属層３が異物２０上に堆積し、ｎ+ 型ａ−Ｓｉ層２表面にはゲート金属層３が堆積しない。従って、ゲート金属層３にはピンホールが生じている。
【００５９】
図５（Ｃ）に示すように、ゲート金属層３を成膜した後、洗浄を行うと、異物２０が除去され、ゲート金属層３のピンホール２１が現れる。この段階で、ゲート金属層のパターニングを行う。ピンホール２１がゲート配線３ａを横断すると、作成されたゲート配線３ａが断線することになる。ゲート配線の断線を検出した時は、ＴＦＴ基板をＷの選択ＣＶＤ装置内に搬入し、Ｗの選択成長を行う。Ｗの選択成長は、上述のような条件で行えば良い。
【００６０】
ピンホール２１においては、下地の半導体層２ａが露出しているため、ピンホール２１において選択的にＷの選択成長が生じ、Ｗ層１８ｃでピンホール２１を埋め戻すことができる。
【００６１】
なお、Ｗの選択成長において、パターニングされた半導体層２ａの側面にもＷが成長するが、Ｗを成長する厚さは半導体層の上の金属層の厚さ（たとえば約１５０ｎｍ）程度で良く、例えば幅数μｍの配線層の寸法精度に与える影響は無視できる程度である。
【００６２】
次に、ソース／ドレイン電極およびドレイン配線に欠損が生じた場合の修復方法を説明する。図３のＸ−Ｘ線およびＺ−Ｚ線に沿う断面を例示して説明する。
【００６３】
図６（Ａ）は、図２（Ｂ）に示すように、動作半導体層５の上にチャネル保護膜６ａを形成した後、コンタクト用半導体層８を成膜した状態を示す。
【００６４】
図６（Ｂ）に示すように、コンタクト用半導体層８を成膜した後、基板表面を洗浄し、スパッタリング装置に導入してソース／ドレイン金属層９を成膜する。洗浄、スパッタリング装置への導入工程において、コンタクト用半導体層８表面に異物２２、２５が混入したものとする。
【００６５】
ソース／ドレイン金属層９を成膜すると、異物２２、２５が存在する領域では、ソース／ドレイン金属層９が異物２２、２５上に堆積し、コンタクト用半導体層８表面には堆積しない。従って、ソース／ドレイン金属層９にはピンホール２３、２６が生じる。ソース／ドレイン金属層９を成膜した後、基板表面を洗浄すると、異物２２、２５が除去され、ピンホールが露出する。
【００６６】
図６（Ｃ）は、基板表面を洗浄し、ピンホール２３、２６が露出した状態を示す。その後、表面にホトレジスト層を塗布し、露光、現像することによりホトレジストパターンを作成する。このホトレジストパターンをマスクとし、ソース／ドレイン金属層９、コンタクト用半導体層８、動作半導体層５のエッチングを行う。
【００６７】
図６（Ｄ）は、エッチングを終了し、レジストパターンを除去し、表面を洗浄した状態を示す。ＴＦＴ領域においては、ソース金属層９ａにピンホール２３が形成され、ドレイン配線にはピンホール２６が形成されている。この状態で配線層の検査を行い、ドレイン配線の切断を検出したとする。
【００６８】
ＴＦＴ基板をＷ選択ＣＶＤ装置に搬入し、上述のＷの選択成長を行う。Ｗは、半導体層が露出している表面に選択的に成長するため、ピンホール２３、２６がＷ層２７、２８で埋め戻される。
【００６９】
図６（Ｅ）に示すように、欠損を修復した後、ＴＦＴ基板表面を絶縁保護層１３で覆い、画素電極用接続孔を形成し、ＩＴＯ膜を成膜し、ホトリソグラフィとエッチングによりパターニングしてＩＴＯ電極１４を作成する。その後、表面に配向膜を成膜し、配向処理を行ってＴＦＴ基板を完成させる。
【００７０】
なお、ボトムゲート型ＴＦＴ基板を例にとって説明したが、トップゲート型ＴＦＴ基板でも同様の修復が行えることは当業者に自明であろう。
【００７１】
Ｗの選択成長により、金属層の欠損を修復する場合を説明したが、選択成長の可能な金属として、Ｗの他Ｍｏ、Ｔａ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、Ａｌが知られている。Ｗ以外のこれら金属を用いて、金属層の欠損を修復することも可能であろう。
【００７２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、パターニングした金属層に欠損があり、切断が生じている場合、その欠損を修復することができる。
【００７４】
配線の欠損を修復することにより、薄膜トランジスタマトリクスの製造プロセスの歩留りを向上することができる。特に、液晶表示装置の致命的欠陥となりやすい線欠陥の発生を防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例による薄膜トランジスタマトリクスの等価回路図、および配線の交差部の断面図である。
【図２】ボトムゲート型ＴＦＴ基板を用いた液晶表示パネルの製造プロセスの主要工程を示す断面図である。
【図３】図２（Ｄ）の工程を終了したＴＦＴ基板の概略平面図である。
【図４】金属層の欠損を修復する工程を示す概略断面図である。
【図５】金属層の欠損を修復する工程を示す概略断面図である。
【図６】金属層の欠損を修復する工程を示す概略断面図である。
【符号の説明】
１ 透明絶縁基板
２ 半導体層
３ 金属層
４ ゲート絶縁膜
５ 動作半導体層
６ チャネル保護膜
８ コンタクト用半導体層
９ 金属層
１３ 絶縁保護膜
１４ 画素電極
１５ 配向膜
１８、２７、２８ Ｗ層
５１ ガラス基板
５２ コモン電極
５３ ブラックマトリクス
５４ 配向膜
６０ 液晶層
ＰＲ ホトレジストパターン
【発明の属する技術分野】
本発明は、薄膜トランジスタマトリクスとその製造方法に関し、特に金属層の断線を修復可能な薄膜トランジスタマトリクスとその製造方法に関する。
【０００２】
【従来の技術】
近年、ラップトップ型パソコンや壁掛けテレビでの利用を中心として薄膜トランジスタ（ＴＦＴ）マトリクス型液晶挟持パネルの開発が進められている。ＴＦＴとしては、動作半導体層の下にゲート絶縁膜を介してゲート電極が配置されたボトムゲート型と動作半導体層の上にゲート絶縁膜を介してゲート電極が配置されたトップゲート型がある。
【０００３】
ゲート電極両側の動作半導体層の上には、通常、高不純物濃度のコンタクト用半導体層と金属層が積層されたソース／ドレイン電極が形成される。ソース／ドレイン電極の一方はデータ配線に接続され、他方は画素電極に接続される。
【０００４】
本明細書では、データ配線に接続されるソース／ドレインをドレインと呼び、画素電極に接続されるソース／ドレインをソースと呼ぶことにする。またデータ配線をドレイン配線と呼ぶ。
【０００５】
ＴＦＴマトリクス型液晶表示パネルは、透明絶縁基板上に互いに交差する複数のドレイン配線と、複数のゲート配線を有する。ドレイン配線はＴＦＴのドレインに接続され、ゲート配線はＴＦＴのゲートに接続される。通常、ドレイン配線とドレイン電極は同一の導電層で形成される。また、ゲート配線とゲート電極も同一の導電層で形成される。
【０００６】
本明細書は、１本の配線が一部でゲート電極他の部分でゲート配線を構成するような場合にも、複数の部分に分断されているゲート配線をまとめて１本のゲート配線と呼ぶ。
【０００７】
液晶表示パネル用のガラス基板は、面積が広く、製造プロセスにおいて異物が混入することを完全に防止することは難しい。導電層形成時に、基板表面上に異物が存在すると、ガラス基板上に導電層が形成されず、異物上に導電層が堆積してしまう。洗浄などにより異物が取り除かれると、導電層内にピンホールが発生する。
【０００８】
ピンホールが、ゲート配線やドレイン配線を切断またはほぼ切断すると、液晶表示パネルに線欠陥が発生する。また、ソース／ドレイン電極や画素電極、ゲート配線から分岐したゲート電極にピンホールが存在する場合、画素欠陥を起こす可能性が高い。特に、線欠陥は液晶表示パネルにとって致命的な欠陥となり易い。
【０００９】
【発明が解決しようとする課題】
以上説明したように、液晶表示パネルの製造プロセスにおいて、異物の混入を完全に防止することは難しい。一方、線欠陥は液晶表示パネルにとって致命的な欠陥となり易い。液晶表示パネルの製造プロセスにおいて異物が混入しても、その後配線の修復を可能とする液晶表示パネルの構成および液晶表示パネルの製造方法が望まれる。
【００１０】
本発明の目的は、配線の欠陥を修復することが可能な薄膜トランジスタマトリクスを提供することである。
【００１１】
本発明の他の目的は、配線に欠陥が存在する場合、その欠陥を修復することのできる薄膜トランジスタマトリクスの製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の一観点によれば、
透明絶縁基板と、
前記透明絶縁基板上に行列状に配置され、各々がゲート電極、ソース電極、ドレイン電極を有する、複数個の薄膜トランジスタと、
前記複数個の薄膜トランジスタの各々のソース電極に接続されて前記透明絶縁基板上に配置された画素電極と、
前記透明絶縁基板上で全体として行方向に沿って配置され、前記ゲート電極に接続された複数本のゲート配線と、
前記透明絶縁基板上で全体として列方向に沿って配置され、前記ドレイン電極に接続された複数本のドレイン配線と、
を有する薄膜トランジスタマトリクスの製造方法であって、
前記透明絶縁基板の上に第１半導体層を形成する工程と、
前記第１半導体層の上に第１金属層を形成する工程と、
前記第１金属層と前記第１半導体層の積層をパターニングし、前記薄膜トランジスタのゲート電極と前記ゲート配線を形成する工程と
を含み、前記第１金属層成膜前に前記第 1 半導体層表面上に混入した異物が、前記第１金属層成膜後に取り除かれることにより、パターニングされた前記第１金属層が第１欠損を有し、
前記第１欠損で露出された前記第１半導体層上に選択的に第３金属層を成長する工程
を含む薄膜トランジスタマトリクスの製造方法
が提供される。
【００１３】
本発明の他の観点によれば、
透明絶縁基板と、
前記透明絶縁基板上に行列状に配置され、各々がゲート電極、ソース電極、ドレイン電極を有する、複数個の薄膜トランジスタと、
前記複数個の薄膜トランジスタの各々のソース電極に接続されて前記透明絶縁基板上に配置された画素電極と、
前記透明絶縁基板上で全体として行方向に沿って配置され、前記ゲート電極に接続された複数本のゲート配線と、
前記透明絶縁基板上で全体として列方向に沿って配置され、前記ドレイン電極に接続された複数本のドレイン配線と、
を有し、前記ゲート配線および前記ドレイン配線の一方が、第１金属層とその下の第 1 半導体層の第１積層を含み、前記第１金属層成膜前に前記第 1 半導体層表面上に混入した異物が、前記第１金属層成膜後に取り除かれることにより、前記第１金属層が局所的な第１欠損を有し、
さらに、前記第１欠損で露出された前記第１半導体層上に選択的に形成され、前記第１欠損を埋め戻す第３金属層を有する薄膜トランジスタマトリクス
が提供される。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００１５】
図１（Ａ）〜（Ｄ）は、本発明の実施例による薄膜トランジスタマトリクスの構成を概略的に示す等価回路図およびゲート配線とドレイン配線の交差部の断面図である。
【００１６】
図１（Ａ）に示すように、薄膜トランジスタマトリクスは、複数のゲート配線ＧＬ１、ＧＬ２、ＧＬ３、．．．と複数のドレイン配線ＤＬ１、ＤＬ２、ＤＬ３、．．．が互いに交差するように透明基板上に配置される。ゲート配線ＧＬとドレイン配線ＤＬの各交点に対応して、薄膜トランジスタＴＦＴが配置され、ゲート電極がゲート配線ＧＬに接続され、ドレイン電極がドレイン配線ＤＬに接続される。ＴＦＴのソース電極は、画素電極ＰＸに接続されると共に、画素電極ＰＸで形成される蓄積容量ＳＣの一方の電極に接続される。蓄積容量ＳＣの他方の電極は、ドレイン配線ＤＬと平行に配置された蓄積容量配線ＣＡ１、ＣＡ２、．．．に接続される。
【００１７】
なお、蓄積配線ＣＡは、蓄積容量ＳＣの他方の電極を一定電圧の電源に接続すればよく、ドレイン配線ＤＬ又はゲート配線ＧＬに平行に配置することが好ましい。
【００１８】
図１（Ｂ）は、蓄積容量配線ＣＢ１、ＣＢ２がゲート配線ＧＬ１、ＧＬ２と平行に配置された構成を示す。他の構成は、図１（Ａ）と同様である。
【００１９】
いずれの構成においても、ゲート配線ＧＬと薄膜トランジスタＴＦＴのゲート電極は、同一の導電層で形成される。又、ドレイン配線ＤＬと薄膜トランジスタＴＦＴのドレイン電極も同一の導電層で形成される。ドレイン配線ＤＬとゲート配線ＧＬの交差部は、ゲート絶縁膜によって互いに絶縁される。
【００２０】
図１（Ｃ）は、ボトムゲート型薄膜トランジスタを用いた場合のドレイン配線ＤＬとゲート配線ＧＬの交差部の構成を示す。ボトムゲート型薄膜トランジスタにおいては、ガラス基板で形成された透明絶縁基板１の上に、先ずゲート電極およびゲート配線ＧＬが形成される。
【００２１】
本実施例においては、ゲート電極およびゲート配線ＧＬを、高不純物濃度の半導体層２および金属配線層３で構成する。ゲート配線ＧＬを覆ってゲート絶縁膜４が形成される。ゲート絶縁膜の上に、チャネルを形成するための動作半導体層５、高不純物濃度のコンタクト用半導体層８、金属配線層９が形成され、ソース／ドレイン電極およびドレイン配線の形状にパターニングされる。
【００２２】
なお、薄膜トランジスタ領域においては動作半導体層５の上にエッチングストッパとして機能する絶縁層が形成され、チャネルを構成する動作半導体層５を残し、その上のコンタクト用半導体層８および金属配線層９が除去される。
【００２３】
ゲート配線ＧＬの半導体層２は、本来不要な構成要素である。しかしながら、金属配線層３の下に半導体層２を形成することにより、ゲート配線の金属配線層３に切断等の欠損が生じた場合の修復が可能となる。ドレイン配線ＤＬの下に配置される活性半導体層５は、後に説明する製造プロセスの都合上残されている。製造プロセスを変更して、配線層としては活性半導体層５が残らないようにすることもできる。
【００２４】
図１（Ｄ）は、トップゲート型薄膜トランジスタを用いた場合の配線の交差部の構成を示す。透明絶縁基板１の上にコンタクト用半導体層８、金属配線層９が積層され、配線形状にパターニングされている。コンタクト用半導体層８および金属配線層の９積層がドレイン配線ＤＬの機能を果たす。金属配線層９を覆うようにゲート絶縁膜４が形成されている。薄膜トランジスタにおいては、図１（Ｃ）に示す動作半導体層５のような動作半導体層がコンタクト用半導体層８の下に配置される。チャネルを構成する動作半導体層の上に、エッチングストッパとなる絶縁層が配置され、その上の金属配線層９及びコンタクト用半導体層８が除去されている。従って、動作半導体層はゲート絶縁膜４を介してその上に形成されるゲート電極と対向する。
【００２５】
交差部においては、ゲート絶縁膜４の上に高不純物濃度の半導体層２および金属電極層３が形成され、併せてゲート配線ＧＬを構成する。ゲート配線ＧＬは、絶縁保護膜１３で覆われる。
【００２６】
図１（Ｃ）の場合と同様、ゲート配線ＧＬの半導体層２は、本来不要の構成要素である。しかしながら、金属配線層３、９の下に半導体層２、８を配置することにより、金属配線層３、９に断線等の欠損が生じた場合、その欠損を半導体層２、８を利用して修復することが可能となる。以下、図１（Ｃ）に示すボトムゲート型薄膜トランジスタを用いる場合を例に取って説明する。
【００２７】
図２（Ａ）〜（Ｆ）は、薄膜トランジスタマトリクス及びこの薄膜トランジスタマトリクスを用いた液晶表示パネルの製造工程を説明するための断面図である。
【００２８】
図２（Ａ）に示すように、ガラス基板で形成された透明絶縁基板１の表面上に、ｎ型不純物を多量に添加したｎ+ 型シリコン層２を、たとえば厚さ約５０ｎｍ、プラズマＣＶＤで形成する。シリコン層は、アモルファスでも多結晶でも良い。以下、アモルファスシリコン層を用いる場合を例にとって説明する。
【００２９】
なお、多結晶シリコン層を用いる場合は、先ずアモルファスシリコン層を作成した後、レーザアニールを行い、非晶質シリコン層を多結晶シリコン層に変換すれば良い。
【００３０】
シリコン層２は、その上に金属層を選択的に成長させるための層であり、この機能を果たせば厚さは任意でよい。シリコン層２の表面上に、例えば厚さ約１５０ｎｍのＣｒ層で形成されたゲート金属層３をスパッタリングで堆積する。ゲート金属層としては、Ｃｒの他、Ｗ、Ｔｉ、Ｍｏ、Ｔａまたはこれらの合金を用いることができる。
【００３１】
なお、半導体層２とゲート金属層（金属配線層）３は、同一製造装置内で連続的に作成することは難しく、別の製造装置を用い、中間に洗浄工程を挿入する。
【００３２】
ゲート金属層３の上に、ホトレジスト層を塗布し、露光、現像することによりレジストパターンＰＲ１を作成する。レジストパターンＰＲ１は、ゲート電極、ゲート配線、および蓄積容量配線を含む形状に作成される。レジストパターンＰＲ１をマスクとしてゲート金属層３および半導体層２をエッチングする。エッチングの結果、パターニングされた半導体層２ａ、ゲート金属層３ａが残る。エッチング後、レジストパターンＰＲ１は除去する。レジストパターン除去後、パターニングした配線層の表面を洗浄する。
【００３３】
図２（Ｂ）に示すように、パターニングしたゲート金属層３ａ、半導体層２ａを覆って、例えば厚さ約４００ｎｍのＳｉＮ層で形成されたゲート絶縁膜４、厚さ約１５ｎｍのアモルファスシリコン（ａ−Ｓｉ）層で形成された動作半導体層５、厚さ約１２０ｎｍのＳｉＮ層で形成されたチャネル保護膜６をそれぞれプラズマ化学気相体積（Ｐ−ＣＶＤ）で成膜する。
【００３４】
チャネル保護膜６の上に、レジスト層を塗布し、露光、現像することによりレジストパターンＰＲ２を作成する。レジストパターンＰＲ２は、薄膜トランジスタＴＦＴのチャネルを構成する領域上に形成される。レジストパターンＰＲ２をマスクとし、チャネル保護膜６をドライエッチングでエッチングする。
【００３５】
このドライエッチングは、例えばＯ2 ガス（流量１７０〜２３０ｓｃｃｍ、例えば２００ｓｃｃｍ）、ＳＦ6 ガス（流量１７５〜２２５ｓｃｃｍ、例えば２００ｓｃｃｍ）を流し、エッチング装置内圧力を約８Ｐａとし、６００Ｗの高周波電力を供給し、ドライエッチングを行う。このドライエッチングにより、チャネル領域上にのみチャネル保護膜６ａ（図２（Ｃ）に図示）が残る。ドライエッチング後、レジストパターンＰＲ２を除去し、表面を洗浄する。
【００３６】
図２（Ｃ）に示すように、パターニングしたチャネル保護膜６ａおよび動作半導体層５の表面上に、厚さ約３０ｎｍのｎ+ 型ａ−Ｓｉ層で形成されたコンタクト用半導体層８をＰ−ＣＶＤで成膜し、表面を洗浄した後、コンタクト用半導体層５の表面上に例えば厚さ１５０ｎｍの単層金属層で形成されたソース／ドレイン金属層９をスパッタリング（ＰＶＤ）で成膜する。なお、ソース／ドレイン金属層としては、Ｗ、Ｃｒ、Ｔａ、Ｍｏ、Ｔｉ等を用いることができる。
【００３７】
また、単層金属層に代え、例えば厚さ２０ｎｍのＴｉ層、素の上に厚さ約５０ｎｍのＡｌ層、厚さ約８０ｎｍのＴｉ層の積層であるＴｉ／Ａｌ／Ｔｉ積層をスパッタリングで成膜したもよい。積層でソース／ドレイン金属層を形成する場合、電気的導電率の高いＡｌ層を主配線層として用いることが好ましい。Ａｌ層の下のＴｉ層は、半導体層とのコンタクト特性を改善するものであり、Ａｌ層の上のＴｉ層は、透明電極であるインジウム−錫酸化物（ＩＴＯ）層とのコンタクト特性を改善するものである。
【００３８】
ソース／ドレイン金属層９の上に、ホトレジスト層を塗布し、露光、現像することによりレジストパターンＰＲ３を形成する。レジストパターンＰＲ３は、薄膜トランジスタのソース／ドレイン電極領域、ドレイン配線の形状にパターニングされる。レジストパターンＰＲ３をマスクとし、ソース／ドレイン金属層９、コンタクト用半導体層８、動作半導体層５を連続的にドライエッチングする。チャネル領域の上では、チャネル保護膜６ａがエッチングストッパとして機能し、その下に動作半導体層５が残る。エッチング後、レジストパターンＰＲ３を除去し、表面を洗浄する。
【００３９】
図２（Ｄ）は、上述の工程で作成された薄膜トランジスタの断面構成を示す。透明絶縁基板上にゲート電極Ｇが形成され、ゲート絶縁膜４を介してパターニングされた動作半導体層５ａが形成されている。動作半導体層５ａの中間部上には、チャネル保護膜６ａが配置され、チャネル保護膜６ａの両側およびチャネル保護膜６ａの端部の上に、コンタクト用半導体層８ａ、ソース金属層９ａ、ドレイン金属層９ｂがパターニングされている。
【００４０】
図３は、図２（Ｄ）の段階の薄膜トランジスタマトリクスの平面構成を概略的に示す。図中横方向にゲート配線ＧＬおよび蓄積容量配線ＣＢが形成され、ゲート絶縁膜を介してその上に図中縦方向に延在するドレイン配線ＤＬが形成されている。ドレイン配線ＤＬからは、薄膜トランジスタＴＦＴが分岐して形成されている。薄膜トランジスタＴＦＴにおいては、中央部でチャネル保護膜６ａが露出し、その両側にソース金属層９ａおよびドレイン金属層９ｂが残されている。なお、図２に示す工程は、Ｘ−Ｘ線に沿う断面図である。
【００４１】
図２（Ｅ）に示すように、薄膜トランジスタ、ゲート配線ＧＬ、ドレイン配線ＤＬおよび蓄積容量配線ＣＢを作成した表面上に、例えば厚さ約３００ｎｍのＳｉＮ層で形成された絶縁保護膜１３をＰ−ＣＶＤで成膜する。ソース金属層９ａのコンタクト領域を露出する開口を絶縁保護膜１３を貫通して形成し、絶縁保護膜１３上に例えば厚さ約７０ｎｍのＩＴＯ層で形成された画素電極層を成膜し、ホトリソグラフィおよびエッチングにより画素電極１４をパターニングする。
【００４２】
図２（Ｆ）に示すように、画素電極１４および絶縁保護膜１３を覆って配向膜１５を成膜し、ラビング等の配向処理を行う。このようにして、薄膜トランジスタマトリクスが作成される。
【００４３】
なお、対向基板は、ガラス基板等の透明絶縁基板５１の表面上に、Ｃｒ層等でブラックマトリクス５３を成膜し、パターニングする。ブラックマトリクス５３は、遮光膜として機能し、表示領域以外を覆う。カラーフィルタ５５を形成した後、全面にＩＴＯ層からなるコモン電極５２を形成する。コモン電極５２を覆って、配向膜５４が成膜され、その表面がラビング等により配向処理される。カラーフィルタは、薄膜トランジスタマトリクスの基板側に形成してもよい。
【００４４】
ＴＦＴ基板と対向基板を図示のように対向させ、周辺をシール剤で接着し、その間に液晶を収容する空洞を形成する。シール剤の一部に形成した注入口から液晶を注入することにより、液層層６０が形成され、液晶表示パネルが作成される。
【００４５】
金属層成膜前に、下地表面上に異物が混入すると、金属層は異物の上に堆積される。成膜、パターニング後基板を洗浄すると、異物が取り除かれ、金属層にピンホールが発生する。ピンホールが配線を横断すると、配線は切断されてしまう。薄膜トランジスタマトリクスを作成した後、ＴＦＴ試験機で特性のチェック、抵抗値のチェック（断線用）、短絡のチェックを行なう。たとえば、各配線の抵抗値の測定において、金属層がない部分があれば抵抗値異常が判定され、断線が生じているかいないかを検出することができる。
【００４６】
図３を参照して、ゲート配線ＧＬ上に異物が混入し、ゲート配線が切断されている場合およびドレイン配線ＤＬに切断が生じている場合を以下に説明する。図３のＹ−Ｙ線に沿う断面図、およびＺ−Ｚ線に沿う断面図を例にとって説明する。
【００４７】
図４は、Ｙ−Ｙ線に沿うゲート配線およびＺ−Ｚ線に沿うドレイン配線の断面図を示す。
【００４８】
図４（Ａ）は、異物の混入により、ゲート配線の金属層３ａおよびドレイン配線の金属層９ｂに断線が生じている状態を示す。金属層３ａは、ゲート絶縁膜および絶縁保護膜１３によって覆われている。ドレイン配線の金属層９ｂは、絶縁保護膜１３によって覆われている。
【００４９】
これらの配線において、金属層３ａ、９ｂの下には高不純物濃度の半導体層２ａ、８ａが存在するが、金属層が切断されると、配線の電気抵抗は大幅に増大する。従って、電気的に配線の切断を検出することは容易である。ＴＦＴ試験機は配線のアドレスを確定できる。また、取り付けてある光学カメラで基板表面から光学的に観察することにより、切断等の欠損の生じている個所を確定することができる。欠損を検出した後、欠損の修復を行う。
【００５０】
図４（Ｂ）に示すように、基板表面上にレジスト層を塗布し、露光、現像して欠損個所に開口を有するレジストパターンＰＲ４を作成する。レジストパターンＰＲ４をマスクとし、開口内に露出している絶縁保護膜１３、ゲート絶縁膜４のエッチングを行う。
【００５１】
このエッチングは、例えばドライエッチング装置内において、流量２００ｓｃｃｍのＯ2 ガスと、流量約２００ｓｃｃｍのＳＦ6 ガスを混合して流し、反応室内圧力を約８Ｐａに保ち、高周波電力を約６００Ｗ供給し、例えば約２分間程度のドライエッチングを行う。
【００５２】
図４（Ｃ）は、ドライエッチング終了後、レジストパターンＰＲ４を除去し、洗浄した状態を示す。欠損領域においては、ゲート絶縁膜４およびその上の絶縁保護膜１３が除去され、欠損を有する金属層３ａ、９ｂが露出している。
【００５３】
欠損を露出したＴＦＴ基板を、タングステンの選択ＣＶＤ装置内に搬入する。
図４（Ｄ）に示すように、欠損部で露出しているシリコン層表面上に、Ｗを選択的に成長させる。この成長条件は、例えば基板温度を２００℃とし、ＷＦ6 ガスを流量５ｓｃｃｍ、ＳｉＨ4 ガスを流量２ｓｃｃｍ、Ｈ2 ガスを流量８０ｓｃｃｍ流し、ＣＶＤ装置内を圧力０．０２Ｔｏｒｒに保ち、ＷのＣＶＤを行う。
【００５４】
このような条件によれば、成長するＷはシリコン層表面にのみ選択的に生じ、絶縁層や金属層の表面には生じ難い。このようにして、ゲート配線の欠損をＷ層１８ａで埋め戻し、ドレイン配線の欠損部をＷ層１８ｂで埋め戻す。このようにして、断線が生じていたゲート配線、ドレイン配線が修復される。
【００５５】
なお、ＴＦＴ基板の構成がほぼ完成した後、ドレイン配線、ゲート配線の欠損を検出し、同時に修復する場合を説明したが、製造プロセスの途中で欠損を修復することもできる。
【００５６】
図５は、ゲート配線（ゲート電極、蓄積容量電極を含む）を作成した後、欠損を検出し、修復を行う場合を示す。図３のＹ−Ｙに沿う断面で説明する。
【００５７】
図５（Ａ）に示すように、ガラス基板１上にｎ+ 型ａ−Ｓｉ層２を成膜する。成膜後、基板表面を洗浄する。洗浄工程を経、スパッタリング装置に搬入する工程において、基板表面上に異物が混入することがある。
【００５８】
図５（Ｂ）は、ｎ+ 型ａ−Ｓｉ層２の表面上に、異物２０が混入された状態でゲート金属層３を成膜した状態を示す。異物２０の存在する領域においては、ゲート金属層３が異物２０上に堆積し、ｎ+ 型ａ−Ｓｉ層２表面にはゲート金属層３が堆積しない。従って、ゲート金属層３にはピンホールが生じている。
【００５９】
図５（Ｃ）に示すように、ゲート金属層３を成膜した後、洗浄を行うと、異物２０が除去され、ゲート金属層３のピンホール２１が現れる。この段階で、ゲート金属層のパターニングを行う。ピンホール２１がゲート配線３ａを横断すると、作成されたゲート配線３ａが断線することになる。ゲート配線の断線を検出した時は、ＴＦＴ基板をＷの選択ＣＶＤ装置内に搬入し、Ｗの選択成長を行う。Ｗの選択成長は、上述のような条件で行えば良い。
【００６０】
ピンホール２１においては、下地の半導体層２ａが露出しているため、ピンホール２１において選択的にＷの選択成長が生じ、Ｗ層１８ｃでピンホール２１を埋め戻すことができる。
【００６１】
なお、Ｗの選択成長において、パターニングされた半導体層２ａの側面にもＷが成長するが、Ｗを成長する厚さは半導体層の上の金属層の厚さ（たとえば約１５０ｎｍ）程度で良く、例えば幅数μｍの配線層の寸法精度に与える影響は無視できる程度である。
【００６２】
次に、ソース／ドレイン電極およびドレイン配線に欠損が生じた場合の修復方法を説明する。図３のＸ−Ｘ線およびＺ−Ｚ線に沿う断面を例示して説明する。
【００６３】
図６（Ａ）は、図２（Ｂ）に示すように、動作半導体層５の上にチャネル保護膜６ａを形成した後、コンタクト用半導体層８を成膜した状態を示す。
【００６４】
図６（Ｂ）に示すように、コンタクト用半導体層８を成膜した後、基板表面を洗浄し、スパッタリング装置に導入してソース／ドレイン金属層９を成膜する。洗浄、スパッタリング装置への導入工程において、コンタクト用半導体層８表面に異物２２、２５が混入したものとする。
【００６５】
ソース／ドレイン金属層９を成膜すると、異物２２、２５が存在する領域では、ソース／ドレイン金属層９が異物２２、２５上に堆積し、コンタクト用半導体層８表面には堆積しない。従って、ソース／ドレイン金属層９にはピンホール２３、２６が生じる。ソース／ドレイン金属層９を成膜した後、基板表面を洗浄すると、異物２２、２５が除去され、ピンホールが露出する。
【００６６】
図６（Ｃ）は、基板表面を洗浄し、ピンホール２３、２６が露出した状態を示す。その後、表面にホトレジスト層を塗布し、露光、現像することによりホトレジストパターンを作成する。このホトレジストパターンをマスクとし、ソース／ドレイン金属層９、コンタクト用半導体層８、動作半導体層５のエッチングを行う。
【００６７】
図６（Ｄ）は、エッチングを終了し、レジストパターンを除去し、表面を洗浄した状態を示す。ＴＦＴ領域においては、ソース金属層９ａにピンホール２３が形成され、ドレイン配線にはピンホール２６が形成されている。この状態で配線層の検査を行い、ドレイン配線の切断を検出したとする。
【００６８】
ＴＦＴ基板をＷ選択ＣＶＤ装置に搬入し、上述のＷの選択成長を行う。Ｗは、半導体層が露出している表面に選択的に成長するため、ピンホール２３、２６がＷ層２７、２８で埋め戻される。
【００６９】
図６（Ｅ）に示すように、欠損を修復した後、ＴＦＴ基板表面を絶縁保護層１３で覆い、画素電極用接続孔を形成し、ＩＴＯ膜を成膜し、ホトリソグラフィとエッチングによりパターニングしてＩＴＯ電極１４を作成する。その後、表面に配向膜を成膜し、配向処理を行ってＴＦＴ基板を完成させる。
【００７０】
なお、ボトムゲート型ＴＦＴ基板を例にとって説明したが、トップゲート型ＴＦＴ基板でも同様の修復が行えることは当業者に自明であろう。
【００７１】
Ｗの選択成長により、金属層の欠損を修復する場合を説明したが、選択成長の可能な金属として、Ｗの他Ｍｏ、Ｔａ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、Ａｌが知られている。Ｗ以外のこれら金属を用いて、金属層の欠損を修復することも可能であろう。
【００７２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、パターニングした金属層に欠損があり、切断が生じている場合、その欠損を修復することができる。
【００７４】
配線の欠損を修復することにより、薄膜トランジスタマトリクスの製造プロセスの歩留りを向上することができる。特に、液晶表示装置の致命的欠陥となりやすい線欠陥の発生を防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例による薄膜トランジスタマトリクスの等価回路図、および配線の交差部の断面図である。
【図２】ボトムゲート型ＴＦＴ基板を用いた液晶表示パネルの製造プロセスの主要工程を示す断面図である。
【図３】図２（Ｄ）の工程を終了したＴＦＴ基板の概略平面図である。
【図４】金属層の欠損を修復する工程を示す概略断面図である。
【図５】金属層の欠損を修復する工程を示す概略断面図である。
【図６】金属層の欠損を修復する工程を示す概略断面図である。
【符号の説明】
１ 透明絶縁基板
２ 半導体層
３ 金属層
４ ゲート絶縁膜
５ 動作半導体層
６ チャネル保護膜
８ コンタクト用半導体層
９ 金属層
１３ 絶縁保護膜
１４ 画素電極
１５ 配向膜
１８、２７、２８ Ｗ層
５１ ガラス基板
５２ コモン電極
５３ ブラックマトリクス
５４ 配向膜
６０ 液晶層
ＰＲ ホトレジストパターン
Claims (8)
- 透明絶縁基板と、
前記透明絶縁基板上に行列状に配置され、各々がゲート電極、ソース電極、ドレイン電極を有する、複数個の薄膜トランジスタと、
前記複数個の薄膜トランジスタの各々のソース電極に接続されて前記透明絶縁基板上に配置された画素電極と、
前記透明絶縁基板上で全体として行方向に沿って配置され、前記ゲート電極に接続された複数本のゲート配線と、
前記透明絶縁基板上で全体として列方向に沿って配置され、前記ドレイン電極に接続された複数本のドレイン配線と、
を有する薄膜トランジスタマトリクスの製造方法であって、
前記透明絶縁基板の上に第１半導体層を形成する工程と、
前記第１半導体層の上に第１金属層を形成する工程と、
前記第１金属層と前記第１半導体層の積層をパターニングし、前記薄膜トランジスタのゲート電極と前記ゲート配線を形成する工程と
を含み、前記第１金属層成膜前に前記第 1 半導体層表面上に混入した異物が、前記第１金属層成膜後に取り除かれることにより、パターニングされた前記第１金属層が第１欠損を有し、
前記第１欠損で露出された前記第１半導体層上に選択的に第３金属層を成長する工程
を含む薄膜トランジスタマトリクスの製造方法。 - さらに、前記透明絶縁基板の上に第２半導体層を形成する工程と、
前記第２半導体層の上に第２金属層を形成する工程と、
前記第２金属層と前記第２半導体層の積層をパターニングし、前記薄膜トランジスタのドレイン電極と前記ドレイン配線を形成する工程と
を含む請求項１記載の薄膜トランジスタマトリクスの製造方法。 - 前記第２金属層成膜前に前記第 2 半導体層表面上に混入した異物が、前記第２金属層成膜後に取り除かれることにより、パターニングされた前記第２金属層が第２欠損を有し、
前記第２欠損で露出された前記第２半導体層上に選択的に第４金属層を成長する工程
を含む請求項２記載の薄膜トランジスタマトリクスの製造方法。 - 透明絶縁基板と、
前記透明絶縁基板上に行列状に配置され、各々がゲート電極、ソース電極、ドレイン電極を有する、複数個の薄膜トランジスタと、
前記複数個の薄膜トランジスタの各々のソース電極に接続されて前記透明絶縁基板上に配置された画素電極と、
前記透明絶縁基板上で全体として行方向に沿って配置され、前記ゲート電極に接続された複数本のゲート配線と、
前記透明絶縁基板上で全体として列方向に沿って配置され、前記ドレイン電極に接続された複数本のドレイン配線と、
を有する薄膜トランジスタマトリクスの製造方法であって、
前記透明絶縁基板の上に第１半導体層を形成する工程と、
前記第１半導体層の上に第１金属層を形成する工程と、
前記第１金属層と前記第１半導体層の積層をパターニングし、前記薄膜トランジスタのゲート電極と前記ゲート配線を形成する工程と、
前記透明絶縁基板の上に第２半導体層を形成する工程と、
前記第２半導体層の上に第２金属層を形成する工程と、
前記第２金属層と前記第２半導体層の積層をパターニングし、前記薄膜トランジスタのドレイン電極と前記ドレイン配線を形成する工程と、
を含み、
前記第１金属層成膜前に前記第 1 半導体層表面上に混入した異物が、前記第１金属層成膜後に取り除かれ、前記第２金属層成膜前に前記第 2 半導体層表面上に混入した異物が、前記第２金属層成膜後に取り除かれることにより、パターニングされた前記第１金属層および前記第２金属層が欠損を有し、
パターニングされた前記第１金属層および前記第２金属層の上にそれぞれ第１絶縁膜および第２絶縁膜を形成する工程と、
前記欠損のある場所で前記第１絶縁膜および第２絶縁膜を除去する工程と、
前記欠損のある場所で露出された前記第１半導体層および前記第２半導体層の上に選択的に第３金属層を成長する工程
を含む薄膜トランジスタマトリクスの製造方法。 - 透明絶縁基板と、
前記透明絶縁基板上に行列状に配置され、各々がゲート電極、ソース電極、ドレイン電極を有する、複数個の薄膜トランジスタと、
前記複数個の薄膜トランジスタの各々のソース電極に接続されて前記透明絶縁基板上に配置された画素電極と、
前記透明絶縁基板上で全体として行方向に沿って配置され、前記ゲート電極に接続された複数本のゲート配線と、
前記透明絶縁基板上で全体として列方向に沿って配置され、前記ドレイン電極に接続された複数本のドレイン配線と、
を有し、前記ゲート配線および前記ドレイン配線の一方が、第１金属層とその下の第1半導体層の第１積層を含み、前記第１金属層成膜前に前記第 1 半導体層表面上に混入した異物が、前記第１金属層成膜後に取り除かれることにより、前記第１金属層が局所的な第１欠損を有し、
さらに、前記第１欠損で露出された前記第１半導体層上に選択的に形成され、前記第１欠損を埋め戻す第３金属層を有する薄膜トランジスタマトリクス。 - 前記ゲート配線および前記ドレイン配線の他方が、第２金属層とその下の第２半導体層の第２積層を含む請求項５記載の薄膜トランジスタマトリクス。
- 前記第２金属層成膜前に前記第 2 半導体層表面上に混入した異物が、前記第２金属層成膜後に取り除かれることにより、前記第２金属層が局所的な第２欠損を有し、
さらに、前記第２欠損で露出された前記第２半導体層上に選択的に形成され、前記第２欠損を埋め戻す第４金属層を有する請求項６記載の薄膜トランジスタマトリクス。 - 前記ゲート電極が前記ゲート配線と同一の第１積層を含み、前記ソース電極、前記ドレイン電極が前記ドレイン配線と同一の第２積層を含む請求項７記載の薄膜トランジスタマトリクス。
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