JPS60157236A - ダイシング法 - Google Patents
ダイシング法Info
- Publication number
- JPS60157236A JPS60157236A JP59012346A JP1234684A JPS60157236A JP S60157236 A JPS60157236 A JP S60157236A JP 59012346 A JP59012346 A JP 59012346A JP 1234684 A JP1234684 A JP 1234684A JP S60157236 A JPS60157236 A JP S60157236A
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- JP
- Japan
- Prior art keywords
- cut
- cutting
- dicing
- substrate
- semiconductor substrate
- Prior art date
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000853 adhesive Substances 0.000 description 15
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- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は回路を形成した半導体基板を分割する際に用い
ることのできるダイシング法に関するものである。
ることのできるダイシング法に関するものである。
従来例の構成とその問題点
近年、事務機器、コンピュータの入力端末用としての各
種の密着型イメージセンサの開発が進められている。密
着型イメージセンサは、等倍率で読み取るために原稿と
同一サイズの長尺ラインセンサを必要とする。その中で
も、プロセス技術が確立し、信頼性にも優れているシリ
コンＩＣチップを複数個接続して長尺化をはかって密着
形イメージセンサを実現していこうとする動きがある。
種の密着型イメージセンサの開発が進められている。密
着型イメージセンサは、等倍率で読み取るために原稿と
同一サイズの長尺ラインセンサを必要とする。その中で
も、プロセス技術が確立し、信頼性にも優れているシリ
コンＩＣチップを複数個接続して長尺化をはかって密着
形イメージセンサを実現していこうとする動きがある。
この場合、ＩＣチップ間の接続誤差がその密着型イメー
ジセンサの読み取り精度を制限する。高精度の密着型イ
メージセンサを実現するためには、ＩＣチップの端面（
ダイシング面）の状態が非常に重要となる。また高分解
能になる程センサ間隔が狭くなるため、接続部の両側の
センサ間隔を精度よく保つ必要がある。
ジセンサの読み取り精度を制限する。高精度の密着型イ
メージセンサを実現するためには、ＩＣチップの端面（
ダイシング面）の状態が非常に重要となる。また高分解
能になる程センサ間隔が狭くなるため、接続部の両側の
センサ間隔を精度よく保つ必要がある。
以下図面を参照しながら従来のダイシング法について説
明する。
明する。
第１図は従来のダイシング法であり、裏面から数十〜数
百ミクロン残して切断し、その後基板に圧力を加えてブ
レイクしてチップ状に分割する。
百ミクロン残して切断し、その後基板に圧力を加えてブ
レイクしてチップ状に分割する。
この方法では、基板の結晶性や圧力の加え方により切断
されていない部分の端面が均一にならない。
されていない部分の端面が均一にならない。
この様子を第１図Ｂに示す。
第２図に、従来法で切断したチップを複数個接続した図
を示す。第２図中に示すｔｊ、ｔ２．ｔｓはチップ接続
誤差でありチップ間隔が不均一となる。
を示す。第２図中に示すｔｊ、ｔ２．ｔｓはチップ接続
誤差でありチップ間隔が不均一となる。
その結果接続面の両端のセンサ間隔が不均一となり、高
分解能、高精度の密着型イメージセンサが得られなかっ
た。また上記の方法を改善したフルカット法もある。こ
のフルカット法は、ダイシング時に裏面まで一気に切断
して、基板の切り残しをなくする方法である。
分解能、高精度の密着型イメージセンサが得られなかっ
た。また上記の方法を改善したフルカット法もある。こ
のフルカット法は、ダイシング時に裏面まで一気に切断
して、基板の切り残しをなくする方法である。
第３図でフルカット法を説明する。１は回路を形成した
半導体基板であり、２は接着シートである。２の接着シ
ートは基板１を完全にフルカットするだめのものであり
、寸だダイシングソーのステージに傷をつけないように
保護するだめのものである。この方法を用いて切断すれ
ば切り残し部分はなくなる。このフルカット法で切断し
たチップを複数個接続した図を第４図に示す。チップ接
続誤差ｔ＋、ｔ２．’ｔｘは従来法に比較すると均一性
が向上する。しかし、ｔｊ 、ｔ２．ｔｓに示すすき間
が生じる。この原因は、第６図に示す切断用ブレード３
の先端部の幅が中央部の幅より狭くなっており、フルカ
ットしても切断面は第６図に示すように台形状となるた
めである。複数個接続した場合、接続面の両端のセンサ
間隔が接続面の両端以外のセンサ間隔と異なり、高分解
能、高精度の密着型イメージセンサが得られないという
問題点を有して込だ。
半導体基板であり、２は接着シートである。２の接着シ
ートは基板１を完全にフルカットするだめのものであり
、寸だダイシングソーのステージに傷をつけないように
保護するだめのものである。この方法を用いて切断すれ
ば切り残し部分はなくなる。このフルカット法で切断し
たチップを複数個接続した図を第４図に示す。チップ接
続誤差ｔ＋、ｔ２．’ｔｘは従来法に比較すると均一性
が向上する。しかし、ｔｊ 、ｔ２．ｔｓに示すすき間
が生じる。この原因は、第６図に示す切断用ブレード３
の先端部の幅が中央部の幅より狭くなっており、フルカ
ットしても切断面は第６図に示すように台形状となるた
めである。複数個接続した場合、接続面の両端のセンサ
間隔が接続面の両端以外のセンサ間隔と異なり、高分解
能、高精度の密着型イメージセンサが得られないという
問題点を有して込だ。
発明の目的
本発明の目的は複数個のイメージセンサを接続して高分
解能、高精度の密着型イメージセンサが得うレるダイシ
ング法を提供することである。
解能、高精度の密着型イメージセンサが得うレるダイシ
ング法を提供することである。
発明の構成
本発明のダイシング法は回路を形成した半導体基板の表
面から切断する第１工程と、前記第１工程で得られた切
断幅より広い幅で裏面より切断する第２工程とよりなる
ダイシング法であり、これにより切断したチップを複数
個接続した場合、接続部のすき間の均一性が向上しかつ
、すき間が大幅に狭くなり、接続精度が向上するため、
高分解能、高精度の密着型イメージセンサが得られるも
のである。
面から切断する第１工程と、前記第１工程で得られた切
断幅より広い幅で裏面より切断する第２工程とよりなる
ダイシング法であり、これにより切断したチップを複数
個接続した場合、接続部のすき間の均一性が向上しかつ
、すき間が大幅に狭くなり、接続精度が向上するため、
高分解能、高精度の密着型イメージセンサが得られるも
のである。
実施例の説明
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第７図、第８図は本発明の一実施例におけるダイシング
法の図を示すものである。第７図においては、１は回路
を形成した半導体基板、２は接着シート、３はダイシン
グ用のブレードである。第８図においては、４はブレー
ド３より幅の広いブレードである。以上のように構成し
た本実施例のダイシング法について以下その説明をする
。
法の図を示すものである。第７図においては、１は回路
を形成した半導体基板、２は接着シート、３はダイシン
グ用のブレードである。第８図においては、４はブレー
ド３より幅の広いブレードである。以上のように構成し
た本実施例のダイシング法について以下その説明をする
。
まず準備として、回路を形成した半導体基板１の裏面に
接着シート２を貼りつける。接着シート２は基板１を完
全にフルカットするだめのものであり、かつ、ダイシン
グソーのステージに傷をつけないように保護するだめの
ものである。第１工程でフルカットしない場合は、接着
シート２は必しも必要でない。上記の準備の後、接着シ
ートを貼りつけた半導体基板をダイシングソーのステー
ジにセットし、第７図に示すようにフルカットあるいは
ハーフカットを行なう。その後接着シートを表面に貼り
、フル力・ノドあるいはハーフカットされたチップを固
定し、基板を裏がえしてダイシングソーのステージにセ
ットする。次に第８図に示すように第１工程で用いたブ
レードより幅の広いブレード４で裏面より切断を行なう
。上記の方法で切断したチップを複数個接続した図を第
９図に示す。第２の工程の裏面からの切断で、第８図中
の点線で示す部分を切り取っているため、第９図の接続
部のすき間の均一性が向上するばか炒でなく、すき間の
間隔が大幅に減少する。またこれらのチ・ツブを実装す
る際、チップを固定するだめの接着剤がすきまを通って
表面にまわりこむのを防ぐこと、および接着剤の逃げの
部分（第９図の○の部分）としても効果がある。
接着シート２を貼りつける。接着シート２は基板１を完
全にフルカットするだめのものであり、かつ、ダイシン
グソーのステージに傷をつけないように保護するだめの
ものである。第１工程でフルカットしない場合は、接着
シート２は必しも必要でない。上記の準備の後、接着シ
ートを貼りつけた半導体基板をダイシングソーのステー
ジにセットし、第７図に示すようにフルカットあるいは
ハーフカットを行なう。その後接着シートを表面に貼り
、フル力・ノドあるいはハーフカットされたチップを固
定し、基板を裏がえしてダイシングソーのステージにセ
ットする。次に第８図に示すように第１工程で用いたブ
レードより幅の広いブレード４で裏面より切断を行なう
。上記の方法で切断したチップを複数個接続した図を第
９図に示す。第２の工程の裏面からの切断で、第８図中
の点線で示す部分を切り取っているため、第９図の接続
部のすき間の均一性が向上するばか炒でなく、すき間の
間隔が大幅に減少する。またこれらのチ・ツブを実装す
る際、チップを固定するだめの接着剤がすきまを通って
表面にまわりこむのを防ぐこと、および接着剤の逃げの
部分（第９図の○の部分）としても効果がある。
なお、上記の実施例では表面からフルカットあるいはハ
ーフカットする第１工程を最初に、その後に裏面からの
カットを行なったが、この順序はこれに限るものでなく
、切断面が、第８図に示すようになるものであれば特に
順序は限定しない。
ーフカットする第１工程を最初に、その後に裏面からの
カットを行なったが、この順序はこれに限るものでなく
、切断面が、第８図に示すようになるものであれば特に
順序は限定しない。
まだ接着シートに関しても、これに限定するものでなく
、基板のフルカット、かつステージの保護の機能を有す
るものであれば何でもよい。
、基板のフルカット、かつステージの保護の機能を有す
るものであれば何でもよい。
発明の効果
以上の説明から明らか彦ように、本発明は、回路を形成
した半導体の表面から切断する第１工程と、第１工程で
得られた切断幅より広い幅で裏面より切断する第２工程
とより構成しているので、切断したチップを接続した場
合、従来法では得られなかったすき間の均一性向上、す
き間の間隔の減少が可能となるというすぐれた効果が得
られる。
した半導体の表面から切断する第１工程と、第１工程で
得られた切断幅より広い幅で裏面より切断する第２工程
とより構成しているので、切断したチップを接続した場
合、従来法では得られなかったすき間の均一性向上、す
き間の間隔の減少が可能となるというすぐれた効果が得
られる。
またその結果接続面の両端のセンサ間隔が他のセンサ間
隔と誤差が小さくなり、接続精度が向上するため、高分
解能、高精度の密着イメージセンサが実現できるという
効果も得られる。さらにチップ接着時の接着剤の逃げの
部分も同時に形成でき、接着剤が表面Ｋまわりこむこと
が防げる効果もある。
隔と誤差が小さくなり、接続精度が向上するため、高分
解能、高精度の密着イメージセンサが実現できるという
効果も得られる。さらにチップ接着時の接着剤の逃げの
部分も同時に形成でき、接着剤が表面Ｋまわりこむこと
が防げる効果もある。
第１図は従来のブレイクを伴なう切断法の図、ルカソト
法によって切断されたチップを接続した図、第５図、第
６図はフルカット法ですき間が生じる原因を示しだ図、
第７図、第８図は本発明の一実施例におけるダイシング
法の図、第９図は、それによって切断したチップを接続
した図である。 １・・・・回路を形成した半導体基板、２・・・・・接
着シート、３・・・・・・第１工程の切断用ブレード、
４・・・・・第２の工程の切断用ブレード、ｔ＋、ｌ、
ｔｓ・・・・接続したチップのすき間。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第５図 第６図 第７図 第８図 第９図
法によって切断されたチップを接続した図、第５図、第
６図はフルカット法ですき間が生じる原因を示しだ図、
第７図、第８図は本発明の一実施例におけるダイシング
法の図、第９図は、それによって切断したチップを接続
した図である。 １・・・・回路を形成した半導体基板、２・・・・・接
着シート、３・・・・・・第１工程の切断用ブレード、
４・・・・・第２の工程の切断用ブレード、ｔ＋、ｌ、
ｔｓ・・・・接続したチップのすき間。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第５図 第６図 第７図 第８図 第９図
Claims (2)
- （１）回路を形成した半導体基板の表面から切断する第
１工程と、前記第１工程で得られた切断幅より広い幅で
裏面より切断する第２工程とよりなることを特徴とする
ダイシング法。 - （２）第１工程の切断をフルカットとすることを特徴と
する特許請求の範囲第１項記載のダイシング法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59012346A JPS60157236A (ja) | 1984-01-25 | 1984-01-25 | ダイシング法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59012346A JPS60157236A (ja) | 1984-01-25 | 1984-01-25 | ダイシング法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157236A true JPS60157236A (ja) | 1985-08-17 |
Family
ID=11802716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59012346A Pending JPS60157236A (ja) | 1984-01-25 | 1984-01-25 | ダイシング法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4822755A (en) * | 1988-04-25 | 1989-04-18 | Xerox Corporation | Method of fabricating large area semiconductor arrays |
| US5160403A (en) * | 1991-08-09 | 1992-11-03 | Xerox Corporation | Precision diced aligning surfaces for devices such as ink jet printheads |
-
1984
- 1984-01-25 JP JP59012346A patent/JPS60157236A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4822755A (en) * | 1988-04-25 | 1989-04-18 | Xerox Corporation | Method of fabricating large area semiconductor arrays |
| US5160403A (en) * | 1991-08-09 | 1992-11-03 | Xerox Corporation | Precision diced aligning surfaces for devices such as ink jet printheads |
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