JPS61253826A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPS61253826A
JPS61253826A JP60095495A JP9549585A JPS61253826A JP S61253826 A JPS61253826 A JP S61253826A JP 60095495 A JP60095495 A JP 60095495A JP 9549585 A JP9549585 A JP 9549585A JP S61253826 A JPS61253826 A JP S61253826A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
wafer
semiconductor device
base
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60095495A
Other languages
English (en)
Inventor
Michiaki Furukawa
古川 道明
Takashi Miwa
孝志 三輪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60095495A priority Critical patent/JPS61253826A/ja
Publication of JPS61253826A publication Critical patent/JPS61253826A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体装置に係り、特に、半導体集積回路を
設けた半導体基板を備えた半導体装置の冷却技術に適用
して有効な技術に関するものである。
[背景技術〕 近来、高速度で高集積度の半導体装置が要望されており
、この要望を満たすために、単結晶シリコンのウェハに
集積回路を形成し、このウェハを配線基板に塔載して半
導体装置を構成する技術が開発されている。
本発明者は、前記のように、ウェハを用いた半導体装置
では、ウェハと配線基板の熱膨張係数の差による熱応力
が大きくなるので、ウェハに歪を生じ、またウェハと配
線基板を電気的に接続した辷−4゛お、ワ、9つ、2、
t、□1、ア、□□□する技術については、例えば、特
願昭58−127641号に記載されている。
〔発明の目的〕
本発明の目的は、ウェハ等の大型の半導体基板を用いた
半導体装置の信頼性を向上することが可能な技術を提供
することにある。
本発明の他の目的は、ウェハ等の大型の半導体基板を用
いた半導体装置において、熱による影響を低減して信頼
性を向上することが可能な技術を提供することにある。
本発明の他の目的は、ウェハ等の大型の半導体基板を用
いた半導体装置において、半導体基板と配線基板の接続
の信頼性を向上することが可能な技術を提供することに
ある。
本発明の他の目的は、ウェハ等の大型の半導体基板を用
いた半導体装置において、歩留りを向上することが可能
な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特かになる
であろう。
〔発明の概要〕
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
すなわち、集積回路を形成したウェハ等の大型の半導体
基板を配線基板上に塔載して構成した半導体装置におい
て、前記半導体基板に熱影響防止用分離溝を設けること
により、半導体装置の信頼性を向上し、また、前記半導
体基板の裏面をベースに粘着または接着させた後に半導
体基板を複数に分離して配線基板に塔載することにより
、半導体基板と配線基板の位置合せの精度を向上するも
のである。
以下、本発明の構成について、実施例とともに図面を用
いて説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
〔実施例〕
一部1図は、ウェハに集積回路を形成し、このつ装置の
断面図、第2図は、前記集積回路を形成したウェハの平
面図、第3図は、前記ウェハの平面の一部を拡大して示
す平面図である。なお、第2図および第3図には、配線
基板を図示していない。
第1図乃至第3図において、1は単結晶シリコンからな
るウェハ型の半導体基板であり、表面部の集積回路領域
2にメモリ、ロジック等が構成しである。この集積回路
領域2は、突起電極4によって炭化シリコン又はこれに
ベリラムを含む焼結体からなる配線基板3の信号線等の
配線(図示していない)に電気的に接続しである。なお
、4Aは半導体基板1側に設けられた突起電極である。
5はベースであり、接着層6によって半導体基板1を接
着させることにより、その半導体基板1をウェハ状態で
配線基板3に塔載するためのものである。前記ベース5
の材料として、例えば熱伝導の良好な炭化シリコンを用
いることによって半導体基板1の放熱効果を向上させる
ことができる。
また、接着層6としては、半導体基板1とベースウの間
の熱応力を緩衝することができるような、例えば、ゴム
系の粘着剤を用いる。また、この接着層6を含浸させた
熱伝導の良い金属綿を用いることによって、半導体基板
1で発生する熱をベース5に効率良く伝達することがで
きる。
7は熱影響防止用溝であり、半導体基板1と配線基板3
の熱膨張係数の差による熱応力を低減させることによっ
て、半導体基板1に歪が生じるのを防止し、また突起電
極4が破損するのを防止するものである1本実施例では
、熱影響防止用溝7をそれぞれの集積回路領域2の間に
設けたが、必ずしも全ての集積回路領域2の間に設ける
必要はなく、半導体基板1と配線基板3の間の熱応力を
低減して半導体基板1の歪、または突起電極4の破損を
防止できる程度に設ければよい。
以上の説明かられかるように、本実施例の半導体装置に
よれば1次の効果を得ることができる。
(1)ウェハ状態の半導体基板1の集積回路領域2の間
に熱影響防止用溝7を設けたことによって。
半導体基板lと配線基板3の間の熱応力を低減して半導
体基板1の歪、または突起電極4の破損を防止したので
、半導体装置の信頼性を向上することができる。
(2)半導体基板1を熱伝導の良好なベース5に接着さ
せたことにより、半導体基板1の熱が良好に放熱される
ので、集積回路領域2に設けられる半導体素子の電気的
動作の安定性を向上することができ、また熱応力を低減
することができる。
(3)接着層6にゴム系の粘着剤を用いることにより、
半導体基板1とベース5の間の熱応力が緩衝されて半導
体基板lの歪が低減するので、半導体装置の信頼性を向
上することができる。
(4)接着層6に金属綿を用いることにより、半導体基
板1で発生する熱を効率よくベース5に放熱することが
できるので、集積回路領域2に設けられる半導体素子の
電気的動作の安定がさらに向上され、また熱応力をさら
に低減することができる。
次に、第1図を用いて本実施例の半導体装置の具体的な
製造方法を説明する。
まず、ウェハ状態の半導体基板1の集積回路領域2に半
導体素子を形成し、また突起電極4A、配線(図示して
いない)等を周知の技術によって形成する。また一方に
おいて、配線基板3に配線および突起電極(図示してい
ない)を形成する。
そして、ベース5に接着層6を形成し、この後に、半導
体基板1の裏面、すなわち、集積回路領域2が設けであ
る面と反対側の面を接着層6に貼り付ける。
次に、半導体基板1の熱影響防止溝7(ダイシング領域
ともいう)をダイシングして、半導体基板1を複数に分
離する。このとき、半導体基板1の裏面の全面を接着し
であることから、複数に分離した半導体基板1の間の位
置が変るようなことはない。また、接着層6にゴム系の
粘着剤を用いれば、ダイシング後に不良な集積回路領域
2を摘出して交換することができる。
次に、配線基板3と半導体基板1の位置合せを行なって
、配線基板3の突起電極と半導体基板lの突起電極4A
を接続する。この位置合せにおいで゛、半導体基板1が
ベース5にウェハ状態で接着しであるので、複数に分離
された半導体基板1の位置合せを一度に行なうことがで
き、またダイシング時の位置ずれかないことから1位置
合せの精度を向上することができる。なお、ベース5に
ポリイミドテープ等のフレキシブルなものを用いれば、
突起電極4A等の高さのばらつきによる接続不良を防止
することができる。
以上の説明かられかるように1本実施例の製造方法によ
れば、次の効果を得ることができる。
(1)接着M6にゴム系の粘着剤を用いることにより、
ダイシング後に、不良な集積回路領域2を摘出して交換
することができるので、半導体装置の歩留りを向上する
ことができる。
(2)半導体基板1と配線基板3の位置合せにおいて、
半導体基板lがベース5にウェハ状態で接着しであるこ
とにより、複数に分離された半導体基板lの位置合せお
よび接続が一度で済むので。
半導体装置を短時間で製作することができる。
(3)半導体基板1をベース5にウェハ状態で接:、着
してダイシング時の位置ずれを防止したことにより1位
置合せの精度が向上するので、突起電極4の接続の信頼
性を向上することができる。
(4)ベース5にポリイミドテープ又はビニールテープ
等のフレキシブルなものを用いることにより、突起型W
A4の高さのばらつきによる接続不良が低減するので、
その突起電極4の接続の信頼性をさらに向上することが
できる。
[効果] 以上1本願によって開示された新規な技術によれば、次
の効果を得ることができる。
(1)ウェハ状態の半導体基板の集積回路領域の間に熱
影響防止用溝を設けたことによって、半導体基板と配線
基板の間の熱応力による半導体基板の歪、または突起電
極の破損を防止することができるので、半導体装置の信
頼性を向上することができる。
(2)半導体基板を熱伝導の良好なベースに接着させた
ことにより、半導体基板の熱が良好に放熱されるので、
集積回路領域に設けられる半導体素子の電気的動作の安
定性を向上することができ、また熱応力を低減すること
ができる。
(3)接着層にゴム系の粘着剤を用いることにより、半
導体基板とベースの間の熱応力が緩衝されて半導体基板
の歪が低減するので、半導体装置の信頼性を向上するこ
とができる。
(4)接着層に金属綿を用いることにより、半導体基板
で発生する熱を効率よくベースに放熱することができる
ので、集積回路領域に設けられる半導体素子の電気的動
作の安定がさらに向上され、また熱応力をさらに低減す
ることができる。
(5)接着層にゴム系の粘着剤を用いることにより、ダ
イシング後に、不良な集積回路領域を摘出して交換する
ことができるので、半導体装置の歩留りを向上すること
ができる。
(6)半導体基板と配線基板の位置合せにおいて。
半導体基板がベースにウェハ状態で接着しであることに
より、複数に分離された半導体基板の位置合せおよび接
続が一度で済むので、半導体装置を短時間で製作するこ
とができる。
4(7)半導体基板をベースにウェハ状態で接着してダ
イシング時の位置ずれを防止したことにより。
位置合せの精度が向上するので、突起電極の接続の信頼
性を向上することができる。
(8)ベースにポリイミドテープ又はビニールテープ等
のフレキシブルなものを用いることにより。
突起電極の高さのばらつきによる接続不良が低減するの
で、その突起電極の接続の信頼性をさらに向上すること
ができる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において1種々変形可能であること
はいうまでもない。
例えば、半導体基板はウェハ状のものに限らず、例えば
ウェハの周辺部をカットとして四角形にしたようなもの
でもよい。また、配線基板は炭化シリコンを主成分とす
るものに限らず、例えばエポキシ樹脂又はガラス繊維入
りエポキシ樹脂でもよい。少なくとも、半導体基板と配
線基板の間の熱応力が半導体基板に歪を生じさせるよう
なもの。
あるいは前記熱応力によって電極が破損する恐れがある
ものには本発明は有効である。
【図面の簡単な説明】
第1図は、ウェハに集積回路を形成し、このウェハを用
いて構成した本発明の一実施例の半導体装置の断面図、 第2図は、ウェハの平面図、 第3図は、前記ウェハの一部を拡大して示す平面図であ
る。 l・・・半導体基板、2・・・集積回路領域、3・・・
配線基板、4.4A・・・突起電極、5・・・ベース、
6・・・接着層、7・・・熱影響防止用溝。

Claims (1)

  1. 【特許請求の範囲】 1、集積回路を形成したウェハ等の大型の半導体基板を
    配線基板上に塔載して構成した半導体装置において、前
    記半導体基板に熱影響防止用分離溝を設けたことを特徴
    とする半導体装置。 2、前記熱影響防止用分離溝は、ダイシングエリアに形
    成したものであって、それを複数有する特許請求の範囲
    第1項に記載の半導体装置。 3、ベースにウェハ等の大型の半導体基板を着脱可能ま
    たは接着する層を設ける工程と、該層上に前記半導体基
    板を塔載する工程と、該半導体基板を複数に分離する工
    程と、前記半導体基板を裏返して突起電極を配線基板上
    の配線に電気的に接続する工程を具備することを特徴と
    する半導体装置の製造方法。 4、前記ベースに炭化シリコン等の放熱性の良好な材料
    を用いる特許請求の範囲第3項に記載の半導体装置の製
    造方法。 5、前記ベースに設けられる層にゴム系粘着剤を用いる
    特許請求の範囲第3項に記載の半導体装置の製造方法。 6、前記ベースに設けられる層に熱伝導の良い粘着剤ま
    たは接着剤を用いる特許請求の範囲第3項に記載の半導
    体装置の製造方法。 7、前記ベースにフレキシブル材を用いる特許請求の範
    囲第3項に記載の半導体装置の製造方法。 8、ウェハのダイシングエリアを切ることによって複数
    に分離する特許請求の範囲第3項に記載の半導体装置の
    製造方法。
JP60095495A 1985-05-07 1985-05-07 半導体装置およびその製造方法 Pending JPS61253826A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60095495A JPS61253826A (ja) 1985-05-07 1985-05-07 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60095495A JPS61253826A (ja) 1985-05-07 1985-05-07 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPS61253826A true JPS61253826A (ja) 1986-11-11

Family

ID=14139178

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60095495A Pending JPS61253826A (ja) 1985-05-07 1985-05-07 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPS61253826A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998002919A1 (fr) * 1996-07-12 1998-01-22 Fujitsu Limited Procede et moule de fabrication d'un dispositif a semiconducteur, dispositif a semiconducteur, et procede de montage du dispositif
US6881611B1 (en) 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
US7470979B2 (en) 1996-12-04 2008-12-30 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument
US7521796B2 (en) 1996-12-04 2009-04-21 Seiko Epson Corporation Method of making the semiconductor device, circuit board, and electronic instrument

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998002919A1 (fr) * 1996-07-12 1998-01-22 Fujitsu Limited Procede et moule de fabrication d'un dispositif a semiconducteur, dispositif a semiconducteur, et procede de montage du dispositif
US6881611B1 (en) 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
US7470979B2 (en) 1996-12-04 2008-12-30 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument
US7511362B2 (en) 1996-12-04 2009-03-31 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument
US7521796B2 (en) 1996-12-04 2009-04-21 Seiko Epson Corporation Method of making the semiconductor device, circuit board, and electronic instrument
US7842598B2 (en) 1996-12-04 2010-11-30 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument
US7888260B2 (en) 1996-12-04 2011-02-15 Seiko Epson Corporation Method of making electronic device
US8115284B2 (en) 1996-12-04 2012-02-14 Seiko Epson Corporation Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument
US8384213B2 (en) 1996-12-04 2013-02-26 Seiko Epson Corporation Semiconductor device, circuit board, and electronic instrument

Similar Documents

Publication Publication Date Title
US5929517A (en) Compliant integrated circuit package and method of fabricating the same
US6459152B1 (en) Semiconductor device having a chip, reinforcing plate, and sealing material sharing a common rear surface
US7019397B2 (en) Semiconductor device, manufacturing method of semiconductor device, stack type semiconductor device, and manufacturing method of stack type semiconductor device
US6797544B2 (en) Semiconductor device, method of manufacturing the device and method of mounting the device
US6867069B2 (en) Semiconductor package with a chip connected to a wiring substrate using bump electrodes and underfilled with sealing resin
JP3128878B2 (ja) 半導体装置
JP4595265B2 (ja) 半導体装置の製造方法
JP2004128476A (ja) エリアアレイ配線チップのtabテスト
KR20020078931A (ko) 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법
US7528054B2 (en) Semiconductor component with a thin semiconductor chip and a stiff wiring substrate, and methods for producing and further processing of thin semiconductor chips
US5742101A (en) Semiconductor device
TW201445650A (zh) 半導體器件及其製作方法
JP3189799B2 (ja) 半導体装置の製造方法
JP2002270720A (ja) 半導体装置およびその製造方法
JP2002134663A (ja) 半導体装置およびその製造方法
KR20080015724A (ko) 몰딩된 리드 부착물을 갖는 플라스틱 오버몰딩된 패키지들
JP2002043356A (ja) 半導体ウェーハ、半導体装置及びその製造方法
JP2000173952A (ja) 半導体装置及びその製造方法
JPS61253826A (ja) 半導体装置およびその製造方法
JP2002134651A (ja) ベースレス半導体装置およびその製造方法
JP3651362B2 (ja) 半導体装置の製造方法
JP2004140169A (ja) パッケージ型半導体装置
KR100570512B1 (ko) 칩 스케일형 반도체 패키지
JPH10214933A (ja) 半導体装置とその製造方法
JP3372169B2 (ja) 半導体パッケージ